JP6567601B2

JP6567601B2 - 半導体装置

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Publication number: JP6567601B2
Application number: JP2017119643A
Authority: JP
Inventors: 西尾　譲司; 譲司西尾; 清水　達雄; 達雄清水; 四戸　孝; 孝四戸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2017-06-19
Filing date: 2017-06-19
Publication date: 2019-08-28
Anticipated expiration: 2034-07-07
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Description

本発明の実施形態は、半導体装置に関する。

次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能な半導体デバイスを実現することができる。

一方、ＳｉＣには、炭素空孔等の欠陥に起因して、少数キャリアのライフタイムが短くなったり、チャネル移動度が低くなったりするという問題がある。ＳｉＣ中の炭素空孔を低減するために、ＳｉＣ中にＣ（炭素）をイオン注入法により導入する方法がある。

Ｌ．Ｓｔｏｒａｓｔａｅｔａｌ．"Ｒｅｄｕｃｔｉｏｎｏｆｔｒａｐｓａｎｄｉｍｐｒｏｖｅｍｅｎｔｏｆｃａｒｒｉｅｒｌｉｆｅｔｉｍｅｉｎ４Ｈ−ＳｉＣｅｐｉｌａｙｅｒｓｂｙｉｏｎｉｍｐｌａｎｔａｔｉｏｎ"、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９０、０６２１１６（２００７）．

本発明が解決しようとする課題は、炭素空孔等の欠陥の低減を可能にする半導体装置を提供することにある。

実施形態の半導体装置は、第１の面と第２の面を有するＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられ、ＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域を有する第１導電型のＳｉＣ層と、ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と、ＳｉＣ領域上に設けられた第１の電極と、ＳｉＣ基板の第２の面側に設けられた第２の電極と、を備え、低準位密度領域が、ＳｉＣ層とＳｉＣ領域の界面からＳｉＣ基板側に０．３μｍ以下の範囲にある。

第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。第３の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻および、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

また、本明細書中、「アニール」とは、膜の成長を伴わない熱処理を意味する。

（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有するＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられ、ＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域を有する第１導電型のＳｉＣ層と、ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と、ＳｉＣ領域上に設けられた第１の電極と、ＳｉＣ基板の第２の面側に設けられた第２の電極と、を備える。

また、本実施形態の半導体装置の製造方法は、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層をアニールまたは酸化する第１の熱処理を行う。

図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、メサ型のＰＩＮダイオードである。

ＰＩＮダイオード１００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、例えば、ｎ^＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で｛０００１｝面から傾斜する４Ｈ−ＳｉＣの基板である。ＳｉＣ基板１０は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ基板１０の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。ＳｉＣ基板１０は、対向する第１の面と第２の面を備える。

このＳｉＣ基板１０の第１の面上にはｎ⁻型のＳｉＣ層１２が形成されている。ｎ⁻型のＳｉＣ層１２は、エピタキシャル成長層である。ｎ⁻型のＳｉＣ層１２は、ＰＩＮダイオード１００のドリフト層である。

ｎ⁻型のＳｉＣ層１２は、ｎ型不純物として、例えば、Ｎ（窒素）を含む。ｎ⁻型のＳｉＣ層１２の不純物濃度は、例えば、１×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である。ｎ⁻型のＳｉＣ層１２の膜厚は、例えば、５μｍ以上２００μｍ以下である。

ｎ⁻型のＳｉＣ層１２は、ＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１を有する。低準位密度領域１１では、例えば、炭素空孔の濃度がＳｉＣ基板１０側のＳｉＣ層１２と比較して低い。

ｎ⁻型のＳｉＣ層１２上に、ｐ型不純物を含むｐ型のＳｉＣ領域（アノード領域）１４が形成される。ｐ型のＳｉＣ領域１４は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含み、不純物濃度が１×１０^１６ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。ｐ型のＳｉＣ領域１４の膜厚は、例えば、０．２μｍ以上３．０μｍ以下である。

低準位密度領域１１は、ｎ⁻型のＳｉＣ層１２とｐ型のＳｉＣ領域１４との界面から、ＳｉＣ基板１０側に０．３μｍ以下の範囲に存在することが望ましい。

ＰＩＮダイオード１００は、ｐ型のＳｉＣ領域１４と電気的に接続される導電性の第１の電極（アノード電極）１６を備えている。アノード電極１６は、例えば、Ｎｉ（ニッケル）のバリアメタル層１６ａと、バリアメタル層１６ａ上のＡｌ（アルミニウム）のメタル層１６ｂとで構成される。

また、ＳｉＣ基板１０の裏面（第２の面）には、導電性の第２の電極（カソード電極）１８が形成されている。カソード電極１８は、例えば、Ｎｉ（ニッケル）である。

ＰＩＮダイオード１００には、アノード電極１６の両側に設けられ、ｐ型のＳｉＣ領域１４表面からｎ型のＳｉＣ層１２に達する溝部２０が設けられている。溝部２０は、例えば、図示しない酸化膜で埋め込まれる。溝部２０を設けることにより、リーク電流を低減し、高耐圧のＰＩＮダイオード１００が実現される。

なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。

次に、本実施形態の半導体装置の製造方法について説明する。図２〜図５は、第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。

まず、ｎ型不純物として、例えばＮ（窒素）を不純物濃度５×１０^１８ｃｍ^−３程度含み、例えば、厚さ３００μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ^＋型の単結晶ＳｉＣ基板１０を準備する。

次に、ＳｉＣ基板１０の一方の面（第１の面）上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０^１６ｃｍ^−３程度含み、厚さが５０μｍ程度の高抵抗のｎ⁻型のＳｉＣ層１２をエピタキシャル成長させる（図２）。

次に、ｎ⁻型のＳｉＣ層１２に、ｐ型不純物であるＡｌ（アルミニウム）をイオン注入する。このイオン注入により、ｐ型のＳｉＣ領域１４を形成する（図３）。イオン注入するＡｌのドーズ量は、例えば、１×１０^１４ｃｍ^−２以上１×１０^１６ｃｍ^−２以下である。Ａｌのドーズ量は、１×１０^１５ｃｍ^−２以上であることが望ましい。

ｐ型のＳｉＣ領域１４は、マスク等を用いて、ｎ⁻型のＳｉＣ層１２に選択的に形成することも可能である。

次に、イオン注入したｐ型不純物を活性化するアニール（第２の熱処理）を行う。このアニールは、不活性ガス雰囲気中で、１６００度以上１８００度以下の温度で行われることが望ましい。上記温度範囲を下回ると、不純物が十分活性化されないおそれがある。また、上記範囲を上回ると、表面のＳｉの脱離が大きくなりすぎるおそれがある。熱処理中に、表面のＳｉが脱離することを防ぐ観点から、熱処理前に、ｐ型のＳｉＣ領域１４表面に炭素膜をキャップ膜として形成することが望ましい。この熱処理は、後に、行われるＣ（炭素）を含有するガスが存在する雰囲気中でのアニール（第１の熱処理）よりも高温であることが望ましい。

次に、Ｃ（炭素）を含有するガスが存在する雰囲気中でアニール（第１の熱処理）を行う。このアニールは、ｎ⁻型のＳｉＣ層１２中にＣ（炭素）を導入し、ｎ⁻型のＳｉＣ層１２に存在する炭素空孔を減少させる。Ｃ（炭素）を効率よく導入する観点から、雰囲気中のＣ（炭素）を含有するガスの流量は、１００ｐｐｍ以上であることが望ましく、２５０ｐｐｍ以上であることがより望ましい。

なお、「Ｃ（炭素）を含有するガスが存在する雰囲気」とは、積極的にＣ（炭素）を含有するガスを導入した雰囲気を意味し、不可避的にＣ（炭素）を含有するガスが、例えば、全流量にして５０ｐｐｍ以下混入するような雰囲気は排除する概念である。

このアニールにより、ｎ⁻型のＳｉＣ層１２に、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成される（図４）。低準位密度領域１１では、例えば、炭素空孔の濃度がＳｉＣ基板１０側のＳｉＣ層１２と比較して低い。低準位密度領域１１は、ｎ⁻型のＳｉＣ層１２とｐ型のＳｉＣ領域１４との界面から、ＳｉＣ基板１０側に０．３μｍ以下の範囲に形成される。

ｐ型のＳｉＣ領域１４中にも、ｎ⁻型のＳｉＣ層１２に、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成されることが望ましい。

Ｃ（炭素）を含有するガスは、例えば、炭化水素のガスである。炭化水素のガスは、常温常圧で気体となる炭素数が４以下の炭化水素であることが望ましい。炭化水素は、例えば、メタン、プロパン、または、アセチレンである。

このアニール（第１の熱処理）は、１０００度以上１６００度未満の温度で行われることが望ましい。上記範囲を下回ると、ＳｉＣ層１２中にＣ（炭素）が十分導入されないおそれがある。また、上記範囲を上回るとＳｉＣ層１２中の炭素空孔の平衡濃度が高くなるため、十分な炭素空孔低減効果が得られないおそれがある。このアニール（第１の熱処理）は、第２の熱処理よりも低温で行われることが望ましい。

Ｃ（炭素）を含有するガスが炭化水素である場合、このアニール（第１の熱処理）の温度は、炭化水素の炭素−炭素結合が切断される温度以上であることが望ましい。炭化水素の炭素−炭素結合が切断されることで、ＳｉＣ層１２中へのＣ（炭素）の導入効率が向上する。炭化水素の炭素−炭素結合が切断される温度は、例えば、アセチレンの場合、１０００℃程度である。また、プロパンの場合、１４００℃程度である。

Ｃ（炭素）を含有するガスが、例えば、水素ガスや、不活性ガスで希釈された雰囲気中でアニールすることも可能である。

なお、ＳｉＣ層１２表面への酸化膜の形成を抑制し、ＳｉＣ層１２へのＣ（炭素）の導入効率を高くする観点からは、雰囲気中に酸素を含まないことが望ましい。しかし、例えば、Ｃ（炭素）を含有するガスとして、一酸化炭素や二酸化炭素等の酸化炭素のガスを適用することも可能である。この場合、Ｃ（炭素）を含有するガスが存在する雰囲気中で、酸化（第１の熱処理）を行うことになる。

次に、フォトリソグラフィーとエッチングによるパターニングにより、ｐ型のＳｉＣ領域１４表面からｎ⁻型のＳｉＣ層１２に達する溝部２０を形成する（図５）。その後、例えば、溝部２０を図示しない酸化膜で埋め込んでも構わない。

次に、ｐ型のＳｉＣ領域１４に電気的に接続される導電性の第１の電極（アノード電極）１６が形成される。アノード電極１６は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。

次に、ＳｉＣ基板１０の裏面（第２の面）側に、導電性の第２の電極（カソード電極）１８が形成される。カソード電極１８は、例えば、Ｎｉのスパッタにより形成される。

その後、例えば、アノード電極１６とカソード電極１８のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。

以上の製造方法により、図１に示すＰＩＮダイオード１００が形成される。

以下、本実施形態の作用および効果について詳述する。

ＰＩＮダイオードのようなバイポーラデバイスでは、ＳｉＣ中の炭素空孔が少数キャリアのライフタイムキラーとなり、オン電圧（Ｖ_Ｆ）が高くなるという問題がある。オン電圧とは、所定の電流を流すためにアノードとカソード間のような電極間に印加する電圧を意味する。

本実施形態の製造方法によれば、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化することにより、ＳｉＣ層１２中にＣ（炭素）を導入する。そして、導入したＣ（炭素）により、ＳｉＣ層１２中の炭素空孔を埋め、炭素空孔の濃度が低減される。炭素空孔の濃度が低減された領域は、低準位密度領域１１となる。よって、オン電圧の低いＰＩＮダイオード１００が実現できる。

また、本実施形態の製造方法は気相中からＣ（炭素）を導入する。したがって、Ｃ（炭素）をイオン注入により導入する場合と比較して、結晶中の転位等の欠陥の発生が抑制される。よって、Ｃ（炭素）の導入に起因するデバイス特性の劣化が抑制できる。

また、イオン注入によるＣ（炭素）の導入の場合、イオン注入のダメージを回復したりＣ（炭素）を活性化したりするために、例えば、１６００℃以上の高温のアニールをすることが望ましい。ＳｉＣ中の炭素空孔の平衡濃度は、高温ほど高くなる傾向がある。このため、高温のアニールにより、炭素空孔が十分に低減されないおそれがある。

本実施形態では、イオン注入と比較して低温のプロセスで炭素空孔を低減できる。したがって、ＳｉＣ中の炭素空孔の濃度を、より低くすることが可能となる。

また、本実施形態では、Ａｌのイオン注入によりｎ⁻型のＳｉＣ層１２中にｐ型のＳｉＣ領域１４を形成した後に、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化する。ｐ型のＳｉＣ領域１４あるいはｎ⁻型のＳｉＣ層１２中には、イオン注入起因の欠陥が残留する。このようなイオン注入起因の欠陥が、少数キャリアのライフタイムを短くしたり、少数キャリアのドリフト層への注入を抑制したりして、ＰＩＮダイオードのオン抵抗を高くする。

本実施形態では、Ｃ（炭素）を含有するガスが存在する雰囲気中からＣ（炭素）をｐ型のＳｉＣ領域１４を含むＳｉＣ層１２中に導入し、イオン注入起因の欠陥を不活性化する。したがって、オン電圧の低いＰＩＮダイオード１００が実現できる。

本実施形態では、イオン注入後の活性化のアニール（第２の熱処理）と、Ｃ（炭素）の導入の熱処理（第１の熱処理）が、別工程である場合を示した。しかしながら、両者を共通化し、一つの工程として行うことも可能である。すなわち、イオン注入後に不純物の活性化とＣ（炭素）の導入を兼ねて、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化するプロセスとすることも可能である。

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするＰＩＮダイオードの製造方法およびＰＩＮダイオードが実現できる。

（第２の実施形態）
本実施形態の半導体装置は、対向する第１の面と第２の面を有する第１導電型のＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられた第１導電型のＳｉＣ層と、ＳｉＣ層の表面に設けられ、ＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域を有する第２導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域の表面に設けられた第１導電型の第２のＳｉＣ領域と、ＳｉＣ層、第１のＳｉＣ領域の表面に連続的に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、第２のＳｉＣ領域上に設けられた第１の電極と、ＳｉＣ基板の第２の面側に設けられた第２の電極と、を備える。

図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。このＭＯＳＦＥＴ２００は、例えば、ｐウェルとソース領域をイオン注入で形成する、ＤｏｕｂｌｅＩｍｐｌａｎｔａｔｉｏｎＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。

このＭＯＳＦＥＴ２００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、例えば、ｎ^＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で｛０００１｝面から傾斜する４Ｈ−ＳｉＣの基板である。ＳｉＣ基板１０は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ基板１０の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。ＳｉＣ基板１０は、第１の面と第２の面を備える。

このＳｉＣ基板１０の第１の面上にはｎ⁻型のＳｉＣ層１２が形成されている。ｎ⁻型のＳｉＣ層１２は、エピタキシャル成長層である。ｎ⁻型のＳｉＣ層１２は、ＭＯＳＦＥＴ２００のドリフト層である。

ｎ⁻型のＳｉＣ層１２は、ｎ型不純物として、例えば、Ｎ（窒素）を含む。ｎ⁻型のＳｉＣ層１２の不純物濃度は、例えば、１×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である。ｎ型ＳｉＣ層１２の膜厚は、例えば、５μｍ以上２００μｍ以下である。

ｎ⁻型のＳｉＣ層１２の一部表面には、ｐ型不純物の不純物濃度が、例えば、５×１０^１５以上１×１０^１７ｃｍ^−３以下のｐ型の第１のＳｉＣ領域（ｐウェル領域）２６が形成されている。ｐウェル領域２６の深さは、例えば０．６μｍ程度である。ｐウェル領域２６は、ＭＯＳＦＥＴ２００のチャネル領域として機能する。

ｐ型の第１のＳｉＣ領域（ｐウェル領域）２６は、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１を有する。また、ｐウェル領域２６に挟まれるｎ⁻型のＳｉＣ層１２にも、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成される。低準位密度領域１１では、例えば、炭素空孔の濃度がＳｉＣ基板１０側のｐウェル領域２６やＳｉＣ層１２と比較して低い。

第１のＳｉＣ領域（ｐウェル領域）２６の一部表面には、例えばｎ型不純物の不純物濃度が１×１０^１８以上１×１０^２２ｃｍ^−３以下のｎ^＋型の第２のＳｉＣ領域（ソース領域）２８が形成されている。ソース領域２８の深さは、第１のＳｉＣ領域（ｐウェル領域）２６の深さよりも浅く、例えば０．３μｍ程度である

また、第１のＳｉＣ領域（ｐウェル領域）２６の一部表面であって、ｎ^＋型の第２のＳｉＣ領域（ソース領域）２８の側方に、例えばｐ型不純物の不純物濃度が１×１０^１８以上１×１０^２２ｃｍ^−３以下程度のｐ^＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）３０が形成されている。ｐウェルコンタクト領域３０の深さは、第１のＳｉＣ領域（ｐウェル領域）２６の深さよりも浅く、例えば０．３μｍ程度である。

ＳｉＣ層１２および第１のＳｉＣ領域（ｐウェル領域）２６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜３８を有している。ゲート絶縁膜３８には、例えばＳｉＯ_２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。

そして、ゲート絶縁膜３８上には、ゲート電極４０が形成されている。ゲート電極４０には、例えばポリシリコン等が適用可能である。ゲート電極４０上には、例えば、ＳｉＯ_２膜で形成される層間絶縁膜４２が形成されている。

ゲート電極４０下の第２のＳｉＣ領域（ソース領域）２８とＳｉＣ層１２とに挟まれる第１のＳｉＣ領域２６がＭＯＳＦＥＴ２００のチャネル領域として機能する。

低準位密度領域１１は、第１のＳｉＣ領域２６およびＳｉＣ層１２とゲート絶縁膜３８の界面からＳｉＣ基板１０側に０．３μｍ以下の範囲にあることが望ましい。

そして、第２のＳｉＣ領域（ソース領域）２８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）３０と電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）３４を備えている。ソース・ｐウェル共通電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層３４ａと、バリアメタル層３４ａ上のＡｌのメタル層３４ｂとで構成される。Ｎｉのバリアメタル層３４ａとＡｌのメタル層３４ｂとは反応により合金を形成していてもよい。

また、ＳｉＣ基板１０の第２の面上には、導電性の第２の電極（ドレイン電極）４４が形成されている。ドレイン電極４４は、例えば、Ｎｉである。

次に、本実施形態の半導体装置の製造方法について説明する。図７〜図１２は、第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。

次に、ＳｉＣ基板１０の一方の面（第１の面）上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０^１６ｃｍ^−３程度含み、厚さが５０μｍ程度の高抵抗のｎ⁻型のＳｉＣ層１２をエピタキシャル成長させる（図７）。

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第１のマスク材５２を形成する。そして、第１のマスク材５２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｎ⁻型のＳｉＣ層１２にイオン注入し、ｐ型の第１のＳｉＣ領域（ｐウェル領域）２６を形成する（図８）。イオン注入するＡｌのドーズ量は、例えば、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である。

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第２のマスク材５４を形成する。そして、第２のマスク材５４をイオン注入マスクとして用いて、ｎ型不純物であるＮをｎ⁻型のＳｉＣ層１２にイオン注入し、第２のＳｉＣ領域（ソース領域）２８を形成する（図９）。イオン注入するＮのドーズ量は、例えば、１×１０^１４ｃｍ^−２以上１×１０^１６ｃｍ^−２以下である。Ｎのドーズ量は、１×１０^１５ｃｍ^−２以上であることが望ましい。

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第３のマスク材５６を形成する。そして、第３のマスク材５６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｎ⁻型のＳｉＣ層１２にイオン注入し、第３のＳｉＣ領域（ｐウェルコンタクト領域）３０を形成する（図１０）。イオン注入するＡｌのドーズ量は、例えば、１×１０^１４ｃｍ^−２以上１×１０^１６ｃｍ^−２以下である。Ａｌのドーズ量は、１×１０^１５ｃｍ^−２以上であることが望ましい。

次に、イオン注入したｐ型不純物およびｎ型不純物を活性化するアニール（第２の熱処理）を行う。このアニールは、不活性ガス雰囲気中で、１６００度以上１８００度以下の温度で行われることが望ましい。上記温度範囲を下回ると、不純物が十分活性化されないおそれがある。また、上記範囲を上回ると、表面のＳｉの脱離が大きくなりすぎるおそれがある。熱処理中に、表面のＳｉが脱離することを防ぐ観点から、熱処理前に、ｎ⁻型のＳｉＣ層１２表面に炭素膜をキャップ膜として形成することが望ましい。

次に、Ｃ（炭素）を含有するガスが存在する雰囲気中でアニール（第１の熱処理）を行う。このアニールは、少なくとも、ｐ型の第１のＳｉＣ領域（ｐウェル領域）２６中にＣ（炭素）を導入し、ｐ型の第１のＳｉＣ領域（ｐウェル領域）２６に存在する炭素空孔を減少させる。

このアニール（第１の熱処理）により、ｐ型の第１のＳｉＣ領域（ｐウェル領域）２６に、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成される（図１１）。低準位密度領域１１は、第１のＳｉＣ領域２６とゲート絶縁膜３８の界面から０．３μｍ以下の範囲に形成されることが望ましい。

このアニール（第１の熱処理）により、ｐウェル領域２６に挟まれるｎ⁻型のＳｉＣ層１２にも、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成されることが望ましい。

このアニール（第１の熱処理）は、１０００度以上１６００度未満の温度で行われることが望ましい。上記範囲を下回ると、ＳｉＣ層１２中にＣ（炭素）が十分導入されないおそれがある。また、上記範囲を上回るとＳｉＣ層１２中の炭素空孔の平衡濃度が高くなるため、十分な炭素空孔低減効果が得られないおそれがある。

なお、ＳｉＣ層１２表面への酸化膜の形成を抑制し、ＳｉＣ層１２へのＣ（炭素）の導入効率を高くする観点からは、雰囲気中に酸素を含まないことが望ましい。しかし、例えば、Ｃ（炭素）を含有するガスとして、一酸化炭素や二酸化炭素等の酸化炭素のガスを適用することも可能である。この場合、Ｃ（炭素）を含有するガスが存在する雰囲気中で酸化（第１の熱処理）を行うことになる。

次に、例えば、ＳｉＯ_２膜のゲート絶縁膜３８がＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により形成される。そして、ゲート絶縁膜３８上に、例えば、ポリシリコンのゲート電極４０が形成される。そして、ゲート電極４０上に、例えば、ＳｉＯ_２膜の層間絶縁膜４２が形成される（図１２）。

次に、第２のＳｉＣ領域（ソース領域）２８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）３０とに電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）３４が形成される。第１の電極（ソース・ｐウェル共通電極）３４は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。

次に、ｎ^＋型のＳｉＣ基板１０の第２の面側に、導電性の第２の電極（ドレイン電極）４４が形成される。第２の電極（ドレイン電極）４４は、例えば、Ｎｉのスパッタにより形成される。

次に、第１の電極３４と第２の電極４４のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。

以上の製造方法により、図６に示すＭＯＳＦＥＴ２００が形成される。

以下、本実施形態の作用および効果について詳述する。

ＳｉＣのＭＯＳＦＥＴのチャネル領域に、炭素空孔が存在すると、炭素空孔に起因するキャリア散乱により、キャリアの移動度が低下する。このため、ＭＯＳＦＥＴのオン抵抗が高くなるという問題がある。

本実施形態の製造方法によれば、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化することにより、ＳｉＣ層１２表面のｐ型の第１のＳｉＣ領域（ｐウェル領域）２６中にＣ（炭素）を導入する。そして、導入したＣ（炭素）により、ｐウェル領域２６中の炭素空孔を埋め、炭素空孔の濃度が低減される。炭素空孔の濃度が低減された領域は、低準位密度領域１１となる。

ｐウェル領域２６はＭＯＳＦＥＴ２００のチャネル領域として機能する。このため、キャリアの移動度が向上する。よって、オン抵抗の低いＭＯＳＦＥＴ２００が実現できる。

キャリアの移動度を向上する観点から、少なくとも、チャネルが主に形成される第１のＳｉＣ領域２６とゲート絶縁膜３８の界面から０．３μｍ以下の範囲に、低準位密度領域１１が形成されることが望ましい。さらに、ドリフト層となるＳｉＣ層１２においても、キャリ移動度を向上させる観点から、低準位密度領域１１が形成されることが望ましい。

また、本実施形態では、Ａｌのイオン注入によりｎ⁻型のＳｉＣ層１２中にｐウェル領域２６を形成した後に、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化する。ｐウェル領域２６中には、イオン注入起因の炭素空孔等の欠陥が残留する。このようなイオン注入起因の欠陥が、キャリアの移動度を劣化させ、ＭＯＳＦＥＴのオン抵抗を高くするおそれがある。

本実施形態では、Ｃ（炭素）を含有するガスが存在する雰囲気中からＣ（炭素）をｐウェル領域２６中に導入し、イオン注入起因の欠陥を不活性化する。したがって、オン抵抗の低いＭＯＳＦＥＴ２００が実現できる。

本実施形態では、イオン注入後の活性化のアニール（第２の熱処理）と、Ｃ（炭素）の導入の熱処理（第１の熱処理）が、別工程である場合を示した。しかしながら、両者を共通化し、一つの工程として行うことも可能である。すなわち、イオン注入後の活性化後に不純物の活性化とＣ（炭素）の導入を兼ねて、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層１２を、アニールまたは酸化するプロセスとすることも可能である。

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするＭＯＳＦＥＴの製造方法およびＭＯＳＦＥＴが実現できる。

（第３の実施形態）
本実施形態の半導体装置は、対向する第１の面と第２の面を有する第２導電型のＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられた第１導電型のＳｉＣ層と、ＳｉＣ層の表面に設けられ、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域を有する第２導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域の表面に設けられた第１導電型の第２のＳｉＣ領域と、ＳｉＣ層、第１のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、第２のＳｉＣ領域上に設けられた第１の電極と、ＳｉＣ基板の第２の面側に設けられた第２の電極と、を備える。

本実施形態の半導体装置は、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）である点で、第１および第２の実施形態と異なっている。以下、第１または第２の実施形態と重複する内容については記述を省略する。

図１３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置３００は、ＩＧＢＴである。

ＩＧＢＴ３００は、ＳｉＣ基板６０を備えている。ＳｉＣ基板６０は、例えば、ｐ^＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で｛０００１｝面から傾斜する４Ｈ−ＳｉＣの基板である。ＳｉＣ基板６０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ＳｉＣ基板６０の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。ＳｉＣ基板６０は第１の面と第２の面を備える。

このＳｉＣ基板６０の第１の面上にはｎ⁻型のＳｉＣ層１２が形成されている。ｎ⁻型のＳｉＣ層１２は、エピタキシャル成長層である。ｎ⁻型のＳｉＣ層１２は、ＩＧＢＴ３００のドリフト層である。

ｎ⁻型のＳｉＣ層１２の一部表面には、ｐ型不純物の不純物濃度が、例えば、５×１０^１５以上１×１０^１７ｃｍ^−３以下のｐ型の第１のＳｉＣ領域（ｐベース領域）６６が形成されている。ｐベース領域６６の深さは、例えば０．６μｍ程度である。ｐベース領域６６は、ＩＧＢＴ３００のチャネル領域として機能する。

ｐ型の第１のＳｉＣ領域（ｐベース領域）６６は、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１を有する。また、ｐベース領域６６に挟まれるｎ⁻型のＳｉＣ層１２にも、ＤＬＴＳにより測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域１１が形成される

第１のＳｉＣ領域（ｐベース領域）６６の一部表面には、例えばｎ型不純物の不純物濃度が１×１０^１８以上１×１０^２２ｃｍ^−３以下のｎ^＋型の第２のＳｉＣ領域（エミッタ領域）６８が形成されている。エミッタ領域６８の深さは、第１のＳｉＣ領域（ｐベース領域）６６の深さよりも浅く、例えば０．３μｍ程度である

また、第１のＳｉＣ領域（ｐベース領域）６６の一部表面であって、ｎ^＋型の第２のＳｉＣ領域（エミッタ領域）６８の側方に、例えばｐ型不純物の不純物濃度が１×１０^１８以上１×１０^２２ｃｍ^−３以下程度のｐ^＋型の第３のＳｉＣ領域（ｐベースコンタクト領域）７０が形成されている。ｐベースコンタクト領域７０の深さは、第１のＳｉＣ領域（ｐベース領域）６６の深さよりも浅く、例えば０．３μｍ程度である。

ＳｉＣ層１２および第１のＳｉＣ領域（ｐベース領域）６６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜３８を有している。ゲート絶縁膜３８には、例えばＳｉＯ_２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。

ゲート電極４０下の第２のＳｉＣ領域（エミッタ領域）６８とＳｉＣ層１２とに挟まれる第１のＳｉＣ領域６６がＩＧＢＴ３００のチャネル領域として機能する。

低準位密度領域１１は、第１のＳｉＣ領域６６とゲート絶縁膜３８の界面からＳｉＣ基板１０側に０．３μｍ以下の範囲にあることが望ましい。

そして、第２のＳｉＣ領域（エミッタ領域）６８と、第３のＳｉＣ領域（ｐベースコンタクト領域）７０と電気的に接続される導電性の第１の電極（エミッタ・ｐベース共通電極）７４を備えている。エミッタ・ｐベース共通電極７４は、例えば、Ｎｉ（ニッケル）のバリアメタル層７４ａと、バリアメタル層７４ａ上のＡｌのメタル層７４ｂとで構成される。Ｎｉのバリアメタル層７４ａとＡｌのメタル層７４ｂとは反応により合金を形成していてもよい。

また、ＳｉＣ基板１０の第２の面側には、導電性の第２の電極（コレクタ電極）８４が形成されている。コレクタ電極８４は、例えば、Ｎｉである。

本実施形態の半導体装置の製造方法は、ｎ^＋型のＳｉＣ基板１０にかえて、ｐ^＋型のＳｉＣ基板６０を用いること以外は、第２の実施形態と同様である。したがって、ｐ^＋型のＳｉＣ基板６０上にｎ⁻型のＳｉＣ層１２を形成する以降のプロセスについては記述を省略する。

以下、本実施形態の作用および効果について説明する。

本実施形態においては、チャネル領域となるゲート絶縁膜３８直下の第１のＳｉＣ領域（ｐベース領域）６６において、第２の実施形態と同様の作用により、キャリアの移動度が向上する。したがって、オン抵抗の小さいＩＧＢＴ３００が実現する。

また、本実施形態においては、ｐベース領域６６に挟まれるｎ⁻型のＳｉＣ層（ドリフト層）１２の炭素空孔濃度が低減される。したがって、この領域におけるキャリア移動度も向上し、オン抵抗の小さいＩＧＢＴ３００が実現する。また、炭素空孔の低減によりドリフト層１２の少数キャリアのライフタイムも向上し、オン電圧の低いＩＧＢＴ３００が実現する。

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするＩＧＢＴの製造方法およびＩＧＢＴが実現できる。

以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に本発明を適用することも可能である。

また、実施形態では、バイポーラデバイスとしてＰＩＮダイオードおよびＩＧＢＴを例に説明したが、バイポーラデバイスであれば、ＢＪＴ（ＢｉｐｏｌａｒＪｕｎｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ）等、その他のバイポーラデバイスにも本発明を適用することが可能である。

また、実施形態では、第１導電型がｎ型、第２導電型がｐ型のデバイスを例に説明したが、第１導電型がｐ型、第２導電型がｎ型のデバイスとすることも可能である。

また、実施形態では、ｎ型不純物またはｐ型不純物をＳｉＣ層にイオン注入する場合を例に説明したが、ｎ型不純物またはｐ型不純物に加え、あるいは、単独でＣ（炭素）をイオン注入した後に、Ｃ（炭素）を含有するガスが存在する雰囲気中で、ＳｉＣ層をアニールまたは酸化する熱処理を行うことも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ＳｉＣ基板
１１低準位密度領域
１２ＳｉＣ層（ドリフト層）
１４ＳｉＣ領域（アノード領域）
１６第１の電極（アノード電極）
１８第２の電極（カソード電極）
２６第１のＳｉＣ領域（ｐウェル領域）
２８第２のＳｉＣ領域（ソース領域）
３８ゲート絶縁膜
４０ゲート電極
３４第１の電極（ソース・ｐウェル共通電極）
４４第２の電極（ドレイン電極）
６０ＳｉＣ基板
６６第１のＳｉＣ領域（エミッタ領域）
６８第２のＳｉＣ領域（コレクタ領域）
７４第１の電極（エミッタ・ｐベース共通電極）
８４第２の電極（コレクタ電極）
１００ＰＩＮダイオード（半導体装置）
２００ＭＯＳＦＥＴ（半導体装置）
３００ＩＧＢＴ（半導体装置）

Claims

第１の面と第２の面を有するＳｉＣ基板と、
前記ＳｉＣ基板の前記第１の面側に設けられ、ＤＬＴＳ（ＤｅｅｐＬｅｖｅｌＴｒａｎｓｉｅｎｔＳｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ_１／２準位密度が１×１０^１１ｃｍ^−３以下の低準位密度領域を有する第１導電型のＳｉＣ層と、
前記ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と、
前記ＳｉＣ領域上に設けられた第１の電極と、
前記ＳｉＣ基板の前記第２の面側に設けられた第２の電極と、
を備え、
前記低準位密度領域が、前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下の範囲にのみある半導体装置。