JP5116540B2 - フィルタ回路及び受信装置 - Google Patents

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Description

本発明はフィルタ回路、さらにはそれを含んで成る受信装置に関する。
携帯端末等に用いられるRF(Radio Frequency)信号を処理する無線用半導体集積回路の受信装置において、RF帯域からベースバンド帯域(低周波数帯域)へ周波数変換する方法として、スーパーヘテロダイン方式や、ダイレクトコンバージョン方式が一般に知られている。スーパーヘテロダイン方式は、RF帯域から中間周波数(IF:Intermediate Frequency)帯域、IF帯域からベースバンド帯域と複数回のダウンコンバートを行い、受信周波数を変換する方式である。一方、ダイレクトコンバージョン方式は、RF帯域を直接ベースバンド帯域へと1回のダウンコンバートによりRF帯域をベースバンド帯域まで周波数変換する方式である。
ダイレクトコンバージョン方式はIF帯域を使用するヘテロダイン方式と比べ、高周波回路やIFフィルタ等を削減できるため、小型化等の利点があり、携帯端末の高周波IC(Integrated Circuit)等で現在多く使用されている。しかし、ダイレクトコンバージョン方式の問題点は、フリッカーノイズや自己ミキシングによって生じるDC(Direct Current)の変動(DCオフセット)により、信号劣化を引き起こす問題がある。ここでフリッカーノイズは周波数に反比例して増大しDC近傍に存在するノイズである。このDCオフセットによる所望の信号劣化の問題はダイレクトコンバージョン方式に限らないが、特に問題となる。また、ベースバンド信号を処理するベースバンド部でゲイン切替を行った際に生じる過渡信号の制定時間が問題となることがある。前述のDCオフセットを除去するために、一般的にハイパスフィルタ(HPF:High Pass Filter)を用いることが知られている。HPFは低周波数帯域を除去するが、DC近傍帯域に存在する所望信号の劣化を防ぐため、カットオフ周波数を十分に低くする必要がある。カットオフ周波数を十分に低くするには、HPFを構成する静電容量や抵抗として値の大きなものが必要となる。一般に静電容量や抵抗として値の大きなものは、物理的にも大きくなるため、HPFの小型化の妨げとなる。さらにHPFを構成する静電容量や抵抗として値の大きなものを用いた場合には、回路の時定数が増大するため、ゲイン制定までに時間がかかってしまう。
特許文献1には、ダイレクトコンバージョン方式の無線機において、DCオフセットを除去しつつ高速な動作を行うためにHPFのカットオフ周波数を切替る方法が記載されている。すなわち、ゲイン制定時間短縮のため、カットオフ周波数を高く設定し、所望信号の劣化を防ぐ期間ではカットオフ周波数を低く設定するようにすれば、DCオフセットを除去しつつ高速な動作を行うことができる。
特開2005−286810号公報
上記のように特許文献1には、ダイレクトコンバージョン方式の無線機において、HPFのカットオフ周波数を切替る技術が記載されている。しかしながら、上記従来技術について本願発明者が検討したところ、カットオフ周波数の切替の際に信号をミュートする期間が必要になり、この期間において信号の受信ができなくなることが見いだされた。例えばプリアンブル期間に高速にゲイン設定を行う必要がある無線LANシステムでは、上記ミュート期間の存在によりプリアンブル信号を受信できないおそれがある。
本発明の目的は、フィルタのカットオフ周波数切替に起因するDCオフセットを低減するための技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、フィルタ回路は、第1キャパシタと、上記第1キャパシタに並列接続されることでカットオフ周波数を変更可能な第2キャパシタと、上記第2キャパシタを上記第1キャパシタに並列接続させるための第1スイッチと、上記第2キャパシタを充電するための充電回路とを含む。上記充電回路は、第2スイッチと、上記第2キャパシタに直列接続されることにより、上記第2キャパシタに供給される入力電圧の振幅を減衰させるための抵抗とを含む。上記第2キャパシタへの充電は、上記第1スイッチがオフされ、且つ、上記第2スイッチがオンされた状態で、上記抵抗を介して行われることで、DCオフセットが低減される。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、フィルタのカットオフ周波数切替に起因するDCオフセットを低減することができる。
1.代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係るフィルタ回路(7)は、ハイパスフィルタを形成するための第1キャパシタ(C1X,C1Y)と、上記第1キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第2キャパシタ(C2X,C2Y)と、所定のタイミングで上記第2キャパシタを上記第1キャパシタに並列接続させるための第1スイッチ(SW1X、SW2X、SW1Y、SW2Y)と、上記第2キャパシタを充電するための充電回路とを含む。上記充電回路は、上記第2キャパシタの充電経路を形成するための第2スイッチ(SW3X,SW3Y,SW4X,SW4Y)と、上記第2キャパシタに直列接続されることにより、上記第2キャパシタに供給される入力電圧の振幅を減衰させるための抵抗(R2X,R2Y)とを含む。上記第2キャパシタへの充電は、上記第1スイッチがオフされ、且つ、上記第2スイッチがオンされた状態で、上記抵抗を介して行われる。
〔2〕別の観点によれば、第1入力信号を取り込むための第1入力端子(Xin)と、上記第1入力端子を介して入力された上記第1入力信号のフィルタ処理を行う第1フィルタ処理部と、上記第1フィルタ処理部での処理結果を出力可能な第1出力端子(Xout)と、上記第1入力信号とは相補レベルの関係にある第2入力信号を取り込むための第2入力端子(Yin)と、上記第2入力端子を介して入力された上記第2入力信号のフィルタ処理を行う第2フィルタ処理部と、上記第2フィルタ処理部での処理結果を出力可能な第2出力端子(Yout)とを含んでフィルタ回路を構成することができる。このとき、上記第1フィルタ処理部及び上記第2フィルタ処理部は、ハイパスフィルタを形成するための第1キャパシタ(C1X、C1Y)と、上記第1キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第2キャパシタ(C2X、C2Y)と、上記第2キャパシタの一方の端子を上記第1キャパシタの一方の端子に結合可能な第1スイッチ(SW1X)と、上記第2キャパシタの他方の端子を上記第1キャパシタの他方の端子に結合可能な第2スイッチ(SW2X)と、上記第2キャパシタに直列接続されることにより、上記第2キャパシタに供給される入力電圧の振幅を減衰させるための抵抗(R2X)と、上記抵抗を上記第2キャパシタの一端に結合可能な第3スイッチ(SW1Y)と、上記第2キャパシタの他端に所定のバイアス電圧を供給可能な第4スイッチ(SW4Y)とを含む。そして上記第2キャパシタへの充電は、上記第1スイッチ及び上記第2スイッチがオフされ、且つ、上記第3スイッチ及び上記第4スイッチがオンされた状態で、上記抵抗を介して行われる。
〔3〕上記〔2〕において、上記抵抗を介して上記第1入力端子と上記第2入力端子とを結合することができる。
〔4〕上記〔2〕において、上記抵抗を介して上記第1入力端子と上記第2入力端子とを結合可能な第5スイッチ(SW5)を設けることができる。
〔5〕受信された信号を増幅する第1増幅器(31)と、上記第1増幅器の出力信号について周波数変換を行うミキサ(4)と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部(100)とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行うローパスフィルタ部(5)と、上記ローパスフィルタの出力信号を増幅する第2増幅器(6)と、上記第2増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部(7)とを含んで構成し、上記ハイパスフィルタ部として、上記〔2〕記載のフィルタ回路を適用することができる。
〔6〕上記〔5〕において、上記第2増幅器のゲイン変更、及び上記ハイパスフィルタ部のカットオフ周波数変更を制御可能な制御部(10)を設けることができる。
〔7〕上記〔6〕において、上記制御部は、上記第2増幅器におけるゲインを変更してから所定時間経過後に上記フィルタ回路のカットオフ周波数を低下させるように構成することができる。
〔8〕受信された信号を増幅する第1増幅器(3)と、上記第1増幅器の出力信号について周波数変換を行うミキサ(4)と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部(100)とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行う第1ハイパスフィルタ部(74)と、上記第1ハイパスフィルタから出力された信号のフィルタ処理を行うローパスフィルタ部(5)と、上記ローパスフィルタの出力信号を増幅する第2増幅器(6)と、上記第2増幅器の出力信号のフィルタ処理を行う第2ハイパスフィルタ部(5)とを含んで構成し、上記第1ハイパスフィルタ部及び上記第2ハイパスフィルタ部として、上記〔2〕記載のフィルタ回路を適用することができる。
〔9〕上記〔8〕において、上記第1増幅器及び上記第2増幅器におけるゲインの変更、並びに上記第1ハイパスフィルタ部及び上記第2ハイパスフィルタ部におけるカットオフ周波数の変更を制御可能な制御部(10)を設けることができる。
〔10〕上記〔9〕において、上記制御部は、上記第1増幅器、及び上記第2増幅器の順にそれらのゲインを変更し、上記第1増幅器のゲイン変更から所定時間後に上記第1フィルタ部のカットオフ周波数を低下させ、上記第2増幅器のゲイン変更から所定時間後に上記第2フィルタ部のカットオフ周波数を低下させることができる。
〔11〕上記〔5〕において、上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路(11)を設けることができる。
〔12〕上記〔5〕において、上記第2増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、DCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路(11)を設けることができる。
〔14〕上記〔5〕において、上記第2増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、DCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路(11)と、低周波数のDCオフセット変動に追従する信号を検出し、それを上記増幅器の入力側にフィードバック可能な第1制御モードと、低周波数のDCオフセット変動に追従する信号を検出し、それに基づいて上記DCオフセット補正コードを修正する第2制御モードとを有するDCサーボ回路(12)とを設けることができる。
〔15〕上記〔2〕において、受信された信号を増幅する第1増幅器(3)と、上記第1増幅器の出力信号について周波数変換を行うミキサ(4)と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部(100)とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサから出力された信号のフィルタ処理を行うローパスフィルタ(5)と、上記ローパスフィルタの出力信号を増幅する第2増幅器(61)と、上記第2増幅器の出力信号を増幅する第3増幅器(62)と、上記第3増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部(7)と、を設け、上記ハイパスフィルタ部として、上記〔2〕記載のフィルタ回路を適用することができる。
〔16〕上記〔15〕において、上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第2増幅器の入力側にフィードバックする第1DCオフセットキャンセル回路(115)と、上記第3増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第3増幅器の入力側にフィードバックする第2DCオフセットキャンセル回路(116)とを設けることができる。
〔17〕上記〔15〕において、上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第2増幅器の入力側にフィードバックする第1DCオフセットキャンセル回路(15)と、上記第3増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第3増幅器の入力側にフィードバックする第2DCオフセットキャンセル回路(116)と、低周波数のDCオフセット変動に追従する信号を検出し、それを上記第3増幅器の入力側にフィードバック可能な第1制御モードと、低周波数のDCオフセット変動に追従する信号を検出し、それに基づいて上記DCオフセット補正コードを修正する第2制御モードとを有するDCサーボ回路(12)とを設けることができる。
〔18〕受信された信号を増幅する第1増幅器(3)と、上記第1増幅器の出力信号について周波数変換を行うミキサ(4)と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部(100)とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサからの出力信号のフィルタ処理を行うローパスフィルタ(5)と、上記ローパスフィルタの出力信号を増幅する第2増幅器(13)とを含んで構成することができ、上記第2増幅器は、上記ローパスフィルタの出力信号をフィルタ処理するハイパスフィルタ部(C5X,R7X,C5Y,C7Y)と、上記ハイパスフィルタ部の後段に配置され、ハイパスフィルタ部の上記カットオフ周波数を切替ずにゲイン調整が可能とされる増幅部(231X、231Y)とを含んで構成することができる。
〔19〕上記〔18〕において、上記増幅部は、非反転入力端子と反転入力端子と出力端子とを有し、上記非反転入力端子と上記反転入力端子との電位差を増幅して上記出力端子から出力可能な演算増幅器(131X,131Y)と、上記演算増幅器の出力端子に結合されたキャパシタ(C6X,C6Y)と、上記キャパシタを介して上記演算増幅器の反転入力端子にフィードバック可能なフィードバック抵抗R6X,R6Yとを含んで構成することができる。そして、上記フィードバック抵抗の値を変更することにより、上記演算増幅器のゲイン調整を可能に構成することができる。
2.実施の形態の説明
次に、実施の形態について更に詳述する。
以下、本発明を実施するための最良の形態について、無線LAN(Local Area Network)システムを例にとり、図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
<実施の形態1>
図1には、本発明にかかる受信装置の全体的な構成例が示される。
図1に示される受信装置200は、特に制限されないが、RF信号を1回のダウンコンバートにより直接ベースバンド帯域に変換するダイレクトコンバージョン方式の受信装置とされ、ゲイン設定等を行える期間、例えばプリアンブル期間等のある無線LANシステムに、一つのノードとして適用される。
受信装置200は、送受信可能なアンテナ1、送受信の切替等を行うアンテナスイッチ2、LNA3(Low Noise Amplifier)、周波数変換に必要なローカル信号を発生する発振系回路9、周波数変換を行うミキサ4(MIX)、隣接信号を除去するLPF5(Low Pass Filter)、ディジタル信号によってゲインを可変できるPGA6(Programmable Gain Amplifier)、フリッカーノイズ等の低周波帯域を遮断するHPF7(High Pass Filter)、バッファ8(Buffer)、各ブロックを制御する制御ロジック部10を含んで成る。周波数変換後の信号をベースバンド信号と称し、当該ベースバンド信号を取り扱う回路ブロックをベースバンド部と称する。図1においては、LPF5、PGA6、HPF7、及びバッファ8を含んでベースバンド部100が構成される。
アンテナ1で受信したRF信号はアンテナスイッチ2にて受信部へ分配され、LNA3で増幅、ミキサ4によりRF信号と発振系回路9のローカル周波数が掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。RF信号をダウンコンバートし得られたベースバンド信号はLPF5により隣接チャネルの信号が除去され、PGA6によって所望の振幅レベルとなるよう増幅される。HPF7はDCオフセットとフリッカーノイズ除去のため設けられ、カットオフ周波数の変更が可能とされる。バッファ8はアイソレーションを確保するため、ベースバンド部100の最終段に設けられ、ベースバンド信号を出力する。
尚、一般的な無線LANシステムでは、直交復調を行うため同相成分(I側)と直交成分(Q側)のベースバンド信号が用いられ、それぞれに対応する回路が設けられるが、I側とQ側とは同様の構成となるため、本例では説明の便宜上、I側についてのみ説明し、Q側についての説明を省略する。
次に、上記HPF7について詳細に説明する。
図4に示されるHPF7は、抵抗R1X,R1Yと、キャパシタC1X,C1Y、キャパシタC2X,C2Y、スイッチSW1X,SW1Y,SW2X,SW2Y,SW3X,SW3Y,SW4X,SW4Yを含む。
カットオフ周波数を高く設定する場合、抵抗R1X,R1Yと、キャパシタC1X,C1Yが機能される。カットオフ周波数を低く設定する場合、キャパシタC2X,C2Yが回路動作に関与される。
キャパシタC1X,C1Yの静電容量は、キャパシタC2X,C2Yより小さく(例えば1/100程度)、メインパス上に直列に接続されている。キャパシタC2X,C2Yは、カットオフ周波数を低く設定する場合には、それぞれ対応するキャパシタC1X,C1Yに並列に接続される。抵抗R1X,R1YはHPF7を構成する抵抗であり、HPF7の出力端子とバイアス電圧Vb間に接続される。第2の抵抗R2はスイッチSW3を介して第2のキャパシタC2の充電時に第2のキャパシタC2の入力側に接続される。
スイッチSW1X,SW1Yは、それぞれ入力端子Xin,Yinと、第2のキャパシタC2X,C2Yとの間に設けられ、スイッチSW2X,SW2Yは、それぞれキャパシタC2X,C2Yと、出力端子Xout,Youtとの間に設けられる。スイッチSW3X,SW3Yは、それぞれ上記抵抗R2X,R2Yの出力側に直列に接続され、上記スイッチSW1X,SW1YとキャパシタC2X,C2Y間に接続されている。
スイッチSW4X,SW4Yは、それぞれキャパシタC2X,C2Yの出力とバイアス電圧Vb間に設けられている。スイッチSW1X,SW1Y、スイッチSW2X,SW2Yと、スイッチSW3X,SW3Y、スイッチSW4X,SW4Yは相反する動作をする。カットオフ周波数を高く設定する場合、スイッチSW1X,SW1Y、スイッチSW2X,SW2YがOFFされ、スイッチSW3X,SW3Y、スイッチSW4X,SW4YがONされる。このとき、キャパシタC2X,C2Yは、それぞれ抵抗R2X,R2Yを介して充電される。カットオフ周波数を低く設定する場合、スイッチSW1X,SW1Y、スイッチSW2X,SW2YがONされ、スイッチSW3X,SW3Y、スイッチSW4X,SW4YがOFFされる。
図6には、カットオフ周波数切替に関するタイムチャートが示される。
プリアンブル期間のあるパケット通信において、時刻t001から時刻t002でゲイン設定を行う。時刻t001でゲイン設定が開始され、ゲイン制定時間を短縮するため時刻t001以前でスイッチSW1X,SW1Y、スイッチSW2X,SW2YがOFFされ、スイッチSW3X,SW3Y、スイッチSW4X,SW4YがONされる。HPF7はキャパシタC1X,C1Yと、抵抗R1X,R1Yから構成されるため、カットオフ周波数は高くなり、キャパシタC2X,C2Yは抵抗R2X,R2Yを介した入力とバイアス電圧Vb間へ接続され、急速に充電される。キャパシタC2X,C2Yは抵抗R2X,R2Yを介することでLPF構成となるため、キャパシタC2は、ある時定数を持ち充電され、発生しているDCオフセットを吸収できるよう充電され、フィルタの入力振幅に依存しないDCオフセット電圧分の充電が可能になる。
次に、時刻t002におけるゲイン設定終了に伴い、カットオフ周波数を切替るため、スイッチSW1X,SW1Y、スイッチSW2X,SW2YがONされ、スイッチSW3X,SW3Y、スイッチSW4X,SW4YがOFFされる。HPF7は、キャパシタC1X,C1YとキャパシタC2X,C2Yの並列接続と、抵抗R1X,R1Yから構成されるため、カットオフ周波数は低くなる。キャパシタC2X,C2Yは抵抗R2X,R2Yを介したフィルタ入力とバイアス電圧Vbから切断される。時刻t002以降においてカットオフ周波数は低くなり、DC近傍の所望信号の劣化を防ぎつつ、フリッカーノイズやDCオフセットを除去することができる。従って、図4に示される構成を採用することにより、無線LANのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切替とDCオフセットの除去を行うことができ、かつ、カットオフ周波数切替時に発生するDCオフセットがない良好な受信装置200を提供することができる。
図2,図3には、図4に示されるHPF7の比較対象とされる構成例が示される。
図2に示されるHPF700は、キャパシタCX,CYと抵抗RX,RYとが結合されて成る。HPF700のカットオフ周波数は固定されている。これに対して図3に示されるHPF701は、キャパシタC1X,C2X、スイッチ12X,抵抗RX、及びキャパシタC1Y,C2Y、スイッチ12Y,抵抗RYを含んで成る。スイッチSW12X,SW12Yによって接点b側が選択されるとき、キャパシタC2X,C2Yの充電が可能とされる。スイッチSW12X,SW12Yによって接点S側が選択されるとき、キャパシタC1XにC2Xが並列接続され、キャパシタC1YにC2Yが並列接続されることによって、HPF701におけるカットオフ周波数が低下される。ここで、HPF700,701を、図1のHPF7に適用した場合について考える。
PGA6でゲイン切替に伴うDCオフセットが発生した場合の各方式のHPFの出力波形を図5に示す。図5は縦軸を出力、横軸を時間軸としたものである。
図5(a)に示されるように、時刻t1にPGA6でゲイン切替を行い、PGA6のゲイン切替に伴いDCオフセットが発生する。カットオフ周波数を切替ないHPF700においては、図5(b)に示されるように、所望信号の劣化を防ぐため、カットオフ周波数がDC近傍になるように抵抗RとキャパシタCが予め決定されている。時刻t1でのゲイン切替時に伴い発生したDCオフセットはHPFの大きい時定数により、収束するには時刻t5と長時間かかり信号が劣化する。カットオフ周波数の切替えを可能とするHPF701の場合、図5(c)に示されるように時刻t3まではスイッチSW12により接点b側が選択され、カットオフ周波数が高く設定され、キャパシタC2がバイアス電圧Vbと接続されることで充電が行われる。時刻t3後はスイッチSW12により接点s側が選択され、カットオフ周波数が低く設定される。時刻t1でのゲイン切替に伴うDCオフセットはカットオフ周波数の高いHPF構成のため、時刻t2で早く収束する。しかし、時刻t3のカットオフ周波数切替時の入力信号に振幅が存在すると、入力振幅電圧とDCオフセット電圧分がキャパシタC2に充電され、時刻t3において入力振幅電圧分のDCオフセットが発生する。このDCオフセットはカットオフ周波数が低く、時定数が大きいため、収束するには時刻t4と長時間かかり信号が劣化する。この信号劣化を阻止するには時刻t3まで入力信号をミュートすれば良い。この場合の信号出力波形が図5(d)に示される。図5(d)では、カットオフ周波数を切替、信号をミュートするHPFの構成はHPF701と同様で、時刻t3まで入力信号をミュートし、時刻t3後は入力信号の入力を再開する。時刻t1でのゲイン切替に伴うDCオフセットはカットオフ周波数の高いHPF構成のため、時刻t2で早く収束する。時刻t3のカットオフ周波数切替時に入力信号がミュートされているため、入力振幅はなくDCオフセット電圧分のみキャパシタC2に充電され、時刻t3でカットオフ周波数を切替ても、DCオフセットのない出力が得られる。しかしながら、時刻t3まで入力信号をミュートする必要があるため、プリアンブル期間に高速にゲイン設定を行う必要のある無線LANシステムではプリアンブル信号の受信ができなくなる。
これに対して図4に示される構成によれば、図5(e)に示されるように、時刻t3までカットオフ周波数が高く設定され、時刻t3にてカットオフ周波数が低く設定される。時刻t1でのゲイン切替に伴うDCオフセットはカットオフ周波数の高いHPF構成のため、時刻t2で早く収束する。カットオフ周波数切替に使用するキャパシタC2X,C2Yを抵抗R2X,R2Yを介してLPF構成で充電することにより、入力信号をミュートしなくても、入力振幅を除去することができる。つまり、LPF構成により入力振幅が減衰され、キャパシタC2X,C2YにはDCオフセット電圧分が充電されるため、時刻t3でカットオフ周波数を切替ても、DCオフセットは発生しない。このように図4に示される構成によれば、入力信号をミュートする必要なく高速なゲイン制定及びDCオフセットの除去を行うことができる。
尚、図4の構成例では、充電時にキャパシタC2X,C2Yの出力側をバイアス電圧Vbへ接続するとしたが、これに限らず、例えば充電時には大きな電流が流れるようにバイアス電圧Vbに流れる電流も切替ることで、さらに急速な充電が可能になる。
HPF7の挿入位置をPGA6の後段としたが、これに限らず、例えばPGA6においてDCオフセットが発生しない場合は、HPF7の挿入位置をPGA6の前段としてもよい。
カットオフ周波数切替のタイミングはゲイン設定終了時としたが、これに限らず、例えばタイマーを設けて切替を行う、またはプリアンブル期間終了時に切替を行うとしてもよい。
カットオフ周波数切替と充電のタイミングを同時としたが、これに限らず、例えば充電期間をカットオフ周波数切替のタイミングより早く設定してもよい。
<実施の形態2>
図7には、上記HPF7の別の構成例が示される。
図7に示される構成が図4に示されるのと大きく相違するのは、点pと点qとが短絡されている点である。実施の形態1では第2の抵抗R2を介した入力とバイアス電圧Vbによって第2のキャパシタC2を充電し、入力振幅の依存を抑制したが、入力振幅がより大きい場合には振幅依存が顕著に現れる虞がある。そこで、図7に示されるように、抵抗R2X,R2Yを介して差動入力端子Xin,Yin間が短絡され、その状態でキャパシタC2の充電が行われるようにする。
カットオフ周波数が高く設定されている場合、キャパシタC2X,C2Yの入力側は、それぞれ抵抗R2X,R2Yを介して点p、点qと接続され、キャパシタC2の出力側はバイアス電圧Vbに接続され、その状態でキャパシタC2X,C2Yが充電される。入力端子Xin,Yinに差動入力の振幅があるにもかかわらず、点p、点qでは、それらの短絡により打ち消される。よってDC成分のみ残留し、入力振幅の依存なくキャパシタC2の充電を良好に行うことができる。
尚、他の回路構成及び動作は図4に示されるのと同様なため省略する。
以上により、図4に示される構成を採用した場合においても、無線LANのようなゲイン設定期間が短い無線通信システムにおいて高速なゲイン切替とDCオフセットの除去を行うことができる。また、振幅が比較的大きいRF信号入力においても確実にDCオフセットを除去することができ、良好な受信装置を提供することができる。
<実施の形態3>
図8には、上記HPF7の別の構成例が示される。
図8に示される構成が図4や図7に示されるのと大きく相違するのは、点pと点qとの間にスイッチSW5が設けられている点である。
スイッチSW5は、制御ロジック部10によって制御される。スイッチSW5がオフされた場合、図4に示される構成と同等になり、スイッチSW5がオンされた場合、図7に示される構成と同等になる。つまり、図8に示される構成によれば、スイッチSW5により、図4に示される構成と、図7に示される構成との切替が可能になる。そこで、比較的前段のDCオフセットが大きく、入力振幅が小さいと予期される場合は、スイッチSW5をOFFし、HPF73をHPF71と同等の構成にする。また、比較的前段のDCオフセットが小さく、入力振幅が大きいと予期される場合は、スイッチSW5をONし、HPF73をHPF72と同等の構成にする。前述のように前段のDCオフセットの状況や、信号の状況によってHPF73をゲイン切替で発生したDC成分除去効率の高いHPF71、カットオフ周波数切替時の入力振幅によるDCオフセットの発生しないHPF72の構成に適宜切替る。切替のタイミングには例えば入力振幅の大小は他のICからゲイン設定終了信号を受け取って判断してもよく、制御ロジック部10からの信号などからPGAやLNAのゲイン設定により、あるゲイン設定値を閾値等を設け、HPF73の構成をHPF71又はHPF72の構成に適宜変えてもよい。
以上の構成とすることで無線LANのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切替とDCオフセットの除去を行うことができる。また、入力振幅やDCオフセットの大きさ等により適宜HPF構成を変えることによって、より確実にDCオフセットを除去することができ、良好な受信装置を提供することができる。
尚、本発明の実施の形態では入力振幅やDCオフセットの大きさ等を検出する信号によりHPF構成を切替たが、タイマーを用いてある時間で上記構成を切替るとしてもよい。
<実施の形態4>
図9には、本発明にかかる受信装置の別の構成例が示される。図9に示される受信装置200が図1に示されるのと大きく相違するのは、LPF5の前段にHPF74が設けられている点である。尚、LNA3は、制御ロジック部10の制御によりゲインの切替が可能に構成されている。
実施の形態1〜3においてDCオフセットはPGA6によってゲイン倍されるため、LNA3ゲイン切替の際やミキサ4等のフリッカーノイズや自己ミキシングで発生するDCオフセットがある程度大きい場合、PGA6を構成するアンプの飽和が懸念される。
そこで、図9に示される構成では、LPF5の前段にHPF74が設けられる。HPF74の構成は、基本的にはHPF7と同様である。また、入力に対して前段のHPF74の充電時間を後段のHPF7の充電時間より早く設定し、前段のHPF74のカットオフ周波数を切替るタイミングを後段のHPF7のカットオフ周波数を切替るタイミングより早くしている。
アンテナ1で受信したRF信号はアンテナスイッチ2にて受信部へ分配され、ゲイン切替可能なLNA3で増幅された後に、ミキサ4でRF信号と発振系回路9のローカル周波数を掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。ベースバンド信号はHPF74においてLNA3、ミキサ4等で発生したDCオフセットが除去され、LPF5により隣接チャネルの信号が除去される。PGA6によって所望のレベルとなるようゲイン設定され、HPF7はゲイン切替の際に発生するDCオフセットやフリッカーノイズを除去し、バッファ8を介してベースバンド信号が出力される。
本実施の形態におけるHPF74、HPF5は、図4に示される構成が採用され、ミキサ4の後段のHPF74の充電に関する時定数を、PGA6後段のHPF7の充電に関する時定数より小さく設定する。充電に関する時定数が小さいと第2のキャパシタC2への充電においてカットオフ周波数切替時に入力振幅に依存するDCオフセットが増加するが、フィルタの動作を高速にすることができ、キャパシタC2の充電は早くなる。具体的にはHPF74とHPF7の充電に関する時定数はキャパシタC2X,C2Yと、抵抗R2X,R2Yの値によって決まる。前段のフィルタほど、キャパシタC2X,C2Yや、抵抗R2X,R2Yの値を調整することで充電に関する時定数を小さくする。
図10には、カットオフ周波数切替のタイムチャートが示される。
プリアンブル期間(時刻t101〜t104)のあるパケットにおいて、LNA3のゲイン、PGA6のゲインが設定される。時刻t101においてHPF74、HPF7のカットオフ周波数は高く設定されており、LNA3のゲイン設定が開始され、HPF74、HPF7のキャパシタC2の充電が行われる。時刻t102でLNA3のゲイン設定が終了し、時刻t102〜t103までの遅延時間(delay)おいて時刻t103でHPF74のカットオフ周波数を低くする。ここでHPF74はHPF7よりも時定数が小さいため、キャパシタC2X,C2Yの充電が早くなり、高速な動作となる。次に時刻t104でPGAゲイン設定が終了し、時刻t104〜t105までの遅延時間(delay)おいて時刻t105でHPF7のカットオフ周波数が低くされる。
また、各HPFのカットオフ周波数を切替るタイミングには各々のゲイン設定完了時間から時刻t102〜t103の期間や時刻t104〜t105の期間の遅延時間(delay)を設けている。この遅延時間(delay)はゲイン切替により発生するDCオフセットが制定するまでの時間を確保するためであり、なるべく短い方がよい。しかし、切替タイミング、振幅、周波数、充電に関する時定数によって適宜調整する必要があり、例えばLNA3のゲイン切替の際にDCオフセットが変化しない場合は、時刻t102〜t103の遅延時間(delay)を設けない、あるいは短くすることができる。
また、充電に関する時定数を小さく設定すると、キャパシタC2X,C2Yの充電量に入力振幅分のエラーが現れ、カットオフ周波数切替に伴うDCオフセットが大きくなるが、LNA3のゲイン設定方法によりある振幅以上とならない通信システムの場合、入力振幅の依存性が比較的小さくなり特に有効となる。
以上の構成からLNA3、ミキサ4等で発生し、PGA6に入力されるDCオフセットは応答の早いHPF74によって除去され、PGA6で増幅、発生したDCオフセットはHPF7にて除去される。しかも、LNA3、ミキサ4等で大きなDCオフセットが存在する場合にも、PGA6が飽和する可能性は減少し、DCオフセットの除去が可能になる。
尚、時刻t102におけるLNA3のゲイン設定の終了タイミングは送受信の制御やゲイン設定等を行う外部の制御ICからゲイン設定終了信号を入手し、ゲイン設定終了信号からある遅延時間(delay)おいてHPF74のカットオフ周波数を低く設定するとしてもよいし、制御ロジック部10によって定終了を判断してもよい。
尚、本発明の実施の形態ではHPFを2つ設置したが、これに限らず、例えばHPFを複数設置し、前段に設置されたHPFの充電に関する時定数ほど小さく設定する。
尚、本発明の実施の形態でのHPF74,7として、図7や図8の構成を採用することができる。
<実施の形態5>
図11には、本発明にかかる受信装置における主要部の別の構成例が示される。図9に示される受信装置200が図1や図9に示されるのと大きく相違するのは、DCオフセットをキャンセルするためのDCオフセットキャンセル回路11が設けられている点である。
DCオフセットキャンセル回路11は複数回に渡り得られたディジタルの補正情報を平均化し、DCオフセット補正精度の向上を図る。DCオフセットキャンセル回路11は、ADC(Analog−to−Digital Converter)110によりDCオフセットを検出し、DCオフセット量の情報を持つディジタル情報を取得し、上記ディジタル情報からDAC(Digital−to−Analog Converter)112によりフィードバックを行うDCオフセットをキャンセルする方式を採用することができる。
DCオフセットキャンセル回路11はアナログ信号をディジタル情報へ変換するADC110、ディジタル情報をアナログ信号へ変換するDAC112と、このADC110のディジタル出力を記憶するメモリ114、DCオフセット補正のためのディジタル情報であるDCオフセット補正コードを保持するDCオフセット補正コードレジスタ111、平均化回数をカウントするカウンタ77、平均化処理部113とを含んで構成される。上記カウンタ77、上記DCオフセット補正コードレジスタ111、上記平均化処理部113、及びメモリ114は、制御ロジック部10内に配置されている。
上記ADC110には、PGA6の出力信号が伝達される。ADC110はDCオフセット量を表すディジタル情報の出力を行う。上記メモリ114には上記ADC110の出力が記憶され、平均化処理部113は、上記メモリ114内部のディジタル情報と上記DCオフセット補正コードレジスタ111内のコードとを平均化し、平均化の回数をカウンタ77でカウントする。平均化された情報は新たなDCオフセットコードとして、DCオフセットコードレジスタ111に書き込まれる。DAC112の出力信号がLPF5の入力側においてベースバンド信号に加算されることで補正が行われる。
図12には、上記平均化処理部113で行われるDCオフセット補正コード平均化処理(以下、キャリブレーション)についてのフローチャートが示される。
初めに制御ロジック部10はゲイン設定を行い(S1001)、カウンタ77をリセット、スタートさせる(S1002)。カウンタ77が所望の平均回数に達していないなら(S1007)、ADC110のディジタル出力をメモリ114に記憶する(S1003)。平均化処理部113は上記メモリ114に記憶されているADC110のディジタル出力とDCオフセット補正コード111を平均化する(S1004)。制御ロジック部10は平均化したDCオフセット補正コード111を記憶する(S1005)。次にカウンタ77を1増やし(S1006)、カウンタ77が平均処理回数になるまで繰り返す(S1007)。カウンタ77が平均処理回数に達したら、キャリブレーションを終了する。
制御ロジック部10は前述のキャリブレーションを各ゲインで行い、最終的に平均化されたDCオフセット補正コード111を記憶する。ゲイン設定時には、ゲイン設定毎に得られたゲイン設定に対応するDCオフセット補正コード111を読み出し、DCオフセットキャンセル回路11のDACによって上記DCオフセット補正コード111はアナログ信号へと変えられ補正が行われる。
図13には、図1に示される受信装置200に上記DCオフセットキャンセル回路11を設けた場合の構成例が示される。
ここではPGA6の入力側と出力側にDCオフセットキャンセル回路11接続し、予め各ゲインにおけるDCオフセット補正コードを取得するようにしている。ゲイン設定時にはキャリブレーションにより取得したDCオフセット補正コードが、PGA6の入力側におけるベースバンド信号に加算されることで、DCオフセットを除去する補正が行われる。
以上の構成により、DCオフセットキャンセル回路11によりPGA6でのDCオフセットが低減され、HPF7によるDCオフセット除去が行われるため、より良好な特性を得ることができる。
尚、平均化回数を固定の設定回数としたが、精度が得られるまで平均化を行うとしてもよい。例えば、DCオフセット補正コードの変動が1ビット以下となったら終了するとしてもよい。
尚、本実施例におけるDCオフセットキャンセル回路の入力、出力をそれぞれPGA6の出力、PGA6の入力としたが、これに限らず、DCオフセットキャンセル回路の入力にPGA6の出力、DCオフセットキャンセル回路の出力をLPF5の入力等にしてもよい。
尚、上記キャリブレーションを行う期間は、受信装置の電源がONで信号が入力されない時が考えられ、例えば受信装置の電源ON時の初期動作期間としてもよい。
<実施の形態6>
図14には本発明にかかる受信装置の別の構成例が示される。図14に示される受信装置200が図13に示されるのと大きく相違するのは、DCサーボ回路12が設けられている点である。
上記実施の形態5においてDCオフセットキャンセル回路11を用い、各ゲイン設定毎にDCオフセットのディジタルの補正値を取得し、補正する受信装置を示した。しかし、温度変化のような時間的に緩やかに変動するDCオフセットが存在する場合、キャリブレーション時と通常動作時でDCオフセットやDCオフセットキャンセル回路11の補正量が異なってくる。例えば、キャリブレーション時のある温度temp1で上記DCオフセット補正コード111を取得し、通常動作時にキャリブレーション時とは違う温度temp2で上記のDCオフセット補正コード111により補正を行うと、ADC110の分解能、DAC111の補正量等に温度によるばらつきが生じ、正確な補正が行えない虞がある。そこで、図14に示されるように、PGA6の出力信号に基づいて、アナログ系のフィードバックとディジタル系のフィードバックの2通りの補正手段を持つDCサーボ回路12を付加することで補正の強化を図っている。
DCサーボ回路12は、ベースバンド信号へ直接フィードバックするアナログ系のフィードバックすることで補正を行う第1の補正手段と、上記DCオフセットキャンセル回路11のDCオフセット補正コード111へフィードバックすることで補正を行う第2の補正手段とを含む。これらのフィードバック系による補正は、温度変化等に伴い発生する緩やかなDCオフセットを除去する場合で特に有効となる。
図15には、上記DCサーボ回路12の構成例が示される。
DCサーボ回路12は、上記PGA6の出力信号を積分するための積分回路125と、この積分回路125の出力信号を振り分けるためのスイッチ121とを含む。上記積分回路125には、抵抗R3,R4、演算増幅器OP1、キャパシタC3,C4を含んで成る公知の回路を適用することができる。DCサーボ回路12の出力はアナログでDCオフセット補正量をベースバンド信号へ直接フィードバックするモード(以下、クローズモードと呼ぶ)と、ディジタルでDCオフセット補正量を制御ロジック部10内部のDCオフセット補正コードレジスタ111へフィードバックするモード(以下、オープンモードと呼ぶ)を持つ。
制御ロジック部10はDCオフセットキャンセル回路11により各ゲイン設定毎にキャリブレーションを行い、各ゲイン設定に対応したDCオフセット補正コードレジスタ111内のコードを取得する。ゲイン設定時には、ゲイン設定に対応するDCオフセット補正コードレジスタ111内のコードを呼び出して補正を行う。DCサーボ回路12には、時間的に緩やかに変動するDCオフセットに追従するため時定数の大きい積分器125を用いる。しかし、無線LANのような間欠受信の場合では、低消費電力を図るために送信、受信の切替ごとに送受信部をON、OFFする間欠動作を行うため、従来の直接ベースバンド信号へ戻す方法(クローズモード)では補正を行う時間が足りずに正確なDCオフセット補正が行われないことがあり得る。このような観点からDCサーボ回路120は、PGA6の差動出力から積分器を通して出力し、DCオフセットキャンセル回路11のDCオフセット補正コード111をディジタル的に補正するオープンモードと、積分器の出力を直接ベースバンド信号へフィードバックするクローズモードの2つの補正モードを有する。
上記構成の動作を説明する。
ここで送受信に合わせて回路のON、OFFを行うものを間欠動作、通信時に回路を常時ONとしているもの、または比較的長いパケットを扱うものを連続動作と呼ぶ。
PGA6等から出力される差動のベースバンド信号は緩やかに変動するDCオフセットに追従するDCサーボ回路120に入力され、モード切替スイッチ121によりDCサーボ回路120のディジタルの補正信号123を出力するオープンモードとアナログの補正信号124を出力するクローズモードが切替られる。積分器125を緩やかなDCオフセットに追従させるため、時定数を大きくする必要があり、積分器125の構成には大きい素子を用いる。モード切替スイッチ121によりDCサーボ回路120の出力が切替られ、オープンモードでは積分器125の差動出力の一方からDCサーボ出力ビット123を得る。クローズモードでは積分器の出力はそのままベースバンド信号へDCサーボ出力124としてフィードバックされる。制御ロジック部10はモード切替スイッチ121の制御とDCサーボ出力ビット123の抽出、反映等を行う。
先ずクローズモードについて説明する。
パケット開始に伴い電源ONとなり、DCサーボ回路12の積分器の出力はDCオフセットに追従して変動し、直接ベースバンド信号に戻される。この際、電源ONの間はDCオフセットに追従し、緩やかなDCオフセットの影響を除去することができるため、連続動作のシステムで有効となるが、パケットが短い間欠動作では、DCオフセットに追従する前に電源OFFとなり、正確な補正が行われない可能性がある。
次に、上記オープンモードについて説明する。
図16には、上記オープンモードについてフローチャートが示される。
電源ONとなり(S2001)、制御ロジック部10はタイマーをリセット、スタートさせる(S2002)。制御ロジック部10はパケット終了時にタイマーが設定時間以上(例えば数百usec程度)となった場合、パケット終了時かそれ以前でDCサーボ出力ビット123を取得する(S2003)。
ここでDCオフセットが基準電圧より正に発生している場合、DCサーボ出力ビット123は"1"と出力され、DCオフセット補正コード111のビットを下げることで正しくDCオフセットが減るよう補正が行われるとする。一方、DCオフセットが基準電圧より負に発生している場合、DCサーボ出力ビット123は論理値"0"と出力され、DCオフセット補正コード111のビットを上げることで正しくDCオフセットが減少するよう補正が行われるとする。制御ロジック部10はDCサーボ出力ビット123が論理値"1"の場合(S2004)、DCオフセットキャンセル回路11のDCオフセット補正コード111が下限か判断する(S2005)。DCオフセット補正コード111が下限であれば、終了し、下限でなければDCオフセット補正コードを1ビット減少させる(S2006)。
一方、DCサーボ出力ビット123が論理値"0"の場合(S2004)、DCオフセットキャンセル回路11のDCオフセット補正コードが上限か判断する(S2007)。DCオフセット補正コード111が上限であれば、終了し、上限でなければDCオフセット補正コード111を1ビット増加させる(S2008)。パケット終了時に、タイマーが設定時間以下の場合(S2003)、制御ロジック部10はDCサーボ出力ビット123の取得は行わずにDCオフセットキャンセル回路11のDCオフセット補正コード111を増減させないことで、瞬時のエラー等による不確定なDCオフセット補正コード111の補正を行わないようにする。
以上の構成から、連続動作時ではアナログ信号を直接ベースバンド信号へフィードバックし補正を行うクローズモードを用い、間欠動作時では、DCオフセットキャンセル回路11のDCオフセット補正コード111を最適値の+/−1ビットの精度で補正することが可能になるオープンモードを用いる。つまり、連続動作時、間欠動作時に関わらず、温度変化等に伴い緩やかに変動するDCオフセットを補正することが可能になる。
尚、上記オープンモードにおいて、DCオフセットキャンセル回路11のDCオフセット補正コード111を増減させ、補正量の調整したが、これに限らず、例えば電圧源を用いたDACならリファレンス電圧の調整による補正、電流源を用いたDACならリファレンス電流の調整による補正とDAC112の構成により、補正量の調整を行ってもよい。
本発明の実施の形態におけるオープンモードにおいて、DCサーボ出力ビット123はDCサーボ回路120内の積分器の差動出力の一方として、"1"か"0"のビットを得たが、DCサーボ回路120内の積分器の差動出力の両方からDCサーボ出力ビット123を得て、より精度を上げる構成としてもよい。
本発明の実施の形態におけるオープンモードにおいて、DCオフセット補正コード111の増減を1ビットずつとしたが、これに限らずDCサーボ回路120内の積分器の出力が現れる時間等によって2ビット、3ビットと適宜補正量を変えてもよい。
また、本発明の実施の形態におけるオープンモードにおいて、DCサーボ出力ビット123を得るタイミングをパケットの終了としたが、一定時間後に反映する形態としてもよい。
本発明の実施の形態におけるオープンモードは間欠動作時に、クローズモードは連続動作時と設定することで特に有効となるが、これに限らず、あらかじめRF信号に合わせてモードを設定する、RF信号等から制御ロジック部10が判断しモードを設定する、等を行い間欠動作と連続動作が混在するシステムにおいても有効となる。
<実施の形態7>
図17には本発明にかかる受信装置の別の構成例が示される。図17に示される受信装置200が図14にされるのと大きく相違するのは、DCサーボ回路12を簡略化した点である。
上記第6の実施の形態においてDCサーボ回路12はアナログフィードバックのクローズモードとディジタルフィードバックのオープンモードの2つのモードを有していたが、DCサーボ回路12内部の積分器に使用する素子は時定数を大きくする必要があるため大きくなり、小型化に不利である。そこで、図17に示される構成では、全体構成は上記実施の形態6と同様で、DCサーボ回路12の入力は差動のベースバンド信号の一方とし、DCサーボ回路12の出力は間欠動作時、連続動作時に関わらずオープンモードで補正を行うようにしている。
図18には、図17におけるDCサーボ回路12の構成例が示される。
DCサーボ回路12への入力はベースバンド信号の差動の一方で、DCサーボ回路12の出力は制御ロジック部10へ接続されている。DCサーボ回路121への入出力が一経路となるため、DCサーボ回路121は、図18に示されるように、抵抗R5、演算増幅器OP2,キャパシタC5による積分器のみとなり、図15に示される場合に比べて素子数が少なくなるので、小型化が図れる。
図19には、図17に示される受信装置200の動作についてのフローチャートが示される。
間欠動作の場合、上記実施の形態6のオープンモード時と同様の動作となるため、それについての説明を省略する。
連続動作の場合、パケット開始時に電源ONとなり(S3001)、制御ロジック部10はDCサーボ回路121内の積分器をリセット、制御ロジック部10のタイマーをリセット、スタートさせる(S3002)。パケット終了に伴う電源OFFでなく(S3003)、タイマーが設定時間となったら(S3004)、制御ロジック部10はDCサーボ出力ビット123を取得する(S3005)。制御ロジック部10は取得したDCサーボ出力ビット123をDCオフセット補正コード111に反映させ(S3006)、再びDCサーボ回路121内の積分器をリセット、制御ロジック部10のタイマーをリセット、スタートさせる(S3002)。電源がONである限り前述の動作を繰り返し、電源OFFとなった場合は終了する。
以上の構成により、動作が継続している間、DCオフセット補正コード111は設定時間毎に補正され、パケット終了等の間欠動作終了に伴い、電源OFFとなったら一連の補正を終了することで、間欠動作、連続動作においてフィードバック補正のモードを切替る必要がなく、緩やかなDCオフセットに対応し除去が可能になる。また、オープンモードのみとすることで、DCサーボ回路12において構成する素子数は低減され、小面積化に有効となる。
<実施の形態8>
図20には本発明にかかる受信装置の別の構成例が示される。図20に示される受信装置200が図14にされるのと大きく相違するのは、PGA61,62と、それに対応してDCオフセットキャンセル回路115,116とが設けられている点である。
上記実施の形態6,7では、DCオフセット補正コード111が上限または下限となった場合にDCサーボ回路12による補正ができず、補正範囲が限られ、より大きなDCオフセットを除去できない虞がある。そこで、図20に示される受信装置200では、複数のDCオフセットキャンセル回路115,116を設け、DCサーボ回路12によるDCオフセット補正コードの補正範囲を拡大するようにしている。
図21には、図20に示される受信装置200の動作についてのフローチャートが示される。
尚、DCサーボ出力ビット取得までのシーケンスは、上記実施の形態6の場合と同様であるため、それについての説明は省略する。
電源ONとなり(S4001)、制御ロジック部10はタイマーをリセット、スタートさせる(S4002)。パケット終了時にタイマーが設定時間以上となった場合(S4003)、間欠動作が終わるタイミングでDCサーボ出力ビット123を取得する(S4004)。制御ロジック部10はDCサーボ出力ビット123が"1"の場合、DCオフセットキャンセル回路116のDCオフセット補正コード1112が下限か判断し(S4005)、DCオフセット補正コード1112が調整可能であれば、DCオフセットキャンセル回路115のDCオフセット補正コード1112を1ビット減少させる(S4006)。
制御ロジック部10はDCオフセット補正コード1112が下限であれば、DCオフセットキャンセル回路116のDCオフセット補正コード1111を1ビット減少させる(S4007)。一方、DCサーボ出力ビット123が"0"の場合、DCオフセットキャンセル回路116のDCオフセット補正コード1112が上限か判断し(S4008)、DCオフセット補正コード1112が調整可能であれば、DCオフセットキャンセル回路115のDCオフセット補正コード1112を1ビット増加させる(S4009)。制御ロジック部10はDCオフセット補正コード1112が上限であれば、DCオフセットキャンセル回路116のDCオフセット補正コード1111を1ビット増加させる(S4010)。
以上の構成により、DCサーボ回路12による始めに補正されるDCオフセットキャンセル回路116のDCオフセット補正コード1112が上限、下限の場合、さらにその前段のPGA61に付随するDCオフセットキャンセル回路115にDCオフセット補正コード1111を増減させる信号を送信する。例えば入力に+0.5mVのDCオフセットがある場合、PGA61で10倍、PGA62で10倍のゲインがあると、PGA61の出力では+5mV、PGA62の出力では+50mVのDCオフセットが発生する。ここで各DCオフセットキャンセル回路115、116の補正範囲が+/−10mVであるとすると、PGA62にかかるDCオフセットキャンセル回路116では下限の−10mVまで補正され、DCオフセットは+40mVとなり補正しきれない。しかし、PGA61にかかるDCオフセットキャンセル回路115においてDCオフセットは+5mVと+/−10mVの補正範囲内にある。つまり、後段のPGA62のDCオフセットキャンセル回路116のDCオフセット補正コード1112が上限または下限で補正しきれない場合に、PGA61のDCオフセットキャンセル回路115のDCオフセット補正コード1111を増減させることにより、大きなDCオフセットの除去が可能になる。
尚、本実施の形態8ではPGA62の入出力間にDCサーボ回路12を設けたが、これに限らず、例えばPGA61入出力間にDCサーボを設けてDCサーボ出力ビット123またはDCサーボ出力124に変化がないことを検出したら、DCオフセットキャンセル回路116のDCオフセット補正コード1112を増減させ、微調整を行う形態としてもよい。
PGA61、62とDCオフセットキャンセル回路115、116の2段構成としたが、これに限らず、例えばDCオフセットキャンセル回路11を複数段設け、さらに補正範囲を拡大することも可能である。
上記DCオフセット補正コード1112が上限または下限となり、上記DCサーボ出力ビット123を繰り上げてまたは繰り下げてDCオフセット補正コード1111の補正を行った場合、上限または下限となったDCオフセット補正コード1112をリセットしてもよい。例えばDCオフセットキャンセル回路116の補正量を初期値や0VとするようDCオフセット補正コード1112を設定する等が考えられる。
<実施の形態9>
図22には本発明にかかる受信装置の別の構成例が示される。図22に示される受信装置200が図1にされるのと大きく相違するのは、PGA6及びHPF7に代えてトランジェントフリーPGA13が設けられている点である。かかる構成によれば、カットオフ周波数を切替ずにゲイン可変を行うことができる。
アンテナ1で受信したRF信号はアンテナスイッチ2にて受信部へ分配され、ゲイン切替可能なLNA3で増幅、ミキサ4でRF信号と発振系回路9のローカル周波数を掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。ダウンコンバートされたベースバンド信号はゲイン切替機能を持つトランジェントフリーPGA13で増幅され、高入力インピーダンスのバッファ81を介してベースバンド信号が出力される。上記トランジェントフリーPGA13によりゲインは可変されるが、ゲイン設定時等でカットオフ周波数の切替は行われない。
図23には、上記トランジェントフリーPGA13の構成例が示される。
トランジェントフリーPGA13は、それぞれ抵抗R5X,R5Yと、可変抵抗R6X,R6Yの抵抗値の比から増幅度が決定する非反転増幅器131X,131Yを含む。非反転増幅器131X,131Yの入力には、それぞれ直列にキャパシタC5X,C5Y、並列に抵抗R7X,R7Yがバイアス電圧Vbと接続され、キャパシタC5X,C5Yと、抵抗R7X,R7YはHPFを構成している。上記HPFの出力とバイアス電圧Vb間にスイッチSW5X,SW5Yが設けられている。非反転増幅器131X,131Yの出力には、それぞれ直列にキャパシタC6X,C6Yが設けられ、可変抵抗R6X,R6Yと接続している。また、キャパシタC6X,C6Yと、バイアス電圧Vb間にはスイッチSW6X,SW6Yが設けられている。それぞれ抵抗R5X,R5Y、抵抗R7X,R7Yを介して差動入力と短絡された点はバイアス電圧Vbと接続されている。トランジェントフリーPGA13の出力端子Xout,Youtは、可変抵抗R6X,R6Yから引き出される。
図24には、図22に示される構成におけるゲイン設定に関するタイムチャートが示される。
トランジェントフリーPGA13の基本構成は非反転増幅器で、アンプの出力に直列にキャパシタC6を設けることで、容量値はゲイン倍されるように見える。そのため回路規模を小さくすることができ、カットオフ周波数の低いHPFを構成することができる。さらにカットオフ周波数を切替る必要ないため、DC近傍の所望信号の劣化の少ないゲイン制定が可能になる。しかし、非反転増幅器の入力に電位差があると、その電位差がゲイン倍され出力されるため、問題となる。本発明の実施の形態では非反転増幅器の入力にキャパシタC5と抵抗R7から構成されるHPFを付加することで、入力間の電位差を等しくする構成である。また、電源ONから高速に動作させるためにキャパシタC5、キャパシタC6を予め充電しておく必要がある。
そこで時刻t201における電源ON時には、スイッチSW5、スイッチSW6はONであり、それぞれキャパシタC5、キャパシタC6をバイアス電圧Vbに短絡し充電を行う。時刻t202におけるパケット開始時には、スイッチSW5、スイッチSW6はOFFであり、それぞれキャパシタC5、キャパシタC6の充電を完了する。非反転増幅器の抵抗R5、R6の値によりゲインが変わるが、単に抵抗値を変化させるだけではゲイン変化に伴い、フィルタを構成するインピーダンスが変わり、カットオフ周波数が変化して不安定な動作となる。本発明の実施の形態では演算増幅器の帰還抵抗R6にはスライド式の可変抵抗を用いることでゲインを可変することが可能になる。可変抵抗R6X,R6Yは互いに同一の構成とされる。
図25に可変抵抗R6Xの構成例が示される。
可変抵抗R6Xは、互いに直列に接続された複数の抵抗R60X,R61X,R62X,…とそれに対応して設けられた複数のスイッチSW60X,SW61X,SW62X,…を含んで成る。各抵抗の直列接続ノードからタップが引き出され、それに対応するスイッチSW60、スイッチSW61、スイッチSW62,…が接続されている。制御ロジック部10により、スイッチSW60、スイッチSW61、スイッチSW62,…が制御され、タップ取り出し位置により演算増幅器131Xのゲインが変化する。このようなゲイン調整によれば、フィルタを構成するインピーダンスの変化がなく、カットオフ周波数の変化がない。
以上の構成とすることで、カットオフ周波数切替に伴って発生するDCオフセットをなくすことができ、DCオフセットを極めて小さくできる。
ただし、本実施の形態において飽和の可能性がある場合は、スイッチSW5、スイッチSW6をONすることで、飽和状態をリセットする、あるいはベースバンド部100の前段と最終段に飽和保護回路を設ける、等の手段との併用が有効である。
尚、本実施の形態におけるスイッチはある信号等によって接続、切断可能なスイッチであればよく、例えば制御ロジック部10からの信号でON、OFFするMOSスイッチ、CMOSスイッチ等の構成が考えられる。
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、抵抗に代えてコイルを適用することができる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイレクトコンバージョン方式の受信装置に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種受信装置に適用することができる。
本発明にかかる受信装置の構成例ブロック図である。 図4に示されるHPFの比較対象とされる回路の構成例回路図である。 図4に示されるHPFの比較対象とされる回路の構成例回路図である。 図1に示される受信装置に含まれるHPFの構成例回路図である。 各種方式のHPFの出力波形図である。 図4に示されるHPFのカットオフ周波数切替に関するタイムチャートである。 図1に示される受信装置に含まれるHPFの別の構成例回路図である。 図1に示される受信装置に含まれるHPFの別の構成例回路図である。 本発明にかかる受信装置の別の構成例ブロック図である。 図9に示される受信装置に含まれるHPFのカットオフ周波数切替のタイムチャートである。 本発明にかかる受信装置における主要部の別の構成例ブロック図である。 図11に示される平均化処理部で行われるDCオフセット補正コード平均化処理についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 本発明にかかる受信装置の別の構成例ブロック図である。 図14におけるDCサーボ回路の構成例回路図である。 図14に示される受信装置におけるオープンモードについてフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図17におけるDCサーボ回路の構成例回路である。 図17に示される受信装置の動作についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図20に示される受信装置の動作についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図22におけるトランジェントフリーPGAの構成例回路図である。 図22に示される構成におけるゲイン設定のタイムチャートである。 図23における可変抵抗の構成例回路図である。
符号の説明
1 アンテナ
2 アンテナスイッチ
3 LNA
4 ミキサ
5 LPF
6 PGA
7 HPF
8 バッファアンプ
9 発振系回路
10 制御ロジック部
11 DCオフセットキャンセル回路
12 DCサーボ回路
13 トランジェントフリーPGA
77 カウンタ
100 ベースバンド部
110 ADC
111 DCオフセット補正コード
112 DAC
113 平均化処理部
114 メモリ
131X,131Y 非反転増幅器
200 受信装置

Claims (14)

  1. 第1入力信号を取り込むための第1入力端子と、
    上記第1入力端子を介して入力された上記第1入力信号のフィルタ処理を行う第1フィルタ処理部と、
    上記第1フィルタ処理部での処理結果を出力可能な第1出力端子と、
    上記第1入力信号とは相補レベルの関係にある第2入力信号を取り込むための第2入力端子と、
    上記第2入力端子を介して入力された上記第2入力信号のフィルタ処理を行う第2フィルタ処理部と、
    上記第2フィルタ処理部での処理結果を出力可能な第2出力端子と、を含むフィルタ回路であって、
    上記第1フィルタ処理部及び上記第2フィルタ処理部は、ハイパスフィルタを形成するための第1キャパシタと、
    上記第1キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第2キャパシタと、
    上記第2キャパシタの一方の端子を上記第1キャパシタの一方の端子に結合可能な第1スイッチと、上記第2キャパシタの他方の端子を上記第1キャパシタの他方の端子に結合可能な第2スイッチと、
    上記第2キャパシタに直列接続されることにより、上記第2キャパシタに供給される入力電圧の振幅を減衰させるための抵抗と、
    上記抵抗を上記第2キャパシタの一端に結合可能な第3スイッチと、
    上記第2キャパシタの他端に所定のバイアス電圧を供給可能な第4スイッチと、を含み、
    上記抵抗を介して上記第1入力端子と上記第2入力端子とが結合され、
    上記第2キャパシタへの充電は、上記第1スイッチ及び上記第2スイッチがオフされ、且つ、上記第3スイッチ及び上記第4スイッチがオンされた状態で、上記抵抗を介して行われることを特徴とするフィルタ回路。
  2. 第1入力信号を取り込むための第1入力端子と、
    上記第1入力端子を介して入力された上記第1入力信号のフィルタ処理を行う第1フィルタ処理部と、
    上記第1フィルタ処理部での処理結果を出力可能な第1出力端子と、
    上記第1入力信号とは相補レベルの関係にある第2入力信号を取り込むための第2入力端子と、
    上記第2入力端子を介して入力された上記第2入力信号のフィルタ処理を行う第2フィルタ処理部と、
    上記第2フィルタ処理部での処理結果を出力可能な第2出力端子と、を含むフィルタ回路であって、
    上記第1フィルタ処理部及び上記第2フィルタ処理部は、ハイパスフィルタを形成するための第1キャパシタと、
    上記第1キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第2キャパシタと、
    上記第2キャパシタの一方の端子を上記第1キャパシタの一方の端子に結合可能な第1スイッチと、上記第2キャパシタの他方の端子を上記第1キャパシタの他方の端子に結合可能な第2スイッチと、
    上記第2キャパシタに直列接続されることにより、上記第2キャパシタに供給される入力電圧の振幅を減衰させるための抵抗と、
    上記抵抗を上記第2キャパシタの一端に結合可能な第3スイッチと、
    上記第2キャパシタの他端に所定のバイアス電圧を供給可能な第4スイッチと、
    上記抵抗を介して上記第1入力端子と上記第2入力端子とを結合可能な第5スイッチと、を含み、
    上記第2キャパシタへの充電は、上記第1スイッチ及び上記第2スイッチがオフされ、且つ、上記第3スイッチ及び上記第4スイッチがオンされた状態で、上記抵抗を介して行われることを特徴とするフィルタ回路。
  3. 受信された信号を増幅する第1増幅器と、
    上記第1増幅器の出力信号について周波数変換を行うミキサと、
    上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
    を含む受信装置であって、
    上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行うローパスフィルタ部と、
    上記ローパスフィルタの出力信号を増幅する第2増幅器と、
    上記第2増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部と、を備え、
    上記ハイパスフィルタ部は、請求項1項記載のフィルタ回路を含む受信装置。
  4. 上記第2増幅器のゲイン変更、及び上記ハイパスフィルタ部のカットオフ周波数変更を制御可能な制御部を含む請求項3記載の受信装置。
  5. 上記制御部は、上記第2増幅器におけるゲインを変更してから所定時間経過後に上記フィルタ回路のカットオフ周波数を低下させる請求項4記載の受信装置。
  6. 受信された信号を増幅する第1増幅器と、
    上記第1増幅器の出力信号について周波数変換を行うミキサと、
    上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
    を含む受信装置であって、
    上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行う第1ハイパスフィルタ部と、
    上記第1ハイパスフィルタから出力された信号のフィルタ処理を行うローパスフィルタ部と、
    上記ローパスフィルタの出力信号を増幅する第2増幅器と、
    上記第2増幅器の出力信号のフィルタ処理を行う第2ハイパスフィルタ部と、を備え、
    上記第1ハイパスフィルタ部及び上記第2ハイパスフィルタ部は、請求項1項記載のフィルタ回路を含む受信装置。
  7. 上記第1増幅器及び上記第2増幅器におけるゲインの変更、並びに上記第1ハイパスフ
    ィルタ部及び上記第2ハイパスフィルタ部におけるカットオフ周波数の変更を制御可能な
    制御部を含む請求項6記載の受信装置。
  8. 上記制御部は、上記第1増幅器、及び上記第2増幅器の順にそれらのゲインを変更し、上記第1増幅器のゲイン変更から所定時間後に上記第1フィルタ部のカットオフ周波数を低下させ、上記第2増幅器のゲイン変更から所定時間後に上記第2フィルタ部のカットオフ周波数を低下させる請求項7記載の受信装置。
  9. 上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路を含む請求項3記載の受信装置。
  10. 上記第2増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、DCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路を含む請求項3記載の受信装置。
  11. 上記第2増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、DCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするDCオフセットキャンセル回路と、
    低周波数のDCオフセット変動に追従する信号を検出し、それを上記増幅器の入力側にフィードバック可能な第1制御モードと、低周波数のDCオフセット変動に追従する信号を検出し、それに基づいて上記DCオフセット補正コードを修正する第2制御モードとを有するDCサーボ回路と、を含む請求項3記載の受信装置。
  12. 受信された信号を増幅する第1増幅器と、
    上記第1増幅器の出力信号について周波数変換を行うミキサと、
    上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
    を含む受信装置であって、
    上記ベースバンド部は、上記ミキサから出力された信号のフィルタ処理を行うローパスフィルタと、
    上記ローパスフィルタの出力信号を増幅する第2増幅器と、
    上記第2増幅器の出力信号を増幅する第3増幅器と、
    上記第3増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部と、を備え、
    上記ハイパスフィルタ部は、請求項1項記載のフィルタ回路を含む受信装置。
  13. 上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第2増幅器の入力側にフィードバックする第1DCオフセットキャンセル回路と、
    上記第3増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第3増幅器の入力側にフィードバックする第2DCオフセットキャンセル回路と、を含む請求項12記載の受信装置。
  14. 上記第2増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第2増幅器の入力側にフィードバックする第1DCオフセットキャンセル回路と、
    上記第3増幅器の出力側の信号に基づいてDCオフセットをキャンセルするためのDCオフセット補正コードを形成し、それを上記第3増幅器の入力側にフィードバックする第2DCオフセットキャンセル回路と、
    低周波数のDCオフセット変動に追従する信号を検出し、それを上記第3増幅器の入力側にフィードバック可能な第1制御モードと、低周波数のDCオフセット変動に追従する信号を検出し、それに基づいて上記DCオフセット補正コードを修正する第2制御モードとを有するDCサーボ回路と、を含む請求項13記載の受信装置。
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