JP5113158B2 - 直列バス間でデータ転送するためのゲートウェイ - Google Patents

Description

本発明は、直列バス間で、特にフィールドバス間でデータ伝送するためのゲートウェイに関する。

通信接続、特にバスおよび対応する通信モジュールから構成されるネットワークまたは通信システムを利用した制御装置、センサおよびアクチュエータのネットワーク化は、近年、近代的な車両において、または機械工学、特に工作機械分野において、さらにオートメーション化領域においても急激に増加している。その際、複数の加入者、とくに制御装置に機能を分散させることによって、相乗効果を達成することが可能である。すなわちここでは、〔機能〕分散型システムが関わっている。従って、このように分散されたシステムまたはネットワークは、加入者と、この加入者を接続するバスシステムまたは複数の接続するバスシステムとから構成される。異なる局の間での、または異なる加入者の間での通信は、ますます、伝送されるデータがメッセージで伝達される際の媒体となるこのような通信システム、バスシステム、またはネットワークを介して行われるようになっている。バスシステム上での通信、アクセスおよび受信のしくみ、ならびにエラー処理は、対応するプロトコルを介して制御される。その際、各プロトコルの名称が、多くの場合、従って本明細書においても、ネットワークまたはバスシステム自体の同義語として利用される。

プロトコルとして、例えば、車両分野では、ＣＡＮ（Controller Area Network）バスが確立されている。このプロトコルは、イベント駆動型プロトコルである。すなわち、メッセージ送信等のプロトコル動作は、通信バスシステムの外で発生するイベントによって開始される。通信システムまたはバスシステムへの一義的なアクセスは、優先順位に基づくビットアービトレーションによって解決される。そのための前提条件は、伝送されるデータ、従って各メッセージに、優先順位が割り当てられていることである。ＣＡＮプロトコルは、非常に可変的である。すなわち、未割当ての優先権が残っている限り、更なる別の加入者およびメッセージの追加が問題なく可能である。優先度が付されたネットワーク内で送信されるべき全メッセージ、およびメッセージの送信加入者もしくは受信加入者、または対応する通信モジュールの集合が、リストに、すなわち通信マトリックスに格納される。

イベント駆動型の自発的な通信に対する代替的なアプローチとして、理論的に純粋な時間駆動型アプローチが挙げられる。バス上での全通信動作は、厳密に周期的である。メッセージ送信等のプロトコル動作は、バスシステムで有効な時間を調整することによって起動される。この媒体へのアクセスは、送信者が排他的な送信権を有する時間領域の割り当てに基づいている。その際、メッセージの順序は、通常、駆動開始前に設定される必要がある。すなわち、反復レート、冗長性、デットライン等に関するメッセージの要請を満たすタイムテーブルが作成される。すなわち、バススケジュールが関わっている。このようなバスシステムとして、例えばＴＴＰ／Ｃ仕様が挙げられる。

上述の両バス形態の利点を統合したものが、時間駆動型ＣＡＮ、すなわちＴＴＣＡＮ（Time Triggered Controller Area Network）による解決方法である。このＴＴＣＡＮは、時間駆動型通信に基づく上記の要請、および、ある程度の可変性に対する要請を満たす。ＴＴＣＡＮは、特定の通信加入者の周期的なメッセージのための排他的なタイムフレームにおいて、および、複数の通信加入者の自発的なメッセージのための仲裁用のタイムフレームにおいて通信周期を構成することによって、この要請を満たす。その際、ＴＴＣＡＮは、基本的に時間駆動型の周期的な通信に基づいている。時間駆動型の周期的な通信は、基準時間を与える加入者または通信モジュール、すなわち、タイムマスタによって、時間基準メッセージを用いて同期される。

異なる伝送形態を統合するための更なる別の可能性は、ＦｌｅｘＲａｙプロトコルによって提供される。ＦｌｅｘＲａｙプロトコルによって、特に車両に組み込むための、高速で、決定論的でフォールト・トレラントなバスシステムが記載される。このプロトコルは、時分配多重アクセス（Time Division Multiple Access：ＴＤＭＡ)方式に基づいて機能する。その際、加入者または伝送されるべきメッセージに対して、固定のタイムスロットが割り当てられる。固定のタイムスロットにおいて、加入者または伝送されるべきメッセージは、通信接続、すなわちバスに対する排他的使用権を有する。タイムスロットは所定のサイクルで繰り返されるので、メッセージがバスを介して伝送される時点が正確に事前予告されることが可能であり、バスアクセスも決定論的に行われる。バスシステム上でメッセージ伝送のための帯域幅を最適に利用するために、サイクルは、静的部分と動的部分とに分割される。その際、固定のタイムスロットは、バスサイクルの先頭にある静的部分に存在する。動的部分においては、タイムスロットが動的に与えられる。動的部分では、排他的なバスアクセス権が短時間の間与えられる。アクセスが行われない場合には、アクセス権は次の加入者のために解放される。この期間はミニスロットと呼ばれ、第１加入者によるアクセスが予期される。

上記に記載されるように、複数の異なる伝送テクノロジーがあり、従って複数の異なるバスシステム形態およびネットワーク形態が存在する。多くの場合、同一形態、または異なる形態の複数のバスシステムが、互いに接続される必要がある。そのために、バスインタフェースユニット、すなわちゲートウェイが役立つ。ゲートウェイは、同形態または異なる形態でありうる異なるバス、を繋ぐインタフェースである。その際、ゲートウェイは、１つのバスから、１つまたは複数の他のバスへと、メッセージを転送する。公知のゲートウェイは、複数の独立した通信モジュールから構成されており、その際、メッセージ交換は、各加入者のプロセッサインタフェース（ＣＰＵインタフェース）を介して、または、各通信モジュールの対応するインタフェースモジュールを介して行われる。その際、加入者自体に伝送されるメッセージに加えて、このデータ交換によって、このＣＰＵインタフェースに対して強い負荷が掛かる。従って、その結果生じる伝送構造と共に、比較的低いデータ伝送速度が生じる。さらに、共通のメッセージ記憶装置、すなわちメッセージＲＡＭを共有する、組み込まれた通信制御部または通信モジュールが設けられている。

図１は、従来技術に基づくゲートウェイを示している。ゲートウェイは、直列バスを接続するためにそれぞれ設けられている複数の通信モジュールまたは通信制御部ＣＣを含んでいる。直列バスを介して、データがパケットごとに伝送される。ゲートウェイは、内部データ転送のための内部システムバスを含んでいる。その際、内部システムバスは、データバスＤＢと、制御バスＳＢと、アドレスバスＡＢとを含んでいる。システムバスには、異なる通信モジュールＣＣの他に、データ処理ユニットＣＰＵと、データ記憶装置ＲＡＭと、更なる別の代替的な構成要素が接続されている。ＣＰＵは、個々の通信モジュールＣＣの構成、検証、及び制御を行う。内部データバスＤＢ上では、データが、異なるユニット間でワードごとに転送される。データワードで伝送されるデータビットの数は、データバスＤＢのバス幅に対応する。図１に示される従来のゲートウェイの場合、ＣＰＵは、受信されたメッセージを読出し、処理し、新メッセージを生成する。さらに、ＣＰＵは、メッセージを送信する役目を果たす。簡単なゲートウェイ動作の場合、受信されたデータは、通信モジュールＣＣから読み出され、送信のために、他方の通信モジュールＣＣ、または複数の更なる別の通信モジュールＣＣに書き込まれる。ＤＭＡコントローラが使用されない場合には、ホストＣＰＵは、データを処理し対応する通信モジュールＣＣに複写するために、通信モジュールＣＣからデータ記憶装置ＲＡＭへと、または通信モジュールＣＣからＣＰＵ内部データ記憶装置へと、ワードごとにデータを転送する。データ記憶装置ＲＡＭは、伝送されたデータの他に、ＣＰＵにより実行されるべきプログラムを格納するための領域も含んでいる。

通信モジュールＣＣは、個々の直列バスシステムへの、ゲートウェイの接続部に相当する。これら通信モジュールＣＣは、直列データバスとの間で、ヘッダまたは制御データ及びユーザデータまたはペイロードデータを含むデータパケットを交換する。さらに、通信モジュールＣＣは、システムバスへのインタフェース、すなわち、制御バス、データバス、およびアドレスバスへのインタフェースを有している。ホストＣＰＵは、パッシブ・インタフェースを介して、通信モジュールＣＣに含まれるメッセージ記憶装置にアクセスすることが可能である。データバスＤＢと、制御バスＳＢと、アドレスバスＡＢとを含む内部システムバスは、ゲートウェイの全通信モジュールＣＣと接続されている。データバスＤＢは、データ線で構成される。データ線から、データが、バスに接続されたユニットから他のユニットへと伝送される。ＣＰＵは、制御バスＳＢによってデータ転送を制御する。アドレスバスＡＢは、通信モジュールから読み出されるデータ、または、通信モジュールに書き込まれるデータを選択する役目を果たす。ＣＰＵは、内部ＣＰＵデータレジスタによって、データを受信または送信する。図２、図３は、従来技術に基づく従来のゲートウェイにおけるデータ伝送の流れを明示している。図２、図３で示される例において、データは、直列フィールドバスＦＢ１から直列バスＦＢ２へと転送される。最初に、図２に示すように、直列バスＦＢ１に接続されている通信モジュールＣＣ１に対する、ＣＰＵによる読出しアクセスが行なわれる。ＣＰＵは、アドレスバスＡＢを介してアドレスを設定し、制御バスＳＢに対して対応する制御信号を送信しながら、読み出すべきデータを選択する。通信モジュールＣＣ１は、直列フィールドバスＦＢ１を介して、データパケットＤＰに入れられているデータを受信し、選択されたデータを１つまたは複数のデータワードＤＷで、内部データバスＤＢに渡し、このことを、制御バスＳＢの、ＣＰＵに対応するステータス線に信号で知らせる。ＣＰＵは、データバスＤＢに伝達されたデータを引継ぎ、ＣＰＵの内部レジスタに格納する。その後、制御バスＳＢにおいて制御信号が再びリセットされる。

第２段階では、ＣＰＵレジスタに伝送されたデータが、第２通信モジュールＣＣ２へと伝送される。第２バス転送においては、通信モジュール１から読み出されたデータが、ＣＰＵの内部レジスタから第２通信モジュールＣＣ２へと伝送される。このために、ＣＰＵは、伝送されるべきデータをデータバスＤＢ上に置き、第２通信モジュールの対応する宛先アドレスを選択する。引き続いて、ＣＰＵは、制御バスＳＢの対応する制御線を設定して、データ伝送を開始する。第２通信モジュールＣＣ２は、データバスに伝達されたデータを引継ぎ、このことを、制御バスＳＢのステータス線によって、ＣＰＵに信号で知らせる。これを受けて、ＣＰＵは、制御線、データ線、およびアドレス線を再びリセットする。第２通信モジュールＣＣ２も同様に、ステータス線の制御信号をリセットする。

図２、図３から分かるように、従来のゲートウェイの場合、２つの段階において、すなわち、ＣＰＵによって第１通信モジュール１からデータが読み出される読出し工程において、および、読み出されたデータが引き続いて第２通信モジュールＣＣ２に書き込まれる書き込み工程において、第１フィールドバスＦＢ１から第２フィールドバスＦＢ２へのデータ転送が行なわれる。

図１に示される従来技術に基づく従来のゲートウェイによる従来のデータ伝送手順の短所は、２つの直列フィールドバスＦＢ１、ＦＢ２の間でのデータ転送に比較的長い時間が掛かること、または、データ転送に必要な待ち時間が比較的長いことにある。従来のゲートウェイの更なる別の短所は、データ転送がＣＰＵを介して行なわれることにある。すなわち、データ転送の際にＣＰＵに負荷が掛かり、この間、他のデータ処理動作が実行できない。

従って、本発明の課題は、直列バス間でのデータ伝送に掛かる待ち時間が非常に少ない、直列バス間でデータ伝送するためのゲートウェイを創出することにある。

本課題は、本発明に基づいて、特許請求の範囲に記載の請求項１に示される特徴を有するゲートウェイによって解決される。
本発明は、直列バス間でデータ伝送するためのゲートウェイであって、
−直列データバスを接続するために設けられており、データパケットとデータワードとの間の変換を実行する複数の通信モジュールと、
−内部制御バスを介して、２つの通信モジュール間での内部データバスを介するワードごとのデータ転送を制御するバスマスタであって、その際、バスマスタは、発信元アドレスバスを介して、第１内部送信通信モジュールに発信元アドレス設定し、かつ、別の宛先アドレスバスを介して、第２内部受信通信モジュールに宛先アドレスを設定する、バスマスタと、
を有しており、
その際、第１通信モジュールに接続された第１直列バスを介して、第１通信モジュールによりデータパケットで受信されるデータが、一時格納されることなく、第１通信モジュールによって直接、内部データバスを介してワードごとに第２通信モジュールへと転送されており、第２通信モジュールは、当該転送されたデータをデータパケットで、第２通信モジュールに接続された第２直列バスを介して送信する、直列バス間でデータ伝送するためのゲートウェイ、を創出する。

一実施形態において、直列バスは、フィールドバスＦＢから構成される。

本発明に基づくゲートウェイの実施形態において、直列バスは、イーサネットバスに相当する。

本発明に基づくゲートウェイの実施形態において、バスマスタは、プロセッサによって形成される。

本発明に基づくゲートウェイの実施形態において、バスマスタは、ＤＭＡコントローラに相当する。

本発明に基づくゲートウェイの実施形態において、バスマスタは、有限オートマトンに相当する。

本発明に基づくゲートウェイの実施形態において、第１通信モジュールから第２通信モジュールへの直接的なデータ転送が、１クロック周期以内で行なわれる。

本発明に基づくゲートウェイの実施形態において、各直列バスには、アクチュエータおよびセンサが接続されている。

本発明に基づくゲートウェイの実施形態において、内部データバスは、データワードを伝送するための、複数の並列データ線を有する。

図４は、異なる直列バス間でのデータ転送のための本発明に基づくゲートウェイ１の実施形態を示している。ゲートウェイ１は、直列バス３を接続するために設けられている複数の通信モジュール２を有している。直列バス３は、例えば、フィールドバスに相当しうる。代替的に、直列バスは、イーサネットバスであることが可能である。可能な直列フィールドバスとして、ＣＡＮバス、ＦｌｅｘＲａｙバス、ＭＯＳＴバス、またはＬＩＮバスが挙げられる。直列バス３−ｉを介して、データはパケットごとに伝送される。その際、伝送されるデータパケットは、制御データまたはヘッダデータ、および、ユーザデータまたはペイロードデータを含んでいる。本発明の一実施形態に基づくゲートウェイは、内部データバス４と、内部制御バス５と、発信元アドレスバス６と、宛先アドレスバス７とを含む内部システムバスを有する。システムバスには、プロセッサの形態をした少なくとも１つのデータ処理ユニット８と、データ記憶装置９とが接続されている。ＣＰＵ８は、内部システムバスのためのバスマスタを形成する。本発明の一実施形態に基づくゲートウェイ１は、２つの互いに異なるアドレスバス、すなわち、発信元アドレスバス６と、宛先アドレスバス７とを含んでいる。ＣＰＵは、バスマスタとして、内部制御バス５を介して、２つの通信モジュール２間での内部データバス４を介するワードごとのデータ転送を制御する。その際、ＣＰＵ８は、バスマスタとして、発信元アドレスバス６を介して、第１内部送信通信モジュール２に、発信元アドレスを設定し、異なる宛先アドレスバス７を介して、第２内部受信通信モジュールに、宛先アドレスを設定する。例えば、第１直列フィールドバス３−１から第２直列フィールドバス３−２へのデータ転送が行なわれる場合、第１直列バス３−１で受信されたデータパケットが、第１通信モジュール２−１によってデータワードに変換される。このデータワードは、内部データバス４を介して、発信元通信モジュール２−１から宛先通信モジュール２−２へと転送され、そこ（宛先通信モジュール２−２）で再びデータパケットに組み立てられ、第２直列バス３−２を介して伝送される。その際、データ転送は、ＣＰＵ８で一時格納されることなく、内部データバス４を介して直接的に行なわれる。データ転送は、バスマスタとしてのＣＰＵ８によって、制御バス５を介して制御される。ＣＰＵ８は、対応する発信元アドレスを発信元アドレスバス６に設定することによって、送信通信モジュール２−１を選択し、かつ、宛先アドレスを宛先アドレスバス７に設定することによって、受信通信モジュール２−２を選択する。

図５は、第１フィールドバス３−１から第２フィールドバス３−２へのデータ転送を明示している。ＣＰＵ８は、内部発信元アドレスバス６に発信元アドレスＳＡを設定することによって、通信モジュール２−１を選択し、かつ、宛先アドレスバス７に宛先アドレスＤＡを設定することによって、第２通信モジュール２−２を選択する。内部データバス４を介するデータワードＤＷのデータ転送は、ＣＰＵで一時格納されることなく直接的に行なわれる。２つの通信モジュール２−１、２−２の間でのデータ転送は、１回のバス転送工程で行なわれる。

本発明に基づくゲートウェイ１の実施形態において、バス転送は、同期されるＣＰＵの１クロック周期以内で行なわれる。

２つの異なるアドレスバス６、７を利用することによって、２つの通信モジュール２ｉ、２ｊの間での直接的なデータ転送が、一時格納されることなく可能である。本発明の一実施形態に基づくゲートウェイ１は、データ転送の際の待ち時間を半減させる。本発明の一実施形態に基づくゲートウェイ１の更なる別の利点は、同一回数のデータ転送の際、バスに対する負荷が半減されるので、バスへの負荷がより小さくなることによって、より多くのバスの予備容量が提供されることにある。

以下では、本発明に基づくゲートウェイの好適な実施形態が、本発明の基本的な特徴を説明するための添付の図を参照して記載される。

従来技術に基づくゲートウェイの構成図を示す。 図１に基づく従来のゲートウェイにおける内部読出し工程を説明するための、ゲートウェイの構成図を示す。 図１に基づく従来技術による従来のゲートウェイにおける内部書き込み工程を説明するための構成図を示す。 本発明に基づくゲートウェイの実施形態の構成図を示す。 図４に示される本発明に基づくゲートウェイにおけるデータ転送を説明するための構成図を示す。

Claims (7)

1. 直列バス（３）間でデータ伝送するためのゲートウェイであって、
   （ａ）直列データバス（３）を接続するために設けられており、データパケット（ＤＰ）とデータワード（ＤＷ）との間の変換を実行する複数の通信モジュール（２）と、
   （ｂ）内部制御バス（５）を介して、２つの通信モジュール（２）間での内部データバス（４）を介するワードごとのデータ転送を制御するバスマスタ（８）であって、当該バスマスタ（８）は、発信元アドレスバス（６）を介して、第１内部送信通信モジュール（２−１）に発信元アドレス（ＳＡ）を設定し、かつ、異なる宛先アドレスバス（７）を介して、第２内部受信通信モジュール（２−２）に宛先アドレス（ＤＡ）を設定する、バスマスタ（８）と、
   を有しており、
   （ｃ）前記第１通信モジュール（２−１）に接続された第１直列バス（３−１）を介して、前記第１通信モジュール（２−１）によりデータパケット（ＤＰ）で受信されるデータが、一時格納されることなく、前記第１通信モジュール（２−１）によって直接、前記内部データバス（４）を介してワードごとに、１つまたは複数のデータワードで、前記第２通信モジュール（２−２）へと転送され、前記第２通信モジュール（２−２）は、当該転送されたデータをデータパケット（ＤＰ）で前記第２通信モジュール（２−２）に接続された第２直列バス（３−２）を介して送信し、前記内部データバス（４）は、データワードを伝送するための、複数の並列データ線を有し、前記第１通信モジュール（２−１）から前記第２通信モジュール（２−２）への直接的なデータ転送が、１クロック周期以内で行なわれる、
   直列バス（３）間でデータ伝送するためのゲートウェイ。
2. 前記直列バス（３）は、フィールドバスに相当する、請求項１に記載のゲートウェイ。
3. 前記直列バス（３）は、イーサネットバスに相当する、請求項１に記載のゲートウェイ。
4. 前記バスマスタ（８）は、プロセッサに相当する、請求項１に記載のゲートウェイ。
5. 前記バスマスタ（８）は、ＤＭＡコントローラに相当する、請求項１に記載のゲートウェイ。
6. 前記バスマスタ（８）は、有限オートマトン（ＦＳＭ：Finite State Machine）に相当する、請求項１に記載のゲートウェイ。
7. 各前記直列バス（３）には、アクチュエータおよびセンサが接続されている、請求項１に記載のゲートウェイ。

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