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Die
Erfindung bezieht sich auf einen elektronischen Schaltkreis für die Umwandlung
von Daten.
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In
der Telekommunikationstechnik müssen Daten
häufig
mit unterschiedlichen Zielsetzungen verarbeitet werden. Als typische
Beispiele sind hier Transformationen von einem Datenformat in ein
anderes Datenformat (Protokollumwandlung), Adressumwertungen sowie
das Generieren und Hinzufügen
von Zusatzinformationen wie Prüfbits
an bestehende Datenformate zu nennen. Dabei handelt es sich in der
Regel um einfache Verarbeitungsaufgaben, die typischerweise in eine
Sende- und Empfangsrichtung gegliedert werden können.
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In
herkömmlicher
Weise werden derartige Verarbeitungsaufgaben von einfach aufgebauten Hardwareschaltungen
ausgeführt,
die als Logikschaltungen beispielsweise auf einem ASIC realisiert
sind. Diese Hardwareschaltungen zeichnen sich durch einen hohen
Datendurchsatz aus, haben allerdings den gravierenden Nachteil,
daß sie
jeweils nur für
bestimmte Verarbeitungsaufgaben entwickelt und ausgebildet sind,
so daß eine
flexible Anpassung an veränderte
Aufgabenstellungen kaum möglich
ist. Veränderte
Aufgabenstellungen bei der Umwandlung von Protokollen oder Datenformaten
erfordern deshalb regelmäßig ein
Redesign bzw. eine Neuentwicklung der Hardwareschaltung.
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Eine
bekannte Alternative zu den reinen Hardwareschaltungen bieten Architekturen
mit Mikroprozessorschaltungen, bei denen der Mikroprozessor über einen
Datenbus auf externe Speicher zugreift.
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Aus
er
US 5,710,934 ist
ein ASIC (Application Specifis Integrated Circuit) bekannt, in den
ein Prozessor in Single-Prozessor-Architektur
implementiert ist.
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Eine
derartige Mikroprozessorschaltung bietet gegenüber den zuvor erwähnten reinen
Hardwareschaltungen den Vorteil, daß sie durch einfache Änderungen
des Programmcodes und ohne Veränderung
ihrer Hardware-Architektur flexibel an veränderte Aufgabenstellungen angepaßt werden
können. Sie
haben allerdings den Nachteil, daß sie gegenüber den reinen Hardwareschaltungen
in der Regel langsamer arbeiten und deshalb oftmals keinen ausreichenden
Datendurchsatz aufweisen.
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Aus
der
EP 0 539 595 A1 ist
ein paralleles Datenverarbeitungssystem für hohe Datenverarbeitungsgeschwindigkeit
bekannt, bei dem Multi-Prozessoren gitterförmig angeordnet sind, wobei
die Prozessoren eigene Speichereinrichtungen zur Speicherung von
Operanden und/oder Ergebnissen aufweisen. Die Prozessoren jeder
Reihe und jeder Spalte sind mit einem gemeinsamen Datenbus verbunden.
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Es
ist die Aufgabe der Erfindung, einen elektrischen Schaltkreis für die Umwandlung
von Daten mit einem erhöhten
Datendurchsatz bereitzustellen, der gleichzeitig flexibel für geänderte Aufgabenstellungen
ist.
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Diese
Aufgabe wird durch den in Patentanspruch 1 beanspruchten Gegenstand
gelöst.
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Durch
die Integration auf dem ASIC verkürzen sich für die Prozessoren die Zugriffszeiten
auf den Programm- und Datenspeicher sowie auf den Bus-Controller.
In beiden Fällen
erfolgen die Zugriffe ohne Benutzung eines externen Busses, was
eine deutliche Erhöhung
des Datendurchsatzes zur Folge hat.
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Durch
eine Änderung
des Programms in dem Programm- und Datenspeicher ist der Schaltkreis sehr
flexibel an veränderte
Aufgabenstellungen anpassbar; eine Möglichkeit zur Weiterverwendung
der Hardware bei veränderten
Aufgabenstellungen ist damit gewährleistet.
Durch zusätzliche
Anpassung der Bus-Controller
an neue externe Schnittstellen kann der ASIC darüber hinaus auch in anderen
elektronischen Umgebungen (auf anderen Baugruppen) verwendet werden.
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Neben
einer Erhöhung
des Datendurchsatzes bietet eine Integration des Schaltkreises auch den
Vorteil, daß dessen
Zuverlässigkeit
gegenüber einem
nicht-integrierten Aufbau erhöht
wird. Weiterhin ist die Integration auch deshalb vorteilhaft, weil die
Schaltung dann relativ einfach aufgebaut ist. Der einfache Aufbau
erfordert einen geringen Entwicklungsaufwand, da er durch Mehrfachverwendung
einer kleinen Anzahl von Standard-Komponenten wie z. B. Mikroprozessoren,
Speichern oder Bus-Controllern, einfach zu realisieren ist. Die
Integration des Schaltkreises wird außerdem dadurch vereinfacht, daß die Standardkomponenten
bei den Herstellern von integrierten Schaltkreisen in der Regel
als Bibliothekelemente zur Verfügung
stehen. Schließlich
sei darauf hingewiesen, daß Designfehler
in integrierten Schaltkreisen oftmals durch einfache Softwaremaßnahmen
behoben werden können,
was zu einer erhöhten
Designsicherheit und zu einer Verkürzung der Markteinführung für den Schaltkreis
beiträgt.
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Die
vorliegende Erfindung weist darüber
hinaus folgende Vorteile auf:
Die Anordnung einer Vielzahl
von Prozessoren in einer Pipeline-Architektur auf dem ASIC bewirkt
durch eine dezentrale Verarbeitung von Daten eine zusätzliche
Erhöhung
des Datendurchsatzes des ASIC.
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Weiterhin
ist es vorteilhaft, die Prozessoren in der Pipeline zum gegenseitigen
Datenaustausch über
Zwischenspeicher miteinander zu verbinden. Durch die Zwischenspeicher
wird eine zeitliche Abhängigkeit
der hintereinandergeschalteten Prozessoren in sofern verringert,
als daß der
Zeitpunkt der Ausgabe von Daten durch einen vorgeschalteten Prozessor
nicht mit dem Zeitpunkt der Aufnahme dieser Daten durch einen nachgeschalteten
Prozessor korrelieren muß.
Auf diese Weise verhindern die Zwischenspeicher Wartezeiten derjenigen
Prozessoren in der Pipeline, die auf einen Output des ihnen vorgeschalteten
Prozessors angewiesen sind.
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Eine
Ausbildung der Zwischenspeicher als first in/first out (FIFO)-Speicher
ist insbesondere deshalb vorteilhaft, weil diese Speicher keiner
aufwendigen Adressierung bedürfen.
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Ebenfalls
zur Erhöhung
des Datendurchsatzes ist es vorteilhaft, daß der Bus-Controller einen Datenpuffer
aufweist, in dem Daten für
einen Zugriff auf externe Speicher (Speicherzyklus) zwischengespeichert
werden können.
Der Datenpuffer verhindert eine Wartezeit des Prozessors bei externen
Speicherzyklen. Insbesondere gestattet er einen Parallelbetrieb
von Bus-Controller und Prozessor. Während der Bus-Controller mit
Hilfe seines Datenpuffers alle geforderten externen Speicherzugriffe
selbständig abwickelt,
kann gleichzeitig der Prozessor die ihm zugewiesenen Verarbeitungsaufgaben
durchführen.
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Bei
der Verwendung von mindestens zwei Prozessoren und zwei Bus-Controllern
im Schaltkreis empfiehlt es sich, zwischen den zwei Bus-Controllern einen
schaltkreisinternen Bus vorzusehen, über den Daten direkt, d.h.
ohne Umweg über
die Zwischenspeicher der Pipeline, übertragbar sind. Die Verwendung
von zwei Bus-Controllern im Schaltkreis gestattet den Zugriff auf
zwei unterschiedliche externe Busse. Die Verbindung der beiden Bus-Controller über einen
schaltkreisinternen Bus bietet den Vorteil, daß Daten sehr schnell von einem
ersten externen Bus auf einen zweiten externen Bus übertragen
werden können,
ohne daß sie
zeitaufwendig die Pipeline der Prozessoren durchlaufen müßten.
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Weiter
sei es als vorteilhaft erwähnt,
wenn jeder der zwei, den externen Datenbussen am nächsten liegenden,
Prozessoren mit jeweils einem Bus-Controller verbunden ist, um den
Datendurchsatz des Schaltkreises zu erhöhen.
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Unter
Bezugnahme auf die beigefügten Zeichnungen
werden nachfolgend zwei Ausführungsbeispiele
der Erfindung detailliert beschrieben. Dabei zeigt:
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1 den
erfindungsgemäßen Schaltkreis mit
zwei integrierten Prozessoren; und
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2 den
erfindungsgemäßen Schaltkreis mit
einer Vielzahl von integrierten Prozessoren.
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Gemäß dem in 1 gezeigten
ersten Ausführungsbeispiel
weist der elektronische Schaltkreis zwei Prozessoren PU1, PU2 auf,
denen jeweils ein Speicher SP1, SP2 über Adress-, Daten- und Steuerleitungen
A, D, C direkt zugeordnet ist. Dabei sind die Speicher als RAM ausgebildet
und dienen sowohl als Programm- wie auch als Datenspeicher.
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Beide
Prozessoren PU1, PU2 sind in einer Pipeline-Architektur für Multiprozessorsysteme
(Prozessorpipeline) angeordnet, wobei sie über zwei zwischengeschaltete
Zwischenspeicher ZSP1a, ZSP1b miteinander
kommunizieren können.
Darüber
hinaus ist der erste Prozessor PU1 an einen ersten Bus-Controller
BC1 und der zweite Prozessor PU2 an einen zweiten Bus-Controller
BC2 angekoppelt. Der erste Bus-Controller BC1 koppelt den Schaltkreis an
einen ersten externen Bus EXBUS1 an, während der zweite Bus-Controller
BC2 den Schaltkreis an einen zweiten externen Bus EXBUS2 ankoppelt.
Beide Bus-Controller
weisen jeweils einen Datenpuffer DP1, DP2 auf und sind untereinander
durch einen internen Bus INTBUS miteinander verbunden.
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Die
Verarbeitung von Daten erfolgt in der Prozessorpipeline. In der
Pipeline dienen die beiden Zwischenspeicher ZSP1a,
ZSP2b zur Kommunikation der beiden Prozessoren
PU1, PU2 untereinander, wobei der Zwischenspeicher ZSP1a lediglich
einen Datentransfer von dem ersten zum zweiten Prozessor gestattet,
während
der Zwischenspeicher ZSP1b den Datentransfer
in umgekehrter Richtung ermöglicht.
Beide Zwischenspeicher sind als FIFO Speicher ausgebildet und von
den Prozessoren jeweils als Register adressierbar. Besondere Zustände der
Zwischenspeicher wie "Leer" oder "Voll" können durch spezielle
Steuersignale angezeigt und durch eine Software abgefragt werden.
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Eine
Kommunikation des Schaltkreises mit externen Komponenten, z. B.
externen Speichern (hier nicht dargestellt), die an die externen
Busse EXBUS1 oder EXBUS2, angeschaltet sind, erfolgt über die
beiden Bus-Controller BC1 oder BC2. Die Bus-Controller BC1, BC2
steuern bidirektionale Kommunikationsanforderungen (Speicherzyklen)
zwischen dem Schaltkreis und den externen Komponenten, wobei sie
ihre internen Datenpuffer DP1, DP2 als Zwischenspeicher für zu transferierende
Daten benutzen. Aufgrund der vorhandenen Datenpuffer erfolgt der
Datentransfer der Bus-Controller BC1 und BC2 unabhängig von
den Prozessoren in der Pipeline.
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Die
Abwicklung der externen Kommunikationsanforderungen durch die Bus-Controller
erfolgt also zeitlich parallel zur Verarbeitung von Daten in der
Pipeline. Im Rahmen der externen Speicherzyklen werden die zu verarbeitenden
Daten entweder von den Prozessoren aus den externen Komponenten
ausgelesen oder als Ergebnisse in die externen Speicher geschrieben.
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Innerhalb
des Schaltkreises sind daher folgende Datenflußwege möglich:
- i)
Daten werden über
den ersten externen Bus EXBUS1 dem ersten Bus-Controller BC1 zugeführt, von
dort über
den internen Bus INTBUS an den zweiten Bus-Controller BC2 weitergeleitet und
von diesem auf den zweiten externen Bus EXBUS2 ausgegeben.
- ii) Daten werden über
den ersten externen Bus EXBUS1 dem ersten Bus-Controller BC1 zugeführt, von
dort an die Prozessorpipeline, bestehend aus dem erstem Prozessor
PU1, dem Zwischenspeicher ZSP1a und dem
zweiten Prozessor PU2 zur Verarbeitung weitergeleitet und anschließend über den
zweiten Bus-Controller BC2 auf den zweiten externen Bus EXBUS2 ausgegeben.
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Die
beiden aufgezeigten Datenflußwege
i) und ii) funktionieren auch in umgekehrter Richtung, wobei dann
allerdings bei dem Weg über
die Prozessorpipeline die Daten über
den Zwischenspeicher ZSP1b geführt werden,
weil dieser für
die umgekehrte Datenflußrichtung
offen ist.
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2 zeigt
ein zweites Ausführungsbeispiel der
Erfindung, welches sich von dem oben beschriebenen Ausführungsbeispiel
dadurch unterscheidet, daß die
Pipeline nicht nur zwei, sondern eine Vielzahl von Prozessoren PU1
bis PUn aufweist. Analog zum ersten Ausführungsbeispiel ist auch hier
jedem Prozessor jeweils ein Programm- und Datenspeicher SP1 bis
SPn zugeordnet. Dabei sind zwei in der Pipeline hintereinander geschaltete
Prozessoren durch zwischengeschaltete Zwischenspeicher ZSP1a, Zsp1b ...ZSPn-1a, ZSPn-1b miteinander
gekoppelt.
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Der
erste Prozessor PU1 in der Pipeline ist unmittelbar mit dem ersten
Bus-Controller BC1 gekoppelt und der letzte Prozessor in der Pipeline
PUn ist unmittelbar mit dem zweiten Bus-Controller BC2 gekoppelt;
die zwischengeschalteten Prozessoren PU2 bis PUn-1 weisen dagegen
keine unmittelbare Verbindung zu einem der beiden Bus-Controller
BC1, BC2 auf. Die beiden Bus-Controller stehen über einen internen Bus INTBUS
miteinander in Verbindung. Die Datenverarbeitung und der Datentransfer erfolgt
in analoger Weise wie er bereits für das oben erläuterte Ausführungsbeispiel
beschrieben wurde.