JP5091504B2 - 半導体記憶装置 - Google Patents

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Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器のメインメモリとして使用されはじめている。
このような状況の下、ＮＡＮＤ型フラッシュメモリは、その機能の向上に加えて、さらなる大容量化が今後の課題となっている。大容量化を実現するためには、メモリセルの微細化を推し進めて行くことが最も単純な方法である。しかし、メモリセルが微細化すると、ワード線方向（制御電極（ＣＧ）の配線方向）に隣接する浮遊電極（ＦＧ）間の寄生容量が増大するため、浮遊電極（ＦＧ）間のカップリングノイズが増大するという問題がある。
これは、ワード線方向に隣接するメモリセルトランジスタの浮遊電極ＦＧ間の幅は、ゲート間絶縁膜（ＩＰＤ）の膜厚の２倍と残りのスペース幅との和の関係がある。例えば、６３ｎｍ世代のＮＡＮＤ型フラッシュメモリの場合、残りのスペース幅は、１５ｎｍ程度以下である。即ち、６３ｎｍ世代のＮＡＮＤ型フラッシュメモリですら、ゲート間絶縁膜（ＩＰＤ）を形成した後で残されたスペース幅は、１５ｎｍ未満しかないことを示している。上記スペース幅に、導電体であるコントロールゲート（ＧＣ）が形成されることで、寄生容量をシールドして低減し、隣接する浮遊電極（ＦＧ）間のカップリングノイズを低減している。
しかし、例えば、６３ｎｍ世代より微細化された世代になると、ワード線方向に隣接する浮遊電極（ＦＧ）間の幅もより狭くなる。
そのため、ワード線方向に隣接する浮遊電極（ＦＧ）間の幅が、ゲート間絶縁膜（ＩＰＤ）の物理膜厚の２倍より小さくなり、隣接する浮遊電極（ＦＧ）間は、全てゲート間絶縁膜（ＩＰＤ）により埋められてしまう。
つまり、上記スペース幅に、制御電極（ＣＧ）が入り込んだ構造が実現できず、隣接する浮遊電極（ＦＧ）間にはシールドする導電体が存在しない。そのため、浮遊電極（ＦＧ）間の寄生容量が増大するため、浮遊電極（ＦＧ）間のカップリングノイズが増大する。
カップリングノイズは、隣接する浮遊電極（ＦＧ）間の寄生容量の大きさに比例する。カップリングノイズが大きいと、隣接する浮遊電極（ＦＧ）において、一方の浮遊電極（ＦＧ）の電圧変化がノイズとして与える他方の浮遊電極（ＦＧ）の電圧変化も増大してしまう。
上記カップリングノイズを考慮すると、隣接する浮遊電極（ＦＧ）間を狭くすることができないため、微細化には限界がある。
上記のように、従来の半導体記憶装置では、微細化しようとすると、浮遊電極（ＦＧ）間に制御電極（ＣＧ）が埋め込まれず、ワード線方向に隣接する浮遊電極間のカップリングノイズが増大するという問題があった。
この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。
特開２００５−２７７０３５号公報
この発明は、微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減できる半導体記憶装置を提供する。
この発明の一態様によれば、半導体基板上に設けられた第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に設けられた第１浮遊電極と、前記第１浮遊電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御電極とを備えた第１メモリセルトランジスタと、前記制御電極が延在する配線方向において記第１メモリセルトランジスタに隣接して配置される第１素子分離絶縁膜と、前記制御電極の配線方向において前記第１素子分離絶縁膜に隣接して配置され、前記半導体基板上に設けられた第２トンネル絶縁膜と、前記第２トンネル絶縁膜上に設けられた第２浮遊電極と、前記第２浮遊電極上に延在する前記ゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記第２浮遊電極上に延在する前記制御電極とを備えた第２メモリセルトランジスタと、前記制御電極の配線方向において前記第２メモリセルトランジスタと隣接して配置され、前記第１素子分離絶縁膜に比して高い上面を有する第２素子分離絶縁膜と、を具備し、前記第１浮遊電極は、前記第１トンネル絶縁膜上に設けられた第１下層浮遊電極と、前記第１下層浮遊電極の前記第１素子分離絶縁膜と反対側の端部上に設けられた第１上層浮遊電極とを有し、前記制御電極の配線方向の断面がＬ字形状であって、前記第２浮遊電極は、前記第２トンネル絶縁膜上に設けられた第２下層浮遊電極と、前記第２下層浮遊電極の前記第２素子分離絶縁膜側の端部上に設けられた第２上層浮遊電極を有し、前記制御電極の配線方向の断面がＬ字形状である半導体記憶装置を提供できる。
この発明によれば、微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減できる半導体記憶装置が得られる。
[概要]
まず、この発明の概要について、図１を用いて説明する。
本発明の例では、微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減するために、例えば、少なくとも第１浮遊電極と、第１浮遊電極の一方の端部上に設けられた第２浮遊電極とを有するＬ字形状の浮遊電極を備えたメモリセルトランジスタを提案する。
そのメモリセルトランジスタの構成とは、例えば、図１中の第１、第２メモリセルトランジスタＭＴ１、ＭＴ２のように示される。図１は、ワード線（制御電極ＣＧ）方向に沿って切った断面図である。
図示するように、第１メモリセルトランジスタＭＴ１は、シリコン（Ｓｉ）基板２１上に設けられたトンネル絶縁膜１９と、トンネル絶縁膜１９を介して電荷が注入あるいは放出される浮遊電極ＦＧと、浮遊電極ＦＧ上に設けられたゲート間絶縁膜ＩＰＤと、ゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＣＧとを備えている。さらに、上記浮遊電極ＦＧは、トンネル絶縁膜１９上に設けられた第１浮遊電極ＦＧ１と、第１浮遊電極ＦＧ１の一方の端部上に設けられた第２浮遊電極ＦＧ２を有するＬ字形状である。すなわち、第２浮遊電極ＦＧ２は、第１浮遊電極ＦＧ１の一部領域上に設けられ、その他の第１浮遊電極ＦＧ１領域上には形成されない。また、第２メモリセルトランジスタＭＴ２は、第１メモリセルトランジスタＭＴ１とワード線方向（ＷＬ方向）に、第１素子分離絶縁膜ＳＴＩ１を挟んで隣接して配置されている。第２メモリセルトランジスタＭＴ２も同様に、シリコン（Ｓｉ）基板２１上に設けられたトンネル絶縁膜１９と、トンネル絶縁膜１９をトンネルして電荷が注入される浮遊電極ＦＧと、浮遊電極ＦＧ上に設けられたゲート間絶縁膜ＩＰＤと、ゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＣＧとを備えている。さらに、第２メモリセルトランジスタＭＴ２の浮遊電極ＦＧは、前記トンネル絶縁膜上に設けられた第１浮遊電極ＦＧ１と、第１浮遊電極ＦＧ１の一方の端部上に設けられた第２浮遊電極ＦＧ２を有するＬ字形状である。
第１，第２メモリセルトランジスタＭＴ１，ＭＴ２のワード線方向に隣接する第２浮遊電極ＦＧ２間の距離ｄ２は、ワード線方向に隣接する第１浮遊電極ＦＧ１間の距離ｄ１よりも大きい（距離：ｄ２＞ｄ１）。
このように、距離ｄ２が距離ｄ１よりも大きいため、第１浮遊電極ＦＧ１間の距離ｄ１が、ゲート間絶縁膜ＩＰＤの膜厚の２倍程度以下であっても、隣接する浮遊電極ＦＧ間が全てゲート間絶縁膜ＩＰＤで埋まってしまうことがない。従って、第２浮遊電極ＦＧ２間のゲート間絶縁膜ＩＰＤ上に、制御電極ＣＧ（ワード線ＷＬ）を形成することができる。
この制御電極ＣＧには、例えば、０Ｖ等の一定の固定電圧を印加することができるので、隣接する浮遊電極ＦＧ間のカップリングノイズをシールドでき、第１浮遊電極ＦＧ１間の寄生容量Ｃ０を低減することができる。
そのため、例えば、６３ｎｍ世代より微細化され、ワード線方向に隣接する浮遊電極ＦＧ間の幅がより狭くなった場合であっても、浮遊電極ＦＧ間が全てゲート間絶縁膜ＩＰＤにより埋められてしまうことを防止でき、カップリングノイズを低減することができる。
上記のように、本発明の一例では、少なくとも第１浮遊電極ＦＧ１と、第１浮遊電極の一方の端部上に設けられた第２浮遊電極ＦＧ２とを有するＬ字形状の浮遊電極ＦＧを備えた第１、第２メモリセルトランジスタＭＴ１，ＭＴ２を提案する。
第１、第２メモリセルトランジスタＭＴ１，ＭＴ２の構成によれば、微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減できる。
以下、最良と思われるいくつかの実施形態および変形例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態および変形例では、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
[第１の実施形態]
＜１．全体構成＞
まず、図２を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成を説明する。図２は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号及び制御電圧発生回路１７、および制御信号入力端子１８により構成されている。
メモリセルアレイ１１は、複数のブロックにより構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線制御回路１６とビット線を制御するためのビット制御回路１２とが接続されている。
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４が接続されている。
ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１７に供給される。
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
制御信号及び制御電圧発生回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、およびワード線制御回路１７に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１７によって制御される。制御信号及び制御電圧発生回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
ここで、上記ワード線制御回路１７、ビット線制御回路１２、カラムデコーダ１３、制御信号及び制御電圧発生回路１７は、書き込み回路、および読み出し回路を構成している。
＜２．ブロックの構成例＞
次に、メモリセルアレイ１１を構成するブロックの構成例について、図３を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。即ち、ブロックは消去単位である。
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列２２から構成される。メモリセル列２２は、電流経路が直列接続される８個のメモリセルトランジスタＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。
尚、本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
選択トランジスタＳ２の電流経路の他端はビット線ＢＬmに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。
ワード線ＷＬ１〜ＷＬ８は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。
また、ワード線ＷＬ１〜ＷＬ８ごとにページ２５が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ２５が存在する。このページ２５ごとに読み出し動作、書き込み動作が行われるため、ページ２５は読み出し単位であり、書き込み単位である。
＜３．ワード線方向の断面構造例＞
次に、ワード線方向の断面構造例について、図４を用いて説明する。この説明では、上記図３中のワード線ＷＬ１に共通接続されたメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３を例に挙げて説明する。
図示するように、第２メモリセルトランジスタＭＴ２は、第１メモリセルトランジスタＭＴ１とワード線方向（ＷＬ方向）に第１素子分離絶縁膜ＳＴＩ１を挟んで隣接して配置されている。第３メモリセルトランジスタＭＴ３は、第２メモリセルトランジスタＭＴ２とＷＬ方向に第２素子分離絶縁膜ＳＴＩ２を挟んで隣接して配置されている。
第１〜第３メモリセルトランジスタＭＴ１〜ＭＴ３のそれぞれは、シリコン（Ｓｉ）基板２１上に設けられたトンネル絶縁膜１９と、トンネル絶縁膜１９を介して電荷が注入もしくは放出される浮遊電極ＦＧと、浮遊電極ＦＧ上に設けられたゲート間絶縁膜ＩＰＤと、ゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＣＧ（ワード線ＷＬ１）とを備えている。さらに、第１〜第３メモリセルトランジスタＭＴ１〜ＭＴ３のそれぞれの浮遊電極ＦＧは、トンネル絶縁膜１９上に設けられた第１浮遊電極ＦＧ１と、第１浮遊電極ＦＧ１の一方の端部上に設けられた第２浮遊電極ＦＧ２を有するＬ字形状である。また、第２メモリセルトランジスタＭＴ２の形状は、第１メモリセルトランジスタＭＴ１のＬ字形状に対して逆Ｌ字形状となる鏡面対称な関係である。第３メモリセルトランジスタＭＴ３は、第１メモリセルトランジスタと同じＬ字形状であり、第２メモリセルトランジスタＭＴ２の逆Ｌ字形状に対して鏡面対称な関係である。
第１、第２メモリセルトランジスタＭＴ１，ＭＴ２のワード線方向に隣接する第２浮遊電極ＦＧ２間の距離ｄ２は、ワード線方向に隣接する第１浮遊電極ＦＧ１間の距離ｄ１よりも大きい（距離：ｄ２＞ｄ１）。
第２浮遊電極の高さＨFG2は、隣接するＦＧ間がゲート間絶縁膜ＩＰＤで埋められ、制御電極とのカップリング比の観点からより高いほうが望ましい。より具体的には、第２浮遊電極の高さＨFG2は、ゲート間絶縁膜ＩＰＤの膜厚ＴIPDの２倍以上であることがより望ましい（高さＨFG2≧2.0ＴIPD）。
ここで、２つの導電体の間に形成されるキャパシタの容量Ｃの大きさは、一般的に、以下の式（※）のように示される。
Ｃ ＝ εＳ／ｄ ・・・式（※）
ここで、εは２つの導電体の間の物質の誘電率、Ｓは２つの導電体の面積、ｄは２つの導電体の距離である。
そのため、本例の場合、上記式（※）より、第１、第２メモリセルトランジスタＭＴ１，ＭＴ２において、第１素子分離絶縁膜ＳＴＩ１中に発生する寄生容量Ｃ０の容量値は、第２、第３メモリセルトランジスタＭＴ２，ＭＴ３において、素子分離絶縁膜ＳＴＩ２中に発生する寄生容量Ｃ１の容量値よりも小さい（容量：Ｃ０＜Ｃ１）。
＜４．ビット線方向の断面構造例＞
次に、ビット線方向の断面構造例について、図５を用いて説明する。この説明では、上記図３中のビット線ＢＬ mにおけるメモリセル列２２の断面構造を一例に挙げて説明する。
図示するように、メモリセル列２２は、このメモリセル列２２を選択する選択トランジスタＳ１、Ｓ２と複数のメモリセルＭＴにより構成されている。
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられた上記に説明した積層構造である。メモリセルＭＴの電流経路であるソースＳ／ドレインＤは、隣接するメモリセルＭＴのソースＳ／ドレインＤに直列接続されている。電流経路の一端は選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端は選択トランジスタＳ１を介してソース線ＳＬに接続される。
また、メモリセルＭＴのそれぞれは、積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むように半導体基板（または図示しないＰウェル）２１中に設けられたソースＳ／ドレインＤを備えている。
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜１９、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇを備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜ＩＰＤは、その中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極Ｇは、例えば、ポリシリコン層および上記ポリシリコン層上に設けられたシリサイド層等により形成されている。
選択トランジスタＳ１、Ｓ２は、同様に、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むように半導体基板（または図示しないＰウェル）２１中に設けられたソースＳまたはドレインＤを備えている。
ビット線ＢＬ mは、層間絶縁膜２７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
ソース線は、層間絶縁膜２７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介して選択トランジスタＳ１のソースＳと電気的に接続されている。
＜５．製造方法の一例＞
次に、製造方法の一例について、図６乃至図１１を用いて説明する。この説明では、上記図４において説明したメモリセルトランジスタＭＴ１，ＭＴ２を例に挙げて説明する。
まず、図示は省略するが、Ｐ型シリコン基板（Si-sub）２１中に、例えば、イオン注入法等を用いて、Ｎ型不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中に、例えば、イオン注入法を用いて、濃度が１０１４ｃｍ−３から１０１９ｃｍ−３程度となるようなボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-well）を形成する。
続いて、図６に示すように、半導体基板（Ｐ型ウェル）２１上に、例えば、熱酸化法等を用いて、酸化膜を形成し、トンネル絶縁膜１９を形成する。続いて、トンネル絶縁膜１９上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコン層等を形成し、第１浮遊電極材３１ａを形成する。続いて、例えば、ＣＶＤ法等を用いて、第１浮遊電極材３１ａ上に、シリコンナイトライド層等を形成し、キャップ材３２を形成する。
続いて、素子分離領域となるキャップ材３２を選択的にエッチング除去する。続いて、残存したキャップ材３２をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、半導体基板２１中に第１浮遊電極材３１ａ、トンネル絶縁膜１９を貫通したトレンチを形成する。続いて、例えば、ＣＶＤ法等を用いて、トレンチ内に埋め込み絶縁膜３３を埋め込み形成する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法等を用いて、キャップ材３２表面上まで、埋め込み絶縁膜３３の平坦化を行う。
続いて、図７に示すように、キャップ材３２上および埋め込み絶縁膜３３上にフォトレジスト３５を塗布する。続いて、このフォトレジスト３５に露光および現像を行い、第１、第２メモリセルトランジスタに挟まれる第１素子分離絶縁膜となる埋め込み絶縁膜３３の表面上が露出した開口３６を形成する。続いて、上記フォトレジスト３５、マスク材３２をマスクとして、露出した部分の埋め込み絶縁膜３３を、例えば、フッ化アンモニウムやフッ酸等の薬品により選択的にウェットエッチングを行い、高さを低くし、第１素子分離絶縁膜ＳＴＩ１を形成する。本例の場合、この第１素子分離絶縁膜ＳＴＩ１の上面は、第１制御電極材３１ａの上面より高く形成する。
続いて、図８に示すように、フォトレジスト３５をアッシャー等により剥離する。続いて、キャップ材３２を、例えば、ホットリン酸等によるウェットエッチングを用いて、除去する。
続いて、図９に示すように、埋め込み絶縁膜３３上、第１浮遊電極材３１ａ上、第１素子分離絶縁膜ＳＴＩ１上に、例えば、ＣＶＤ法を用いてポリシリコン層等を堆積し、第２浮遊電極材３１ｂを形成する。
続いて、図１０に示すように、例えば、ＲＩＥ法等の異方性エッチングにより第２浮遊電極材３１ｂをエッチバックし、埋め込み絶縁膜３３の側壁上に第２浮遊電極材３１ｂを残存させる。この際、第２浮遊電極ＦＧ２となる第２浮遊電極材３１ｂの高さＨFG2は、次に形成されるゲート間絶縁膜ＩＰＤの膜厚ＴIPDの２倍以上であるように、形成することがより望ましい。
続いて、図１１に示すように、例えば、ＣＭＰ法等を用いて、第２浮遊電極材３１ｂ表面上および埋め込み絶縁膜３３表面上を平坦化し、第２浮遊電極ＦＧ２および第２素子分離絶縁膜ＳＴＩ２を形成する。
続いて、第１，第２素子分離絶縁膜ＳＴＩ１、ＳＴＩ２上、第１，第２浮遊電極ＦＧ１，ＦＧ２上に沿って、例えば、ＣＶＤ法等を用いて、ＯＮＯ絶縁膜（シリコン酸化膜、シリコンナイトライド膜、シリコン酸化膜の３層膜）を形成し、ゲート間絶縁膜ＩＰＤを形成する。
ここで、上記のように、ワード線方向に隣接する第２浮遊電極ＦＧ２間の距離ｄ２は、ワード線方向に隣接する第１浮遊電極ＦＧ１間の距離ｄ１よりも大きい（距離：ｄ２＞ｄ１）ように形成されている。そのため、このゲート間絶縁膜ＩＰＤの形成工程の際、ワード線方向に隣接する浮遊電極間が全てゲート間絶縁膜ＩＰＤで埋まってしまうことを防止でき、浮遊電極間に所定のスペースを形成することができる。
続いて、図示しないが、ゲート間絶縁膜ＩＰＤ上に、例えば、ＣＶＤ法等を用いて、ポリシリコン層を堆積し、ワード線となる制御電極を形成する。この際、ワード線方向に隣接する浮遊電極間には上記所定のスペースが形成されているため、上記スペースに制御電極を形成することができる。
以後、周知の製造工程を用いて、層間絶縁膜、ビット線コンタクト、ソース線コンタクト、ビット線、ソース線等を形成し、本例に係る半導体記憶装置を製造する。
＜６．この実施形態に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）および（２）の効果が得られる。
（１）微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減できる。
上記のように、本例の係る第１，第２メモリセルトランジスタＭＴ１，ＭＴ２は、トンネル絶縁膜１９上に設けられた第１浮遊電極ＦＧ１と、第１浮遊電極ＦＧ１の一方の端部上に設けられた第２浮遊電極ＦＧ２を有するＬ字形状の浮遊電極ＦＧを備えている。
第１、第２メモリセルトランジスタＭＴ１，ＭＴ２のワード線方向に隣接する第２浮遊電極ＦＧ２間の距離ｄ２は、ワード線方向に隣接する第１浮遊電極ＦＧ１間の距離ｄ１よりも大きい（距離：ｄ２＞ｄ１）。
このように、距離ｄ２が距離ｄ１よりも大きいため、第１浮遊電極ＦＧ１間の距離ｄ１が、ゲート間絶縁膜ＩＰＤの膜厚の２倍程度以下であっても、隣接する浮遊電極ＦＧ間が全てゲート間絶縁膜ＩＰＤで埋まってしまうことがない。従って、第２浮遊電極ＦＧ２間のゲート間絶縁膜ＩＰＤ上に、制御電極ＣＧ（ワード線ＷＬ）が設けられる構成となっている。
この制御電極ＣＧには、例えば、０Ｖ等の一定の固定電圧を印加することができる。そのため、第１浮遊電極ＦＧ１間の寄生容量Ｃ０を低減することができるため、浮遊電極ＦＧ間のカップリングノイズをシールドでき、その値を低減することができる。
そのため、例えば、６３ｎｍ世代より微細化され、ワード線方向に隣接する浮遊電極ＦＧ間の幅がより狭くなった場合であっても、浮遊電極ＦＧ間が全てゲート間絶縁膜ＩＰＤにより埋められてしまうことを防止できる。
例えば、ワード線方向の素子分離絶縁膜の幅が２０ｎｍ程度、ゲート間絶縁膜ＩＰＤの膜厚が１３ｎｍ程度の場合、本例の浮遊電極ＦＧを有さない構造の半導体記憶装置では、浮遊電極ＦＧ間が全てゲート間絶縁膜ＩＰＤにより埋まってしまう。
一方、本例のようなＬ字形状の浮遊電極であって、例えば、ワード線方向の第２浮遊電極ＦＧ２の膜厚が１０ｎｍ程度の場合、第２浮遊電極ＦＧ２間の距離ｄ２を、４０ｎｍ程度とすることができる。そのため、ゲート間絶縁膜ＩＰＤの膜厚が１３ｎｍ程度であっても、浮遊電極間に所定のスペースを形成することができる。結果、上記ゲート間絶縁膜ＩＰＤ上の上記スペースに、制御電極ＣＧを形成することができ、空乏化の心配もない。
尚、今後の微細化により第１素子分離絶縁膜ＳＴＩ１の幅もますます狭くなるため、浮遊電極ＦＧ２間の距離ｄ１もますます小さくなると思われる。一方、上記式（※）に示すように、寄生容量Ｃ０の容量値は、ワード線方向に隣接する浮遊電極ＦＧ間の距離に反比例し、その面積に比例する。本例の場合、寄生容量Ｃ０に寄与する第１浮遊電極ＦＧ１間の対向する面積をより低減することにより、今後の微細化によって第１浮遊電極ＦＧ１間の距離ｄ１が小さくなった場合であっても、寄生容量Ｃ０を低減でき、カップリングノイズを低減することができる点でも有利である。
（２）製造コストの低減に対して有利である。
第２浮遊電極ＦＧ２を形成する際には、図９および図１０に示すように、第２浮遊電極材３１ｂを埋め込み絶縁膜３３の側壁上に残存させることにより、自己整合的に形成することができる。そのため、第２浮遊電極ＦＧ２を形成するためのパターニング等の製造工程を別途必要としない点で、製造コストの低減に対して有利である。
［変形例１（その他の製造方法一例）］
次に、変形例１に係る半導体記憶装置の製造方法について、図１２乃至図１７を用いて説明する。この変形例１は、上記第１の実施形態において説明した半導体記憶装置のその他の製造方法の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。この説明では、上記図４において説明したメモリセルトランジスタＭＴ１，ＭＴ２を例に挙げて説明する。
まず、図１２に示すように、半導体基板２１上に、上記第１の実施形態と同様の製造工程を用いて、トンネル絶縁膜１９，浮遊電極材４１，および第１マスク材４３を順次形成する。
続いて、図１３に示すように、第１マスク材４３上にフォトレジスト４５を塗布する。続いて、フォトレジスト４５に露光および現像を行い、第２浮遊電極となる部分以外の第１マスク材４３の表面上が露出するように、フォトレジスト４５をパターニングする。
続いて、図１４に示すように、パターニングしたフォトレジスト４５および第１マスク材４３をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを、第１浮遊電極の膜厚程度となるまで行い、第１マスク材４３下の浮遊電極材４１を残存させ第２浮遊電極ＦＧ２を形成する。この工程の際、第２浮遊電極ＦＧ２の高さＨFG2は、後に形成するゲート間絶縁膜ＩＰＤの膜厚の２倍以上となるように、異方性エッチングの電圧等を制御することが望ましい。
続いて、上記形成した構造上に、第２マスク材４６を形成する。続いて、例えば、ＲＩＥ法等の異方性エッチングを行い、第２浮遊電極ＦＧ２の側壁に第２マスク材４６を残存させる。
続いて、上記形成した構造上にフォトレジスト４７を塗布する。続いて、このフォトレジスト４７に露光および現像を行って、第２素子分離絶縁膜となる浮遊電極材４１表面上が露出ようにパターニングする。続いて、パターニングしたフォトレジスト４７をマスクとして、例えば、ＲＩＥ法の異方性エッチング等を行い、露出した第２マスク材４６を選択的に除去する。
続いて、図１６に示すように、フォトレジスト４７をアッシャー等により剥離する。
続いて、図１７に示すように、残存した第１，第２マスク材４３，４６をマスクとして用い、例えば、ＲＩＥ法の異方性エッチング等を所定の半導体基板２１中まで行ってトレンチ４８を形成する。この工程により、トンネル絶縁膜１９，第１浮遊電極ＦＧ１を形成する。
続いて、図示しないが、上記トレンチ４８中に、例えば、シリコン酸化膜等を埋め込み形成し、第１，第２素子分離絶縁膜ＳＴＩ１，ＳＴＩ２を形成する。
以後、周知の製造工程を用いて、制御電極、層間絶縁膜、ビット線コンタクト、ソース線コンタクト、ビット線、ソース線等を形成し、本例に係る半導体記憶装置を製造する。
上記のように、この変形例に係る半導体記憶装置の製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例のような製造方法を適用することが可能である。
［第２の実施形態（低誘電体膜を備える一例）］
＜構成例＞
次に、第２の実施形態に係る半導体記憶装置について、図１８を用いて説明する。この実施形態は、低誘電体膜５５を更に備えた一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例に係るメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３は、第２素子分離絶縁膜ＳＴＩ２上に、第２素子分離絶縁膜ＳＴＩ２の誘電率ε１よりも、低い誘電率ε２を有する低誘電膜５５を更に備えている（誘電率：ε２＜ε１）点で、上記第１の実施形態と相違している。この低誘電体膜５５は、例えば、フッ素添加シリコン酸化膜または多孔質のシリコン酸化膜等により形成されている。
そのため、本例に係る低誘電体膜５５中に発生する寄生容量Ｃ２の容量値は、第１の実施形態に係る第２素子分離絶縁膜ＳＴＩ２に発生する寄生容量の容量値よりも小さい（容量：Ｃ２＜Ｃ１）。これは、上記式（※）より、寄生容量の容量値は、浮遊電極ＦＧに挟まれる物質の誘電率に比例するからである。
その結果、第２素子分離絶縁膜ＳＴＩ２を挟んで隣接するメモリセルトランジスタＭＴ２，ＭＴ３におけるカップリングノイズを低減できる点で有利である。
＜製造方法の一例＞
次に、本例に係る半導体記憶装置の製造方法について、図１９および図２０を用いて説明する。この説明では、上記図１８において説明したメモリセルトランジスタＭＴ１，ＭＴ２を例に挙げて説明する。
まず、図１９に示すように、半導体基板２１上に、上記第１の実施形態と同様の製造工程を用いて、埋め込み絶縁膜３３，トンネル絶縁膜１９，第１浮遊電極ＦＧ１，およびマスク材３２を形成する。
続いて、上記形成した構成上にフォトレジスト５６を塗布し、第２素子分離絶縁膜となる埋め込み絶縁膜表面上が露出するように、フォトレジスト５６をパターニングする。
続いて、上記パターニングしたフォトレジスト５６をマスクとして用い、例えば、フッ化アンモニウム等のウェットエッチングを行い、露出した埋め込み絶縁膜を第１浮遊電極ＦＧ１の表面近傍まで選択的にエッチング除去し、第２素子分離絶縁膜ＳＴＩ２を形成するとともに、開口５７を形成する。
続いて、図２０に示すように、開口５７中に、例えば、ＣＶＤ法等を用いて、埋め込み絶縁膜３３よりも低誘電率であるフッ素添加シリコン酸化膜または多孔質シリコン酸化膜等の低誘電層を堆積する。続いて、フォトレジスト５６を除去する。続いて、例えば、ＣＭＰ法等を用いて、上記低誘電層をマスク材３２表面上まで平坦化し、低誘電体膜５５を形成する。
以後、周知の製造工程を用いて、制御電極、層間絶縁膜、ビット線コンタクト、ソース線コンタクト、ビット線、ソース線等を形成し、本例に係る半導体記憶装置を製造する。
＜本例に係る効果＞
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、少なくとも下記の（３）の効果が得られる。
（３）低誘電体膜５５中に発生する寄生容量Ｃ２を低減でき、低誘電体膜５５を挟む浮遊電極ＦＧのカップリングノイズを低減できる。
図示するように、本例に係るメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３は、第２素子分離絶縁膜ＳＴＩ２上に、第２素子分離絶縁膜ＳＴＩ２の誘電率ε１よりも、低い誘電率ε２を有する低誘電膜５５を更に備えている（誘電率：ε２＜ε１）。
そのため、本例に係る低誘電体膜５５中に発生する寄生容量Ｃ２の容量値は、第１の実施形態に係る第２素子分離絶縁膜ＳＴＩ２中に発生する寄生容量の容量値よりも小さい（容量：Ｃ２＜Ｃ１）。これは、上記式（※）より、寄生容量の容量値は、浮遊電極ＦＧに挟まれる物質の誘電率に比例するからである。
そのため、低誘電体膜５５中に発生する寄生容量Ｃ２を低減でき、低誘電体膜５５を挟む浮遊電極ＦＧのカップリングノイズを低減できる点で有利である。
［第３の実施形態（第３浮遊電極を備える一例）］
＜構成例＞
次に、第３の実施形態に係る半導体記憶装置について、図２１を用いて説明する。この実施形態は、第３浮遊電極ＦＧ３を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例に係るメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３は、第１浮遊電極ＦＧ１の他方の端部上に設けられ、第２浮遊電極ＦＧ２より高さが低い第３浮遊電極ＦＧ３を更に備えている点で、上記第１の実施形態と相違している。
そのため、本例の浮遊電極ＦＧは、上記第１の実施形態に係る浮遊電極よりも体積を増大でき、より多くの電荷を注入でき、保持できる点で有利である。
＜製造方法＞
次に、本例に係る半導体記憶装置の製造方法について、図２２および図２３を用いて説明する。この説明では、上記図２１において説明したメモリセルトランジスタＭＴ１，ＭＴ２を例に挙げて説明する。
まず、図２２に示すように、半導体基板２１上に、上記第１の実施形態と同様の製造工程を用いて、埋め込み絶縁膜３３，第１素子分離絶縁膜ＳＴＩ１，トンネル絶縁膜１９，第１浮遊電極ＦＧ１を形成する。上記第１素子分離絶縁膜ＳＴＩ１を形成する際において、例えば、エッチングする際の印加電圧等を制御することにより、第１浮遊電極ＦＧ１表面上から突出する第１素子分離絶縁膜ＳＴＩ１の高さＨSTI1を、図８に示した第１の実施形態に係る第１素子分離絶縁膜の高さよりも高く形成する。
続いて、図２３に示すように、埋め込み絶縁膜３３上、第１浮遊電極ＦＧ１上、第１素子分離絶縁膜ＳＴＩ１上に、例えば、ＣＶＤ法を用いてポリシリコン層等を堆積し、第２浮遊電極材３１ｂを形成する。
続いて、図２４に示すように、例えば、ＲＩＥ法等の異方性エッチングにより第２浮遊電極材３１ｂをエッチバックし、第１素子分離絶縁膜ＳＴＩ１の両側壁に第２浮遊電極材３１ｂを残存させ、第３浮遊電極ＦＧ３を自己整合的に形成する。
＜この実施形態に係る効果＞
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
さらに、本例に係るメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３は、第１浮遊電極ＦＧ１の他方の端部上に設けられ、第２浮遊電極ＦＧ２より高さが低い第３浮遊電極ＦＧ３を更に備えている。
そのため、本例の浮遊電極ＦＧは、上記第１の実施形態に係る浮遊電極よりも体積を増大できるため、より多くの電荷を注入でき、保持できる点で有利である。
尚、本例の実施形態においても、上記第２の実施形態に説明したように、第２素子分離絶縁膜ＳＴＩ２上に、第２素子分離絶縁膜ＳＴＩの誘電率よりも低い誘電率を有する低誘電膜を設けることが可能である。この場合には、上記（３）の効果を合わせて得ることができる。
［その他の実施形態］
この発明は、上記第１乃至第３の実施形態および変形例１に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。その他の実施形態として、例えば、以下のような例１および例２が考えられる。
＜例１＞
第１浮遊電極ＦＧ１と第２浮遊電極ＦＧ２とが異なる導電材料で形成される実施形態。
この場合には、例えば、図１０で説明したエッチング工程の際に、第１，第２浮遊電極材３１ａ，３１ｂとの間で、選択比を有することができる。
そのため、第１，第２浮遊電極ＦＧ１，ＦＧ２の形成工程において、信頼性を向上できる点で有利である。
＜例２＞
第１浮遊電極ＦＧ１上に設けられた保護膜を備える実施形態。
この場合にも、例えば、図１０で説明したエッチング工程の際に、第１，第２浮遊電極材３１ａ，３１ｂとの間で、選択比を有することができる。
そのため、第１，第２浮遊電極ＦＧ１，ＦＧ２の形成工程において、信頼性を向上できる点で有利である。
［半導体記憶装置の製造方法の一態様］
また、上記第１乃至第３の実施形態および変形例によれば、少なくとも以下の半導体記憶装置の製造方法の一態様を有する。
＜第１の態様＞
この半導体記憶装置の製造方法の第１の態様は、
第１素子分離絶縁膜を挟んで隣接する第１、第２メモリセルトランジスタの製造方法であって、
半導体基板上に順次、トンネル絶縁膜，第１浮遊電極材，キャップ材を形成する工程と、
素子分離領域上の前記キャップ材を選択的に除去する工程と、
残存した前記キャップ材をマスクとして異方性エッチングを行い、前記半導体基板中に前記第１浮遊電極材および前記トンネル絶縁膜を貫通したトレンチを形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記第１素子分離絶縁膜となる前記埋め込み絶縁膜を選択的にエッチングして、第１素子分離絶縁膜を形成する工程と、
前記キャップ材を除去する工程と、
前記埋め込み絶縁膜上、第１浮遊電極材上、第１素子分離絶縁膜上に、第２浮遊電極材を形成する工程と、
前記第２浮遊電極材をエッチバックし、前記埋め込み絶縁膜の側壁上に前記第２浮遊電極材を自己整合的に残存させる工程と、
前記残存させた第２浮遊電極材の表面上および埋め込み絶縁膜の表面上を平坦化し、第２浮遊電極および第２素子分離絶縁膜を形成する工程と、
前記第１，第２素子分離絶縁膜上、および第１，第２浮遊電極上に、ゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御電極を形成する工程とを具備する。
この半導体記憶装置の製造方法の第１の態様によれば、第２浮遊電極を形成する際には、第２浮遊電極材を埋め込み絶縁膜の側壁上に残存させることにより、自己整合的に形成することができる。そのため、第２浮遊電極を形成するためのパターニング等の製造工程を別途必要としない点で、製造コストの低減に対して有利である。
＜第２の態様＞
この半導体記憶装置の製造方法の第２の態様は、
第１素子分離絶縁膜を挟んで隣接する第１、第２メモリセルトランジスタの製造方法であって、
半導体基板上に順次、トンネル絶縁膜，浮遊電極材，および第１マスク材を形成する工程と、
第２浮遊電極となる部分以外の前記浮遊電極材の表面上が露出する開口を、前記第１マスク材に形成する工程と、
前記第１マスク材をマスクとして異方性エッチングを行い、前記第１マスク材下に前記浮遊電極材を残存させ、第２浮遊電極を形成する工程と、
前記形成した構造上に、第２マスク材を形成する工程と、
前記第２マスク材にエッチバックを行い、第２浮遊電極ＦＧ２の側壁に前記第２マスク材を残存させる工程と、
第２素子分離絶縁膜となる前記浮遊電極材上の前記第２マスク材を選択的に除去する工程と、
残存した前記第１，第２マスク材をマスクとして用い、半導体基板中の所定の深さに達するトレンチを形成する工程と、
前記トレンチ中に、絶縁膜を埋め込み形成し、第１，第２素子分離絶縁膜を形成する工程と、
前記第１，第２マスク材を除去する工程と、
前記第１、第２浮遊電極上，および第１，第２素子分離絶縁膜上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御電極を形成する工程とを具備する。
このように、必要に応じて、上記第２の態様に係る半導体記憶装置の製造方法を適用することが可能である。
［比較例］
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図２５乃至図２７を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図２５は、ワード線方向における６３ｎｍ世代のＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭＴ１１，ＭＴ１２を示す断面図である。
図示するように、ワード線方向に隣接する浮遊電極ＦＧ間の幅ｄＢは、ゲート間絶縁膜ＩＰＤの膜厚の２倍と残りのスペースに入り込む制御電極ＣＧ（ワード線ＷＬ）の幅ｄＣとの和の関係がある（ｄＢ＝ｄＣ＋２ｄＡ）。
例えば、比較例に係る６３ｎｍ世代のＮＡＮＤ型フラッシュメモリの場合、残りのスペースに入り込む制御電極ＣＧ幅ｄＣは、１５ｎｍ程度以下である（ｄＣ＜１５ｎｍ）。即ち、６３ｎｍ世代のＮＡＮＤ型フラッシュメモリですら、ゲート間絶縁膜ＩＰＤを形成した後で残されたスペースは、１５ｎｍ未満しかないことを示している。上記スペース幅ｄＣに、制御電極ＧＣが形成されることで、隣接する浮遊電極ＦＧ間のカップリングノイズを低減している。
しかし、図２６に示すように、例えば、６３ｎｍ世代より微細化された世代になると、ワード線方向に隣接する浮遊電極ＦＧ間の幅ｄＢもより狭くなる。
そのため、ワード線方向に隣接する浮遊電極ＦＧ間の幅ｄＢが、ゲート間絶縁膜ＩＰＤの物理膜厚の２倍よりも小さくなる（ｄＢ＜２ｄＡ）。この場合、残りのスペース幅ｄＣがプラスにならず、浮遊電極ＦＧ間の幅ｄＢが全てゲート間絶縁膜ＩＰＤだけで埋まってしまう。
ここで、残りのスペース幅ｄＣは、０より大きければ良いかというと、浮遊電極ＦＧを形成するポリシリコン（Ｓｉ）の空乏化を考慮すると、最低でも５ｎｍ程度の厚さが必要である。
例えば、３０ｎｍ世代以下のＮＡＮＤ型フラッシュメモリを想定した場合、ゲート間絶縁膜ＩＰＤの物理膜厚ｄＡを１３ｎｍ程度、残りのスペース幅ｄＣを１５ｎｍ程度だとすると、２ｄＡ＋ｄＣ＝３１ｎｍ程度となり、隣接するＦＧ間は全てゲート間絶縁膜ＩＰＤにより埋められてしまう。そのため、上記スペース幅ｄＣに、コントロールゲートＧＣが入り込んだ構造が実現できず、隣接する浮遊電極ＦＧ間にはシールドする導電体が存在しない。
そのため、図２６中の浮遊電極ＦＧ間の寄生容量Ｃ１１が増大するため、浮遊電極ＦＧ間のカップリングノイズが増大する。カップリングノイズは、浮遊電極ＦＧ間の寄生容量Ｃ１１の大きさに比例する。そのため、例えば、一方のメモリセルＭＴ１１の浮遊電極ＦＧの電圧が変化した場合、寄生容量Ｃ１１が大きいため、そのカップリングによって、他方のメモリセルＭＴ１２の浮遊電極ＦＧの電圧の変化も大きくなる。そのため、カップリングノイズが増大する。
一方、図２７に示すＮＡＮＤ型フラッシュメモリでは、隣接する浮遊電極ＦＧ間に制御電極ＣＧが形成されている。この制御電極ＣＧには、例えば、０Ｖ等の一定の固定電圧が印加されている。そのため、浮遊電極ＦＧ間の寄生容量Ｃ１２を低減し（容量値：Ｃ１２＜Ｃ１１）、浮遊電極ＦＧ間のカップリングノイズをシールドし、低減している。
しかし、この構成では、隣接する浮遊電極ＦＧ間を狭くすることができないため、微細化に限界がある。
このように、比較例に係る半導体記憶装置では、微細化しようとすると、隣接する浮遊電極ＦＧ間のカップリングノイズが増大する。
以上、第１乃至第３の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の概要を説明するためのワード線方向に沿った断面図。 この発明の第１の実施形態に係る半導体記憶装置の全体構造を示すブロック図。 第１の実施形態に係る半導体記憶装置の１ブロックＢＬＯＣＫを示す回路図。 第１の実施形態に係るワード線方向の半導体記憶装置を示す断面図。 第１の実施形態に係るビット線方向の半導体記憶装置を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第１の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 この発明の変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 変形例１に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 この発明の第２の実施形態に係るワード線方向の半導体記憶装置を示す断面図。 第２の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第２の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 この発明の第３の実施形態に係るワード線方向の半導体記憶装置を示す断面図。 第３の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第３の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 第３の実施形態に係る半導体記憶装置のワード線方向の一製造工程を示す断面図。 比較例に係るワード線方向の半導体記憶装置を示す断面図。 比較例に係るワード線方向の半導体記憶装置を示す断面図。 比較例に係るワード線方向の半導体記憶装置を示す断面図。
符号の説明
２１…半導体基板、ＭＴ１…第１メモリセルトランジスタ、ＭＴ２…第２メモリセルトランジスタ、ＳＴ１…第１素子分離絶縁膜、ＳＴ２…第２素子分離絶縁膜、１９…トンネル絶縁膜、ＦＧ…浮遊電極、ＦＧ１…第１浮遊電極、ＦＧ２…第２浮遊電極、ＩＰＤ…ゲート間絶縁膜、ＣＧ…制御電極。

Claims (5)

  1. 半導体基板上に設けられた第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に設けられた第１浮遊電極と、前記第１浮遊電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御電極とを備えた第１メモリセルトランジスタと、
    前記制御電極が延在する配線方向において記第１メモリセルトランジスタに隣接して配置される第１素子分離絶縁膜と、
    前記制御電極の配線方向において前記第１素子分離絶縁膜に隣接して配置され、前記半導体基板上に設けられた第２トンネル絶縁膜と、前記第２トンネル絶縁膜上に設けられた第２浮遊電極と、前記第２浮遊電極上に延在する前記ゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記第２浮遊電極上に延在する前記制御電極とを備えた第２メモリセルトランジスタと、
    前記制御電極の配線方向において前記第２メモリセルトランジスタと隣接して配置され、前記第１素子分離絶縁膜に比して高い上面を有する第２素子分離絶縁膜と、を具備し、
    前記第１浮遊電極は、前記第１トンネル絶縁膜上に設けられた第１下層浮遊電極と、前記第１下層浮遊電極の前記第１素子分離絶縁膜と反対側の端部上に設けられた第１上層浮遊電極とを有し、前記制御電極の配線方向の断面がＬ字形状であって、
    前記第２浮遊電極は、前記第２トンネル絶縁膜上に設けられた第２下層浮遊電極と、前記第２下層浮遊電極の前記第２素子分離絶縁膜側の端部上に設けられた第２上層浮遊電極を有し、前記制御電極の配線方向の断面がＬ字形状であること
    を特徴とする半導体記憶装置。
  2. 前記半導体基板の垂直方向に沿った前記第１上層浮遊電極および第２上層浮遊電極の膜厚は、前記ゲート間絶縁膜の膜厚の２倍以上であること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記制御電極の配線方向において前記第２素子分離絶縁膜に隣接して配置され、前記半導体基板上に設けられた第３トンネル絶縁膜と、前記第３トンネル絶縁膜上に設けられた第３浮遊電極と、前記第３浮遊電極上に延在する前記ゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記第３浮遊電極上に延在する前記制御電極とを備えた第３メモリセルトランジスタを更に具備し、
    前記第３浮遊電極は、前記第３トンネル絶縁膜上に設けられた第３下層浮遊電極と、前記第３下層浮遊電極の前記第２素子分離絶縁膜側の端部上に設けられた第３上層浮遊電極を有し、前記制御電極の配線方向の断面がＬ字形状であって、
    前記第２素子分離絶縁膜は、その下部に比して誘電率が低い上部を有すること
    を特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記第２素子分離絶縁膜の上面は前記第１下層浮遊電極および前記第２下層浮遊電極の上面より高いこと
    を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記ゲート間絶縁膜は、前記第１下層浮遊電極および前記第２下層浮遊電極の上面以上の高さに形成されること
    を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
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