JP2008218501A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、半導体基板上に設けられたトンネル絶縁膜21と、前記トンネル絶縁膜上に設けられた浮遊電極FGと、前記浮遊電極上に設けられたゲート間絶縁膜IPDと、前記ゲート間絶縁膜上に設けられた制御電極CGとを備えた第1メモリセルトランジスタMT1を具備し、前記浮遊電極FGは、前記トンネル絶縁膜上に設けられた第1浮遊電極FG1と、前記第1浮遊電極の一方の端部上に設けられた第2浮遊電極FG2とを有し、前記制御電極の配線方向の断面がL字形状である。
【選択図】 図1
Description
まず、この発明の概要について、図1を用いて説明する。
本発明の例では、微細化に有利であり、且つワード線方向に隣接する浮遊電極間のカップリングノイズを低減するために、例えば、少なくとも第1浮遊電極と、第1浮遊電極の一方の端部上に設けられた第2浮遊電極とを有するL字形状の浮遊電極を備えたメモリセルトランジスタを提案する。
<1.全体構成>
まず、図2を用いて、この発明の第1の実施形態に係る半導体記憶装置の全体構成を説明する。図2は、本例に係るNAND型フラッシュメモリを示すブロック図である。
次に、メモリセルアレイ11を構成するブロックの構成例について、図3を用いて説明する。ここでは、1つのブロックBLOCK1を例に挙げて説明する。また、このブロックBLOCK1中のメモリセルトランジスタは、一括して消去される。即ち、ブロックは消去単位である。
次に、ワード線方向の断面構造例について、図4を用いて説明する。この説明では、上記図3中のワード線WL1に共通接続されたメモリセルトランジスタMT1,MT2,MT3を例に挙げて説明する。
C = εS/d ・・・式(※)
ここで、εは2つの導電体の間の物質の誘電率、Sは2つの導電体の面積、dは2つの導電体の距離である。
次に、ビット線方向の断面構造例について、図5を用いて説明する。この説明では、上記図3中のビット線BL mにおけるメモリセル列22の断面構造を一例に挙げて説明する。
次に、製造方法の一例について、図6乃至図11を用いて説明する。この説明では、上記図4において説明したメモリセルトランジスタMT1,MT2を例に挙げて説明する。
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記(1)および(2)の効果が得られる。
次に、変形例1に係る半導体記憶装置の製造方法について、図12乃至図17を用いて説明する。この変形例1は、上記第1の実施形態において説明した半導体記憶装置のその他の製造方法の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。この説明では、上記図4において説明したメモリセルトランジスタMT1,MT2を例に挙げて説明する。
<構成例>
次に、第2の実施形態に係る半導体記憶装置について、図18を用いて説明する。この実施形態は、低誘電体膜55を更に備えた一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、本例に係る半導体記憶装置の製造方法について、図19および図20を用いて説明する。この説明では、上記図18において説明したメモリセルトランジスタMT1,MT2を例に挙げて説明する。
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。さらに、少なくとも下記の(3)の効果が得られる。
<構成例>
次に、第3の実施形態に係る半導体記憶装置について、図21を用いて説明する。この実施形態は、第3浮遊電極FG3を更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、本例に係る半導体記憶装置の製造方法について、図22および図23を用いて説明する。この説明では、上記図21において説明したメモリセルトランジスタMT1,MT2を例に挙げて説明する。
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
この発明は、上記第1乃至第3の実施形態および変形例1に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。その他の実施形態として、例えば、以下のような例1および例2が考えられる。
第1浮遊電極FG1と第2浮遊電極FG2とが異なる導電材料で形成される実施形態。
第1浮遊電極FG1上に設けられた保護膜を備える実施形態。
また、上記第1乃至第3の実施形態および変形例によれば、少なくとも以下の半導体記憶装置の製造方法の一態様を有する。
この半導体記憶装置の製造方法の第1の態様は、
第1素子分離絶縁膜を挟んで隣接する第1、第2メモリセルトランジスタの製造方法であって、
半導体基板上に順次、トンネル絶縁膜,第1浮遊電極材,キャップ材を形成する工程と、
素子分離領域上の前記キャップ材を選択的に除去する工程と、
残存した前記キャップ材をマスクとして異方性エッチングを行い、前記半導体基板中に前記第1浮遊電極材および前記トンネル絶縁膜を貫通したトレンチを形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記第1素子分離絶縁膜となる前記埋め込み絶縁膜を選択的にエッチングして、第1素子分離絶縁膜を形成する工程と、
前記キャップ材を除去する工程と、
前記埋め込み絶縁膜上、第1浮遊電極材上、第1素子分離絶縁膜上に、第2浮遊電極材を形成する工程と、
前記第2浮遊電極材をエッチバックし、前記埋め込み絶縁膜の側壁上に前記第2浮遊電極材を自己整合的に残存させる工程と、
前記残存させた第2浮遊電極材の表面上および埋め込み絶縁膜の表面上を平坦化し、第2浮遊電極および第2素子分離絶縁膜を形成する工程と、
前記第1,第2素子分離絶縁膜上、および第1,第2浮遊電極上に、ゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御電極を形成する工程とを具備する。
この半導体記憶装置の製造方法の第2の態様は、
第1素子分離絶縁膜を挟んで隣接する第1、第2メモリセルトランジスタの製造方法であって、
半導体基板上に順次、トンネル絶縁膜,浮遊電極材,および第1マスク材を形成する工程と、
第2浮遊電極となる部分以外の前記浮遊電極材の表面上が露出する開口を、前記第1マスク材に形成する工程と、
前記第1マスク材をマスクとして異方性エッチングを行い、前記第1マスク材下に前記浮遊電極材を残存させ、第2浮遊電極を形成する工程と、
前記形成した構造上に、第2マスク材を形成する工程と、
前記第2マスク材にエッチバックを行い、第2浮遊電極FG2の側壁に前記第2マスク材を残存させる工程と、
第2素子分離絶縁膜となる前記浮遊電極材上の前記第2マスク材を選択的に除去する工程と、
残存した前記第1,第2マスク材をマスクとして用い、半導体基板中の所定の深さに達するトレンチを形成する工程と、
前記トレンチ中に、絶縁膜を埋め込み形成し、第1,第2素子分離絶縁膜を形成する工程と、
前記第1,第2マスク材を除去する工程と、
前記第1、第2浮遊電極上,および第1,第2素子分離絶縁膜上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御電極を形成する工程とを具備する。
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図25乃至図27を用いて説明する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
Claims (5)
- 半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊電極と、前記浮遊電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御電極とを備えた第1メモリセルトランジスタを具備し、
前記浮遊電極は、前記トンネル絶縁膜上に設けられた第1浮遊電極と、前記第1浮遊電極の一方の端部上に設けられた第2浮遊電極とを有し、前記制御電極の配線方向の断面がL字形状であること
を特徴とする半導体記憶装置。 - 前記第1メモリセルトランジスタと前記制御電極の配線方向に第1素子分離絶縁膜を挟んで隣接して配置され、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊電極と、前記浮遊電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に前記第1メモリセルトランジスタの制御電極と共通して設けられる制御電極とを備えた第2メモリセルトランジスタを更に具備し、
前記第2メモリセルトランジスタの浮遊電極は、前記トンネル絶縁膜上に設けられた第1浮遊電極と、前記第1浮遊電極の一方の端部上に設けられた第2浮遊電極を有するL字形状であって、
前記第1,第2メモリセルトランジスタの前記制御電極の配線方向に隣接する前記第2浮遊電極間の距離は、前記制御電極の配線方向に隣接する前記第1浮遊電極間の距離よりも大きいこと
を特徴とする請求項1に記載の半導体記憶装置。 - 前記第2浮遊電極の高さは、前記ゲート間絶縁膜の膜厚の2倍以上であること
を特徴とする請求項1または2に記載の半導体記憶装置。 - 前記第1メモリセルトランジスタまたは前記第2メモリセルトランジスタと前記制御電極の配線方向に第2素子分離絶縁膜を挟んで隣接して配置され、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊電極と、前記浮遊電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に前記第1,第2メモリセルトランジスタの制御電極と共通して設けられる制御電極とを備えた第3メモリセルトランジスタを更に具備し、
前記第2素子分離絶縁膜上に設けられ、前記第2素子分離絶縁膜よりも誘電率が低い絶縁膜を更に備えること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。 - 前記第1乃至第3メモリセルトランジスタの前記浮遊電極のそれぞれは、前記第1浮遊電極の他方の端部上に設けられ、前記第2浮遊電極より高さが低い第3浮遊電極を更に備えること
を特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
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