JP2005072380A - 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置 - Google Patents

Abstract

【課題】 カップリング比のばらつきを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。内側面２９側には底面高さ調節層４３があり、外側面３１側には素子分離絶縁層５がある。このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。
【選択図】 図２２

Description

本発明は、電気的にデータの書換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。

従来より、半導体メモリの一つとして、データを電気的に書換え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。

ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板の上に、ゲート絶縁層、電荷蓄積層、誘電体層及び制御ゲートが積層されたＦＥＴ-ＭＯＳ構造を有する。制御ゲートはワード線と接続されている。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。

ここで、ＮＡＮＤ型におけるデータの書込み方式の一例を簡単に説明する。
（１）“０”の書込み
チャネル領域の電圧が０Ｖの状態で、“０”を書込むべきメモリセルの制御ゲートを選択してこの制御ゲートの電圧を例えば２０Ｖにし、かつこの制御ゲート以外の制御ゲートの電圧を例えば１０Ｖにする。選択された制御ゲートとチャネル領域との間の電位差が大きいため、上記メモリセルの電荷蓄積層にトンネル電流により電子が注入される。これにより、上記メモリセルのしきい値が正の状態（“０”が書込まれた状態）となる。
（２）“１”の書込み
チャネル領域を０Ｖより大きい所定電圧のフローティング状態にした後、“１”を書込むべきメモリセルの制御ゲートを選択してこの制御ゲートの電圧を“０”書込みの場合と同様に２０Ｖにする。この制御ゲート以外の制御ゲートの電圧を例えば１０Ｖにする。これらにより、チャネル領域は選択された制御ゲートとの容量カップリングにより電圧が上昇し、例えば８Ｖ程度になる。この場合は、“０”の書込みの場合と異なり、選択された制御ゲートとチャネル領域との間の電位差が小さいため、“１”を書込むべきメモリセルの電荷蓄積層には、トンネル電流による電子注入が起こらない。したがって、上記メモリセルのしきい値は、負の状態（“１”が書込まれた状態）に保たれる。

以上から分かるように、“０”、“１”のいずれのデータを書込む際にも制御ゲートには高電圧（例えば２０Ｖ）が印加される。ＥＥＰＲＯＭの低消費電力化のためには、制御ゲートに印加する書込み電圧をできるだけ小さくする必要がある。このためにはカップリング比を大きくすればよい。

ここでカップリング比について説明する。カップリング比とは、半導体基板と電荷蓄積層の間の静電容量をＣ１、電荷蓄積層と制御ゲートの間の静電容量をＣ２とした場合、Ｃ２／（Ｃ１＋Ｃ２）で定義される値である。制御ゲートに印加された高電圧に基づいて電荷蓄積層と半導体基板の間に生じる電圧により、電子が電荷蓄積層に注入される。これらの間に生じる電圧が大きいと電子が電荷蓄積層に注入され易くなる。

カップリング比は、制御ゲートに印加された電圧が、電荷蓄積層に電子を注入するために、どれだけ効率的に利用されるかを示している。この比が大きいと制御ゲートに印加する電圧を下げることができる。一方、この比が小さいと制御ゲートに印加する電圧を上げなければならない。よって、カップリング比は、メモリセルへの書込みのしやすさを表す指標である。そして、上記式から分かるように、電荷蓄積層と制御ゲートの間の静電容量Ｃ２が大きくなれば、カップリング比が大きくなる。

静電容量Ｃ２を大きくする技術として、例えば、次の二つがある。一つは、二層構造の電荷蓄積層において、上層導電部を下層導電部よりも幅を広げることにより、制御ゲートと上層導電部とが対向する面積を大きくする（例えば特許文献１）。他の一つは、二層構造の電荷蓄積層のうち、上層導電部に幅広の溝を設けることにより、溝の内面でも制御ゲートと対向するようにして、制御ゲートと上層導電部とが対向する面積を大きくする（例えば特許文献２）。
特開２００１−２８４５５６号公報（［０１０１］、図７（ｂ）） 特開２００２−２０３９１９号公報（［００６９］、図１１（ｄ））

本発明の目的は、カップリング比を大きくしかつ微細化を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の他の目的は、カップリング比のばらつきを小さくできる不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明のさらに他の目的は、ノイズの影響を受けにくい不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明に係る不揮発性半導体記憶装置の一態様は、素子形成領域を含む半導体基板と、前記素子形成領域の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有すると共に高さが幅よりも大きい上層導電部と、を含む電荷蓄積層と、前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、前記内側面及び前記外側面の上に形成された誘電体層と、前記誘電体層の上に形成された制御ゲートと、を備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置の他の態様は、素子形成領域を含む半導体基板と、前記素子形成領域の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて配置された一対の立上り部により構成される内側面及び外側面を有する上層導電部と、を含む電荷蓄積層と、前記外側面側であって前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、前記内側面側に位置する前記上層導電部の底面に形成された底面高さ調節層と、前記内側面、前記外側面及び前記底面高さ調節層の上に形成された誘電体層と、前記誘電体層の上に形成された制御ゲートと、を有する複数のメモリセルを備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置のさらに他の態様は、素子形成領域を含む半導体基板と、前記素子形成領域の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて配置された一対の立上り部により構成される内側面及び外側面を有する上層導電部と、を含む電荷蓄積層と、前記外側面側であって前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、前記内側面及び前記外側面の上に形成された誘電体層と、前記外側面側で前記下層導電部と対向する位置まで延びるように前記誘電体層の上に形成された制御ゲートと、を備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法の一態様は、半導体基板の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、前記トレンチから突き出る長さが前記トレンチ間の距離よりも大きくなるように、前記トレンチ内に素子分離絶縁層を形成する工程と、前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有する前記上層導電部にパターニングする工程と、前記トレンチ内に前記素子分離絶縁層が残るように前記素子分離絶縁層をエッチングすることにより、前記一対の立上り部の前記外側面を露出する工程と、前記内側面及び前記外側面の上に誘電体層を形成する工程と、前記誘電体層の上に制御ゲートを形成する工程と、を備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法の他の態様は、複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、半導体基板の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、前記トレンチから突き出るように前記トレンチ内に素子分離絶縁層を形成する工程と、前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、前記トレンチ内に前記素子分離絶縁層が残るように前記素子分離絶縁層をエッチングすることにより前記上層導電部の外側面を露出すると共に、前記上層導電部の底面に底面高さ調節層が残るように前記底面高さ調節層をエッチングすることにより前記上層導電部の内側面を露出する工程と、前記内側面及び前記外側面の上に誘電体層を形成する工程と、前記誘電体層の上に制御ゲートを形成する工程と、を備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法のさらに他の態様は、半導体基板の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、前記トレンチから突き出るように前記トレンチ内に素子分離絶縁層を形成する工程と、前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有する前記上層導電部にパターニングする工程と、前記トレンチ内に前記素子分離絶縁層が残るように、前記素子分離絶縁層の上面が前記下層導電部より下になるまで、前記素子分離絶縁層をエッチングすることにより、前記一対の立上り部の前記外側面を露出する工程と、前記内側面及び前記外側面の上に誘電体層を形成する工程と、前記誘電体層の上に制御ゲートを形成する工程と、を備えることを特徴とする。

本発明の一態様によれば、カップリング比を大きくしかつ微細化を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することができる。 本発明の他の態様によれば、カップリング比のばらつきを小さくできる不揮発性半導体記憶装置及びその製造方法を提供することができる。本発明のさらに他の態様によれば、ノイズの影響を受けにくい不揮発性半導体記憶装置及びその製造方法を提供することができる。

本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
１．第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
２．第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
（第１実施形態の製造方法１）
（第１実施形態の製造方法２）
（第１実施形態の製造方法３）
（第１実施形態の製造方法４）
［第２実施形態］
１．第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
２．第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
（第２実施形態の製造方法１）
（第２実施形態の製造方法２）
（第２実施形態の製造方法３）
［第３実施形態］
１．第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
２．第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
［電子カードおよび電子装置への適用］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。

［第１実施形態］
第１実施形態は、スタック型の電荷蓄積層（フローティングゲート）を構成する下層導電部及び上層導電部のうち、上層導電部の高さを幅よりも大きくした点を特徴の一つとする。
１．第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
図１は、第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ１の一部を示す平面図である。メモリセルアレイ１は、選択ゲートＳＧ１、制御ゲートＣＧ０〜１５及び選択ゲートＳＧ２を有する。これらのゲートは、選択ゲートＳＧ１、制御ゲートＣＧ０〜１５、選択ゲートＳＧ２の順に並べられ、行方向に延びている。また、メモリセルアレイ１は、交互に並べられかつ列方向に延びる素子形成領域３及び素子分離絶縁層５を有する。

素子形成領域３が、選択ゲートＳＧ１、制御ゲートＣＧ０〜１５及び選択ゲートＳＧ２と交差する箇所に、選択トランジスタＴｒ１、メモリセルＭＣ０〜ＭＣ１５、選択トランジスタＴｒ２が形成されている。一組のＭＣ０〜ＭＣ１５により、ＮＡＮＤセル７が構成される。複数のＮＡＮＤセル７がマトリクス配置されたものがメモリセルアレイ１である。

つぎに、ＮＡＮＤセル７の構造について、図２及び図３を用いて説明する。図２は、図１のII(a)-II(b)断面の模式図であり、ＮＡＮＤセル７を示している。図３は、図２のＮＡＮＤセル７の等価回路図である。ＮＡＮＤセル７は、ｐ−型の半導体基板９に１６個のメモリセルＭＣ０〜１５が形成された構造を有する。ＮＡＮＤセル１は、半導体基板９中のｐ型ウェルに形成されていてもよい。

メモリセルは、メモリトランジスタとも言い、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ０を例にすれば、基板９の表面に所定の間隔を設けて形成されたｎ＋型の不純物領域１１（ソース／ドレイン）と、基板９のうち不純物領域１１同士の間に位置するチャネル領域１３と、チャネル領域１３上にゲート絶縁層１５を介して形成された電荷蓄積層１７と、電荷蓄積層１７上に誘電体層１９を介して形成された制御ゲートＣＧ０と、を備える。不純物領域１１とチャネル領域１３とで素子形成領域３が構成される。電荷蓄積層１７は、下層導電部２１と上層導電部２３が積層された構造を有する。

ＮＡＮＤ７セルは、１６個のメモリセルが隣接するもの同士でソース／ドレインが共用される形で直列接続されて構成される。ＮＡＮＤセル７を構成するメモリセルの数が１６個の場合で説明しているが、メモリセルの数が８，３２，６４個等の場合でもよい。なお、制御ゲートＣＧ０〜ＣＧ１５は対応するワード線と接続されている。

選択トランジスタＴｒ１は、メモリセルＭＣ０側に配置されている。トランジスタＴｒ１の一対の不純物領域１１のうち、一方はメモリセルＭＣ０と共用され、他方は共通ソース線ＣＥＬＳＲＣと接続される。トランジスタＴｒ１は、ＮＡＮＤセル７と共通ソース線ＣＥＬＳＲＣとの接続および切り離しの制御をする。

また、メモリセルＭＣ１５側には、選択トランジスタＴｒ２が形成されている。トランジスタＴｒ２を構成する一対の不純物領域１１のうち、一方はメモリセルＭＣ１５と共用され、他方はビット線ＢＬと接続される。トランジスタＴｒ２は、ＮＡＮＤセル７とビット線ＢＬとの接続および切り離しの制御をする。

最初に説明したように、第１実施形態は電荷蓄積層１７の上層導電部２３の高さを幅よりも大きくした点を特徴の一つとしている。以下、この点について図４及び図５を用いて詳細に説明する。図４は、図１のIV(a)-IV(b)断面の模式図である。図５は、図４の電荷蓄積層１７の斜視図である。

半導体基板９（例えばシリコン基板）の素子形成領域３を挟むように、半導体基板９の上に素子分離絶縁層５が形成されている。素子分離絶縁層５は、半導体基板９のトレンチ２５に埋め込まれており、その一部がトレンチ２５から突き出ている。素子形成領域３の上には、例えばシリコン酸化膜からなるゲート絶縁層１５（トンネル酸化膜）が形成されている。

ゲート絶縁層１５の上には、例えばポリシリコンからなる電荷蓄積層１７（フローティングゲート）が配置されている。電荷蓄積層１７は、ゲート絶縁層１５の上に形成された下層導電部２１を有する。下層導電部２１の厚みは、例えば、２０〜５０ｎｍである。

下層導電部２１の上には、これと電気的に接続された断面が略U字型の上層導電部２３が形成されている。具体的には、上層導電部２３は、下層導電部２１の上に互いに間を設けて形成された一対の立上り部２７を有する。立上り部２７により、上層導電部２３の内側面２９及び外側面３１が構成される。内側面２９側には上層導電部２３の底面３３が位置しており、外側面３１側には素子分離絶縁層５が位置している。上層導電部２３は、高さＨ（例えば０．１〜０．２μｍ）が幅W（例えば５０〜９０ｎｍ）よりも大きい。

誘電体層１９（インターポリ絶縁層）は、上層導電部２３の内側面２９及び外側面３１の上に形成されている。誘電体層１９は例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜）で構成される。誘電体層１９上には、例えばポリシリコンからなる制御ゲートＣＧが形成されている。

第１実施形態の主な効果を説明する。第１実施形態によれば、電荷蓄積層１７を構成する上層導電部２３の内側面２９及び外側面３１が制御ゲートＣＧと対向している。このため、電荷蓄積層１７と制御ゲートＣＧの間の静電容量を増やすことができるので、カップリング比を大きくすることができる。したがって、制御ゲートＣＧに印加する書込み電圧を小さくすることが可能になるため、ＥＥＰＲＯＭの低消費電力化を図ることができる。そして、第１実施形態では、上層導電部２３の高さＨが幅Ｗよりも大きいため、電荷蓄積層１７と制御ゲートＣＧの間の静電容量を増やすことと、ＥＥＰＲＯＭの微細化を図ること、との両立を達成できる。以上説明した効果は後で説明する第２、第３実施形態についても言える。
２．第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
この方法には、製造方法１〜４がある。以下、順に説明する。

（第１実施形態の製造方法１）
図６〜図１０は、製造方法１を工程順に示す図であり、図４の断面、つまり図１のIV(a)-IV(b)断面と対応している。図６に示すように、半導体基板９の上に、例えば熱酸化により、ゲート絶縁層１５を形成する。ゲート絶縁層１５の上に、例えばＣＶＤにより、ポリシリコンからなる下層導電部２１を形成する。

そして、下層導電部２１の上に例えば シリコン窒化膜からなるマスク材３５を形成する。マスク材３５を選択的に露光し、その後現像することにより、素子分離絶縁層が形成される領域上に位置するマスク材３５を除去する。このマスク材をマスクとして、ドライエッチングにより、下層導電部２１、ゲート絶縁層１５を選択的に除去し、さらに半導体基板９を選択的に除去する。これにより、素子形成領域３の上にゲート絶縁層１５及び下層導電部２１を残すと共に素子形成領域３を挟むように半導体基板９にトレンチ２５が形成される。

マスク材３５の厚みが、上層導電部２３の高さＨに略対応し、トレンチ２５間の距離Ｄが上層導電部２３の幅Ｗに対応する。上層導電部２３の高さは幅よりも大きいため、マスク材３５の厚みは、トレンチ２５間の距離Ｄよりも大きくされている。なお、マスク材３５をマスクとして、下層導電部２１及びトレンチ２５を形成するので、下層導電部２１の端部と素子形成領域３の端部は、横方向の位置が一致する。

図７に示すように、熱酸化により、トレンチ２５の側面や底面及び下層導電部２１の側面に図示しない薄い酸化層を形成する。そして、例えばＣＶＤにより、素子分離絶縁層５となるシリコン酸化層を、トレンチ２５が埋まるようにマスク材３５上に形成する。次に、ドライエッチングにより、素子分離絶縁層５となるシリコン酸化層を、マスク材３５が露出するまでエッチバックする。エッチバックの替わりにＣＭＰ（化学的機械研磨）を用いてもよい。

図８に示すように、マスク材３５を除去する。これにより、トレンチ２５に埋め込まれ、一部がトレンチ２５から突き出た素子分離絶縁層５が完成する。図６の説明箇所で述べたように、マスク材３５の厚みは、トレンチ２５間の距離Ｄよりも大きくされている。このため、トレンチ２５から突き出る長さがトレンチ間２５の距離Ｄよりも大きくなるように、トレンチ内２５に素子分離絶縁層５が形成されている。

その後、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７の間が埋まらないように、例えばＣＶＤによりポリシリコンからなる上層導電部２３を素子分離絶縁層５及び下層導電部２１の上に形成する。これにより、上層導電部２３は素子形成領域３に自己整合的に形成される。

図９に示すように、例えば、ＣＭＰにより、上層導電部２３のうち素子分離絶縁層５の上面に位置する部分を除去する。これにより、下層導電部２１の上に互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する上層導電部２３にパターニングされる。

図１０に示すように、トレンチ２５内に素子分離絶縁層５が残るように、素子分離絶縁層５を例えば反応性イオンエッチングすることにより、一対の立上り部２７の外側面３１を露出させる。

そして、図４に示すように、上層導電部２３及び素子分離絶縁層５を覆うように、ＯＮＯ膜からなる誘電体層１９を形成する。これにより、上層導電部２３の内側面２９及び外側面３１（図１０参照）の上に誘電体層１９が形成される。なお、一対の立上り部２７のうち、一方の立上り部と他方の立上り部のギャップＧ（図１０参照）は、誘電体層１９の厚みの２倍よりも大きくされている。これにより、上記ギャップＧの箇所が誘電体膜１９で埋まらないようにし、制御ゲートＣＧが内側面２９と対向するようにしている。最後に、例えば、ＣＶＤによりポリシリコンからなる制御ゲートＣＧを誘電体層１９上に形成する。

（第１実施形態の製造方法２）
次に製造方法２について説明する。図１１〜図１４は、製造方法２を工程順に示す図であり、図１のIV(a)-IV(b)断面と対応している。製造方法２によれば、図１４に示すように、上層導電部２３を素子分離絶縁層５側に延ばすことにより、上層導電部２３の幅を下層導電部２１の幅よりも大きくしている。

まず図１１から説明する。図１１は、図７に示す構造からマスク材３５を除去した状態を示している。図１２に示すように、例えば、弗酸や弗化アンモニウムのような水溶液で、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７を等方性エッチングする。これにより、突き出た部分３７が細くなり、突き出た部分３７の間隔が広がる。

次に、図１３に示すように、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７の間が埋まらないように、例えばＣＶＤによりポリシリコンからなる上層導電部２３を素子分離絶縁層５及び下層導電部２１の上に形成する。これにより、素子分離絶縁層５側に延びた上層導電部２３が形成される。そして、第１実施形態の製造方法１の図９、図１０、図４で説明した工程と同様の工程を経ることにより、図１４に示す構造が完成する。

以上説明したように製造方法２によれば、上層導電部２３を素子分離絶縁層５側に延ばすことができる。したがって、図１４に示す構造によれば、上層導電部２３の幅を下層導電部２１の幅よりも大きくなるため、電荷蓄積層１７と制御ゲートCGの間の静電容量をさらに大きくすることができる。

（第１実施形態の製造方法３）
製造方法３も製造方法２と同様に、上層導電部２３を素子分離絶縁層５側に延ばすことができる。図１５〜図１９は、製造方法３を工程順に示す図であり、図１のIV(a)-IV(b)断面と対応している。

図１５は図６と対応しており、図６との違いは、マスク材３５が上層マスク材３９と下層マスク材４１の二層構造である点である。

図１６に示すように、図７で説明した方法で素子分離絶縁層５を形成する。次に、図１７に示すように、そして、図１８に示すように、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７を、下層マスク材４１をマスクとして、エッチングすることにより、この部分３７を細くする。このエッチングは図１２で説明したエッチングと同じである。図１９に示すように、図１３で説明した方法を用いて上層導電部２３を形成する。後の工程は製造方法２と同じである。

（第１実施形態の製造方法４）
図２０及び図２１は、製造方法４を工程順に示す図であり、図１のIV(a)-IV(b)断面と対応している。図２１に示すように、製造方法４によれば、一対の立上り部２７の間に保護層４７を形成しているので、上層導電部２３をＣＭＰで研磨する際に、内側面２９がダメージを受けるのを防止できる。以下、製造方法４について詳細に説明する。

第１実施形態の製造方法１で説明した図８の工程後、図２０に示すように、例えばＣＶＤによりシリコン酸化層からなる保護層４７を、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７の間を埋めるように、上層導電部２３の上に形成する。そして、例えば反応性イオンエッチングのような異方性エッチングにより、保護層４７をエッチバックして、一対の立上り部２７の間に保護層４７を残す。

図２１に示すように、ＣＭＰにより、上層導電部２３を研磨する。そして、第１実施形態の製造方法１の図１０に示すように、素子分離絶縁層５をエッチングする際に、保護層４７もエッチングして、一対の立上り部２７の間に残した保護層４７を除去する。なお、素子分離絶縁層５と保護層４７とが異なる材料の場合、保護層４７のエッチングを素子分離絶縁層５のエッチングと別にすればよい。後の工程は第１実施形態の製造方法１と同じである。
［第２実施形態］
１．第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
図２２は、第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面構造を示す模式図であり、図４に示す断面のような制御ゲートＣＧに沿った断面を示している。第２実施形態は、電荷蓄積層１７を構成する上層導電部２３の内側面２９側に位置する上層導電部２３の底面（言い換えれば、一対の立上り部２７の凹んでいる箇所の底面）に底面高さ調節層４３を形成した点を特徴の一つとする。これにより、カップリング比のばらつきを小さくできる。

まず、カップリング比のばらつきの問題について説明する。メモリセル同士においてカップリング比のばらつきが大きいと、オーバープログラムや誤書き込みが生じやすい。オーバープログラムとは、"０"書込みをしたメモリセルのしきい値が大きくなりすぎることである。ＮＡＮＤセルでは、一本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２ｋバイトや５１２バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。共通接続されたこれらのメモリセルのうち、"０"書き込みをするメモリセルでは"０"書込みに相当するしきい値になるまで書込み動作（書き込みパルス印加）が繰り返される。所望のしきい値に達したメモリセルに対してはビット線の電位を上げることにより前述の"１"書込みと同様の動作によりそれ以上の書込みが防止されるようになっている。しかし、特にカップリング比の高いメモリセルにおいては最初のパルスで所望のしきい値を越えてしまうことが考えられる。このような現象が起こると読出し時において非選択ワード線に与える読出し電圧が例えば４Ｖでも、このワード線に接続されたメモリセル（トランジスタ）を導通状態に出来ず、このメモリセルだけでなく同じＮＡＮＤ列に属する例えば１６個のメモリセル全部が不良となる場合がある。

次に誤書込みについては前述の"１"の書込み状態において本来制御ゲートとチャネルの電位差は小さいため書込みは起こらないはずであるが、カップリング比が他のメモリセルより大きすぎるとしきい値が負の消去状態を維持できず、しきい値が上昇して"０"の書込みしきい値となってしまう現象である。そのほかにもカップリング比が他のメモリセルより大きいメモリセルでは、読出し動作の繰り返しにより消去しきい値が書込みしきい値となってしまう、いわゆるリードディスターブ不良が起こりやすい問題もある。また、カップリング比の小さなメモリセルが存在する場合は、これらのメモリセルでも所望の時間内に書込みや消去可能なようにチップの書込み電圧、消去電圧が高めに設定されてしまうため、カップリング比の高いセルは益々オーバープログラムや誤書込みがしやすくなる。

第２実施形態によれば、カップリング比のばらつきを小さくできることを比較例と比較しながら説明する。図２３は、比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの断面構造を示す模式図であり、図２２と対応する。比較例は第２実施形態と異なり、底面高さ調節層が形成されていない。

図２２及び図２３に示すように、半導体基板９の（Ａ）で示す位置に形成されたメモリセルと、（Ｂ）で示す位置に形成されたメモリセルとでは、立上り部２７の高さが異なる。これは、半導体基板９上の位置により、立上り部２７の高さにばらつきが不可避的に発生するからである。

このため、図２３の比較例では、（Ａ）のメモリセルのほうが（Ｂ）のメモリセルよりも、内側面２９側において、電荷蓄積層１７と制御ゲートＣＧが対向する領域が大きくなっている。したがって、電荷蓄積層１７と制御ゲートＣＧの間の静電容量は、（Ａ）のメモリセルのほうが（Ｂ）のメモリセルよりも大きくなる。よって、（Ａ）のメモリセルのカップリング比が、（Ｂ）のメモリセルのそれよりも大きくなり、カップリング比にばらつきが発生する。なお、外側面３１側には素子分離絶縁層５があるので、外側面３１側において電荷蓄積層１７と制御ゲートＣＧが対向する領域は、（Ａ）のメモリセルと（Ｂ）のメモリセルとで同じである。

一方、図２２に示す第２実施形態では、上層導電部２３の内側面２９側に底面高さ調節層４３が位置し、外側面３１側に素子分離絶縁層５が位置している。このため、電荷蓄積層１７と制御ゲートＣＧとが対向する領域は、内側面２９側が立上り部２７の上面から底面高さ調節層４３までであり、外側面３１側が立上り部２７の上面から素子分離絶縁層５までである。したがって、立上り部２７の高さが異なっていても、内側面２９側において、電荷蓄積層１７と制御ゲートＣＧが対向する面積は、（Ａ）のメモリセルと（Ｂ）のメモリセルとで同じにすることができる。よって、電荷蓄積層１７と制御ゲートＣＧの間の静電容量を均一にすることができるため、カップリング比のばらつきを小さくできる。

なお、第２実施形態では、底面高さ調節層４３があるために、上層導電部２３の底面と制御ゲートＣＧの距離が比較的大きくなっている。したがって、上記底面の箇所は、キャパシタとして機能しないので、カップリング比に影響を及ぼすことはほとんどない。

ここで、第２実施形態が比較例と比べてカップリング比のばらつきを小さくできることをグラフで説明する。図２４は、立上り部の高さのばらつきとカップリング比との関係を示すグラフである。図２２に示す第２実施形態において、立上り部２７の上面から底面高さ調節層４３までの寸法が０．１μm、立上り部２７の上面から素子分離絶縁層５までの寸法も０．１μmとする。誘電体層１９の厚みを１５nm、ゲート絶縁層（トンネル酸化膜）１５の厚みを９nmとする。

図２４に示すように、第２実施形態では、立上り部２７の高さが１０パーセントばらついても、カップリング比は一定であることが分かる。これに対して、比較例では、立上り部２７の高さが１０パーセントばらつくと、カップリング比のばらつきも大きくなる。

なお、図２２に示すように、第２実施形態によれば、第１実施形態と同様に上層導電部２３の高さが幅よりも大きくされているが、高さの値が幅の値以下でもよい。
２．第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
（第２実施形態の製造方法１）
図２５〜図２８は、この製造方法１を工程順に示す図であり、図２２の断面と対応している。第１実施形態の製造方法１で説明した図８の工程後、図２５に示すように、例えば、ＣＶＤにより厚さ０．２〜０．４μmのシリコン酸化層４５を、素子分離絶縁層５のうちトレンチ２５から突き出た部分３７の間を埋めるように、上層導電部２３の全面に形成する。シリコン酸化層４５は底面高さ調節層４３となる。

図２６に示すように、素子分離絶縁層５の上面に位置する上層導電部２３が露出するまで、シリコン酸化層４５を例えば反応性イオンエッチングにより除去する。これにより、トレンチ２５から突き出た部分３７の間を埋めるように、部分３７の間に位置する上層導電部２３の上に底面高さ調節層４３が形成される。

図２７に示すように、例えばＣＭＰにより、露出した上層導電部２３を除去する。これにより、下層導電部２１の上に互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する上層導電部２３にパターニングされる。一対の立上り部２７の間には、底面高さ調節層４３があるので、ＣＭＰの際に内側面２９にダメージが与えられることはない。

図２８に示すように、素子分離絶縁層５及び底面高さ調節層４３を、例えば反応性イオンエッチングする。これにより、トレンチ２５内に素子分離絶縁層５が残るように素子分離絶縁層５がエッチングされ、一対の立上り部２７の外側面３１が露出される。また、上層導電部２３の底面に底面高さ調節層４３が残るように底面高さ調節層４３がエッチングされ、一対の立上り部２７の内側面２９が露出される。

半導体基板９のどの位置においても、素子分離絶縁層５がエッチングされる量は略同じなので、立上り部２７の上面から素子分離絶縁層５までの距離ｄ１は、全てのメモリセルで略同じとなる。立上り部２７の上面から底面高さ調節層４３までの距離ｄ２も同じことが言える。

また、素子分離絶縁層５と底面高さ調節層４３とは、同時にエッチングされるので、距離ｄ１と距離ｄ２とは連動している。例えば、素子分離絶縁層５が底面高さ調節層４３とエッチングレートが等しければ、ｄ２＝ｄ１＋α、となる。ここで、αは、このエッチングの前の段階における素子分離絶縁層５の上面と底面高さ調節層４３の上面との高さの差である。差がなければ、α＝０である。一方、素子分離絶縁層５と底面高さ調節層４３のエッチングレートの比がβであれば、ｄ２＝βｄ１＋α、となる。

図２８の工程後、図２２に示すように、内側面２９、外側面３１及び底面高さ調節層４３の上に、第１実施形態と同様にして誘電体層１９を形成する。ここで、立上り部２７の上面から底面高さ調節層４３までの距離ｄ２（図２８）は、誘電体層１９の厚みよりも大きくされている。この理由は、距離ｄ２が誘電体層１９の厚みより小さければ、一対の立上げ部２７の内側面２９間の空間が誘電体層１９で埋まるため、この空間に制御ゲートＣＧが形成できなくなるからである。最後に、誘電体層１９の上に制御ゲートＣＧを形成する。

（第２実施形態の製造方法２）
図２９〜図３１は、製造方法２を工程順に示す図であり、図２２の断面と対応している。製造方法２では、図３０に示すように、上層導電部２３のパターニング工程が先であり、底面高さ調節層４３の形成工程が後である。

まず、図２９、図３０に示す工程を行う。これらの工程は、第１実施形態の製造方法１で説明した図８、図９に示す工程と対応する。図３１に示すように、図２５（第２実施形態の製造方法１）で説明した方法と同様にして、底面高さ調節層４３となるシリコン酸化層４５を形成する。そして、例えば、反応性イオンエッチングにより、シリコン酸化層４５及び素子分離絶縁層５を除去すると、図２８に示す構造を得ることができる。後の工程は第２実施形態の製造方法１と同じである。

（第２実施形態の製造方法３）
図３２は、この製造方法３により作製された第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面の模式図である。第１実施形態の製造方法２と同様の方法により、上層導電部２３を素子分離絶縁層５側に延ばすことにより、上層導電部２３の幅を下層導電部２１の幅よりも大きくしている。

第２実施形態の製造方法３は、図１１〜図１３（第１実施形態の製造方法２）の工程後、図２５〜図２８の工程（第２実施形態の製造方法１）又は図３０〜図３１の工程（第２実施形態の製造方法２）を行う。なお、上層導電部２３の幅を下層導電部２１の幅よりも大きくする方法は、第１実施形態の製造方法３（図１５〜図１９）でもよい。
［第３実施形態］
１．第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造
図３３は、第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面構造を示す模式図であり、図４に示す断面のような制御ゲートＣＧに沿った断面を示している。第３実施形態では、上層導電部２３の外側面３１側において、制御ゲートＣＧが下層導電部２１と対向する位置まで延びるように形成されている。これにより生じる効果を詳細に説明する。

図３４に示すように、隣り合うメモリセルＭＣ０は素子分離絶縁層５により電気的に分離されている。しかし、メモリセルが微細化することにより、隣り合うメモリセル間の距離が短くなると、メモリセル間の干渉（ノイズ）の問題が生じる。つまり、メモリセルＭＣ０（ａ）にデータを書込みする際にそのメモリセルの電荷蓄積層１７に電圧変化が生じると、容量結合により隣に位置するメモリセルＭＣ０（ｂ）の電荷蓄積層１７の電圧が変化することがある。このような変化が生じると、メモリセルＭＣ０（ｂ）のゲート絶縁層（トンネル酸化膜）１５にかかる電界が本来意図した値と異なり、トンネル電流が変化する。この結果、メモリセルＭＣ０（ｂ）の電荷蓄積層１７中の電荷量が所望の値とならず、メモリセルＭＣ０（ｂ）のしきい値が所望の値からずれて、誤書込みの状態になることがある。

図３３に示す第３実施形態では、上層導電部２３の外側面３１側において、制御ゲートＣＧが下層導電部２１と対向する位置まで延びるように形成されている。したがって、制御ゲートＣＧにより電荷蓄積層１７が静電シールドされることになる。よって、第３実施形態は、第１実施形態や第２実施形態よりも下層導電部２１において、容量結合を防止する効果を高めることができる。この結果、隣り合うメモリセル同士がノイズの影響を受けにくくすることができる。

そして、第３実施形態は、上層導電部２３の幅を下層導電部２１の幅よりも大きくすることにより、矢印Ｘで示すように、外側面３１側の制御ゲートＣＧと、ゲート絶縁層１５下の半導体基板９と、の間に素子分離絶縁層５が位置した構造にしている。このため、制御ゲートＣＧと半導体基板９との間に素子分離絶縁層５と誘電体層１９が位置することになる。したがって、これらの間に誘電体層１９のみが位置する場合（つまり図４で素子分離絶縁層５上の制御ゲートＣＧを下層導電部２１と対向する位置まで延ばした場合）と比べて、これらの間の耐圧を維持する効果を向上させることができる。制御ゲートＣＧと半導体基板９との間には比較的大きな電位差が生じるので、上記構造は有用である。

また、第３実施形態において、素子分離絶縁層５はトレンチ２５に埋め込まれており、制御ゲートＣＧはトレンチ２５の上面よりも上に位置する構造を有する。制御ゲートＣＧがトレンチ２５内にまで延びていると、半導体基板９に反転層が形成され、隣接するメモリセル同士を電気的に分離できないことがある。上記構造によれば、このような事態を防止することができる。

なお、図３３に示すように、第３実施形態は第１実施形態と同様に上層導電部２３は高さが幅よりも大きくされているが、高さの値が幅の値以下でもよい。
２．第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法
図３５及び図３６は、この製造方法を工程順に示す図であり、図３３と対応している。図１１〜図１３（第１実施形態の製造方法２）又は図１５〜図１９（第１実施形態の製造方法３）の工程により、上層導電部２３の幅を下層導電部２１の幅よりも大きくする。

そして、図３５に示すように、トレンチ２５から突き出た部分３７に位置する上層導電部２３を、例えばＣＭＰにより研磨する。これより、下層導電部２１の上に互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する上層導電部２３にパターニングされる。

図３６に示すように、トレンチ２５内に素子分離絶縁層５が残るように、素子分離絶縁層５の上面が下層導電部２１より下になるまで、素子分離絶縁層５を例えば反応性イオンエッチングする。これにより、一対の立上り部２７の外側面３１を露出させる。

その後、いままで説明してきた方法と同様に、内側面２９及び外側面３１の上に誘電体層１９を形成し、最後に、誘電体層１９の上に制御ゲートＣＧを形成する。
［電子カードおよび電子装置への適用］
次に、本発明の実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図３７は、本発明の実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本発明の実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図３８は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。

記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のように本発明の実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図３９Ａ−３９Ｊに示すような他の各種電子機器に適用することができる。即ち、図３９Ａに示すビデオカメラ、図３９Ｂに示すテレビジョン、図３９Ｃに示すオーディオ機器、図３９Ｄに示すゲーム機器、図３９Ｅに示す電子楽器、図３９Ｆに示す携帯電話、図３９Ｇに示すパーソナルコンピュータ、図３９Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図３９Ｉに示すヴォイスレコーダ、図３９Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す平面図である。 図１のII(a)-II(b)断面の模式図である。 図２のＮＡＮＤセルの等価回路図である。 図１のIV(a)-IV(b)断面の模式図である。 第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる電荷蓄積層の斜視図である。 第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法１を説明するための第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 同第５工程図である。 第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法２を説明するための第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法３を説明するための第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 同第５工程図である。 第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法４を説明するための第１工程図である。 同第２工程図である。 第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの制御ゲートＣＧに沿った断面の模式図である。 比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの断面を示す模式図である。 立上り部の高さのばらつきとカップリング比との関係を示すグラフである。 第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法１を説明するための第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 第２実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法２を説明するための第１工程図である。 同第２工程図である。 同第３工程図である。 第２実施形態の製造方法３で作製されたＮＡＮＤ型ＥＥＰＲＯＭの断面を示す模式図である。 第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面を示す模式図である。 隣り合うメモリセル同士で容量結合が生じている状態を示す図である。 第３実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明するための第１工程図である。 同第２工程図である。 本発明の実施形態に係る電子カードおよび電子装置の構成図である。 本発明の実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図である。 本発明の実施形態に係る電子装置の第２例であるビデオカメラを示す図である。 本発明の実施形態に係る電子装置の第３例であるテレビジョンを示す図である。 本発明の実施形態に係る電子装置の第４例であるオーディオ機器を示す図である。 本発明の実施形態に係る電子装置の第５例であるゲーム機器を示す図である。 本発明の実施形態に係る電子装置の第６例である電子楽器を示す図である。 本発明の実施形態に係る電子装置の第７例である携帯電話を示す図である。 本発明の実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図である。 本発明の実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図である。 本発明の実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図である。 本発明の実施形態に係る電子装置の第１１例であるＰＣカードを示す図である。

符号の説明

１・・・メモリセルアレイ、３・・・素子形成領域、５・・・素子分離絶縁層、７・・・ＮＡＮＤセル、９・・・半導体基板、１１・・・不純物領域、１３・・・チャネル領域、１５・・・ゲート絶縁層、１７・・・電荷蓄積層、１９・・・誘電体層、２１・・・下層導電部、２３・・・上層導電部、２５・・・トレンチ、２７・・・立上り部、２９・・・内側面、３１・・・外側面、３３・・・底面、３５・・・マスク材、３７・・・トレンチから突き出た部分、３９・・・上層マスク材、４１・・・下層マスク材、４３・・・底面高さ調節層、４５・・・シリコン酸化層、４７・・・保護層、Ｈ・・・上層導電部の高さ、Ｗ・・・上層導電部の幅、Ｄ・・・トレンチ間の距離、Ｇ・・・立上り部間のギャップ、ｄ１・・・立上り部の上面から素子分離絶縁層までの距離、ｄ２・・・立上り部の上面から底面高さ調節層までの距離、ＭＣ０〜１５・・・メモリセル、ＣＧ０〜１５・・・制御ゲート、ＳＧ１，２・・・選択ゲート、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・共通ソース線

Claims (27)

1. 素子形成領域を含む半導体基板と、
   前記素子形成領域の上に形成されたゲート絶縁層と、
   前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有すると共に高さが幅よりも大きい上層導電部と、を含む電荷蓄積層と、
   前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、
   前記内側面及び前記外側面の上に形成された誘電体層と、
   前記誘電体層の上に形成された制御ゲートと、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 素子形成領域を含む半導体基板と、
   前記素子形成領域の上に形成されたゲート絶縁層と、
   前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて配置された一対の立上り部により構成される内側面及び外側面を有する上層導電部と、を含む電荷蓄積層と、
   前記外側面側であって前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、
   前記内側面側に位置する前記上層導電部の底面に形成された底面高さ調節層と、
   前記内側面、前記外側面及び前記底面高さ調節層の上に形成された誘電体層と、
   前記誘電体層の上に形成された制御ゲートと、
   を有する複数のメモリセルを備えることを特徴とする不揮発性半導体記憶装置。
3. 前記上層導電部は高さが幅よりも大きい、ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記一対の立上り部の上面から前記底面高さ調節層までの距離は、前記複数のメモリセルにおいて略同じである、ことを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
5. 前記一対の立上り部の上面から前記底面高さ調節層までの距離と、前記一対の立上り部の上面から前記素子分離絶縁層までの距離とは略等しい、ことを特徴とする請求項２〜４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 前記一対の立上り部の上面から前記底面高さ調節層までの距離は、前記誘電体層の厚みよりも大きい、ことを特徴とする請求項２〜５のいずれか１項に記載の不揮発性半導体記憶装置。
7. 前記一対の立上り部の高さは、前記複数のメモリセルにおいてばらつきがある、ことを特徴とする請求項２〜６のいずれか１項に記載の不揮発性半導体記憶装置。
8. 素子形成領域を含む半導体基板と、
   前記素子形成領域の上に形成されたゲート絶縁層と、
   前記ゲート絶縁層の上に形成された下層導電部と、前記下層導電部の上に互いに間を設けて配置された一対の立上り部により構成される内側面及び外側面を有する上層導電部と、を含む電荷蓄積層と、
   前記外側面側であって前記素子形成領域を挟むように前記半導体基板の上に形成された素子分離絶縁層と、
   前記内側面及び前記外側面の上に形成された誘電体層と、
   前記外側面側で前記下層導電部と対向する位置まで延びるように前記誘電体層の上に形成された制御ゲートと、
   を備えることを特徴とする不揮発性半導体記憶装置。
9. 前記上層導電部は高さが幅よりも大きい、ことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
10. 前記外側面側の前記制御ゲートと、前記ゲート絶縁層下の前記半導体基板と、の間に前記素子分離絶縁層が位置する、ことを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置。
11. 前記素子分離絶縁層は前記半導体基板のトレンチに埋め込まれており、
    前記制御ゲートは前記トレンチの上面よりも上に位置する、
    ことを特徴とする請求項８〜１０のいずれか１項に記載の不揮発性半導体記憶装置。
12. 前記上層導電部の幅は前記下層導電部の幅よりも大きい、ことを特徴とする請求項１〜１１のいずれか１項に記載の不揮発性半導体記憶装置。
13. 前記一対の立上り部において、一方の立上り部と他方の立上り部とのギャップは、前記誘電体層の厚みの２倍よりも大きい、ことを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置。
14. 前記不揮発性半導体記憶装置はＮＡＮＤ型ＥＥＰＲＯＭである、ことを特徴とする請求項１〜１３のいずれか１項に記載の不揮発性半導体記憶装置。
15. 請求項１〜１４のいずれか１項に記載の不揮発性半導体記憶装置が搭載された電子カード。
16. カードインタフェースと、
    前記カードインタフェースに接続されたカードスロットと、
    前記カードスロットに電気的に接続可能な請求項１５に記載の前記電子カードと、
    を備えることを特徴とする電子装置。
17. 前記電子装置はディジタルカメラである、ことを特徴とする請求項１６に記載の電子装置。
18. 半導体基板の上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、
    前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、
    前記トレンチから突き出る長さが前記トレンチ間の距離よりも大きくなるように、前記トレンチ内に素子分離絶縁層を形成する工程と、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、
    前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有する前記上層導電部にパターニングする工程と、
    前記トレンチ内に前記素子分離絶縁層が残るように前記素子分離絶縁層をエッチングすることにより、前記一対の立上り部の前記外側面を露出する工程と、
    前記内側面及び前記外側面の上に誘電体層を形成する工程と、
    前記誘電体層の上に制御ゲートを形成する工程と、
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
19. 前記上層導電部の形成工程と前記上層導電部のパターニング工程との間に、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間を埋めるように、この部分に位置する前記上層導電部の上に保護層を形成する工程を含む、ことを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
20. 複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
    半導体基板の上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、
    前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、
    前記トレンチから突き出るように前記トレンチ内に素子分離絶縁層を形成する工程と、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、
    前記トレンチ内に前記素子分離絶縁層が残るように前記素子分離絶縁層をエッチングすることにより前記上層導電部の外側面を露出すると共に、前記上層導電部の底面に底面高さ調節層が残るように前記底面高さ調節層をエッチングすることにより前記上層導電部の内側面を露出する工程と、
    前記内側面及び前記外側面の上に誘電体層を形成する工程と、
    前記誘電体層の上に制御ゲートを形成する工程と、
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
21. 前記上層導電部の形成工程と前記外側面及び前記内側面の露出工程との間に、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間を埋めるように、この部分に位置する前記上層導電部の上に前記底面高さ調節層を形成する工程と、
    前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される前記内側面及び前記外側面を有する前記上層導電部にパターニングする工程と、
    を含むことを特徴とする請求項２０に記載の不揮発性半導体記憶装置の製造方法。
22. 前記上層導電部の形成工程と前記外側面及び前記内側面の露出工程との間に、
    前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される前記内側面及び前記外側面を有する前記上層導電部にパターニングする工程と、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間を埋めるように、この部分に位置する前記上層導電部の上に前記底面高さ調節層を形成する工程と、
    を含むことを特徴とする請求項２０に記載の不揮発性半導体記憶装置の製造方法。
23. 前記素子分離絶縁層の形成工程は、前記トレンチから突き出る長さが前記トレンチ間の距離よりも大きくなるように、前記トレンチ内に前記素子分離絶縁層を形成する、ことを特徴とする請求項２０〜２２のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
24. 半導体基板の上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層の上に電荷蓄積層の構成要素となる下層導電部を形成する工程と、
    前記下層導電部、前記ゲート絶縁層及び前記半導体基板を選択的にエッチングすることにより、前記半導体基板の素子形成領域の上に前記ゲート絶縁層及び前記下層導電部を残すと共に前記素子形成領域を挟むように前記半導体基板にトレンチを形成する工程と、
    前記トレンチから突き出るように前記トレンチ内に素子分離絶縁層を形成する工程と、
    前記素子分離絶縁層のうち前記トレンチから突き出た部分の間が埋まらないように、前記素子分離絶縁層及び前記下層導電部の上に前記電荷蓄積層の構成要素となる上層導電部を形成する工程と、
    前記上層導電部のうち前記素子分離絶縁層の上面に位置する部分を除去することにより、前記下層導電部の上に互いに間を設けて形成された一対の立上り部により構成される内側面及び外側面を有する前記上層導電部にパターニングする工程と、
    前記トレンチ内に前記素子分離絶縁層が残るように、前記素子分離絶縁層の上面が前記下層導電部より下になるまで、前記素子分離絶縁層をエッチングすることにより、前記一対の立上り部の前記外側面を露出する工程と、
    前記内側面及び前記外側面の上に誘電体層を形成する工程と、
    前記誘電体層の上に制御ゲートを形成する工程と、
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
25. 前記素子分離絶縁層の形成工程は、前記トレンチから突き出る長さが前記トレンチ間の距離よりも大きくなるように、前記トレンチ内に前記素子分離絶縁層を形成する、ことを特徴とする請求項２４に記載の不揮発性半導体記憶装置の製造方法。
26. 前記素子分離絶縁層の形成工程と前記上層導電部の形成工程との間に、前記素子分離絶縁層のうち前記トレンチから突き出た部分をエッチングにより細くする工程を含む、ことを特徴とする請求項１８〜２５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
27. 前記トレンチの形成工程において、上層マスク材及び下層マスク材を含むマスク材をマスクとして前記トレンチが形成され、
    前記素子分離絶縁層の形成工程と前記上層導電部の形成工程との間に、前記上層マスク材を除去した後、前記素子分離絶縁層のうち前記トレンチから突き出た部分を前記下層マスク材をマスクとしてエッチングにより細くし、前記下層マスク材を除去する工程を含む、ことを特徴とする請求項１８〜２５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。

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