JP5088174B2 - 復調回路 - Google Patents

Description

本発明は、ＲＺ−ＭＰＳＫ（Ｍ＝２ⁿ）信号を受信して復調するＲＺ−ＭＰＳＫ復調回路、およびＰＣＭ符号信号の符号を変換する符号回路に係わる。

近年、光通信システムにおいては、ＤＰＳＫ（Differential Phase Shift Keying）などの変調／復調技術が利用されてきている。ＤＰＳＫでは、情報は互いに隣接する２つのシンボル間の位相変化により搬送される。２値ＤＰＳＫ（すなわち、ＤＢＰＳＫ）では、シンボル間の位相変化は「０」又は「π」に限定される。４つの位相変化（０，π／２，π，３π／２）を使用する方式は、４値ＤＰＳＫ（すなわち、ＤＱＰＳＫ）と呼ばれる。ＤＰＳＫは、従来の２値振幅シフトキーイング（ＯＯＫ：On-Off Keyingとも言う）と比較すると、光Ｓ／Ｎ比（ＯＳＮＲ：Optical Signal-to-Noise Ratio）が３dB程度改善し、また、非線形効果に対する耐力が向上する。

光ＤＱＰＳＫは、４値シンボルを送信するので（すなわち、１シンボルで２ビットのデータを送信するので）、スペクトル効率が２倍になる。これにより、電気テバイスの動作速度に対する要求、光分散の調整、偏波モード分散が緩和される。すなわち、光ＤＱＰＳＫは、次世代の光通信システムの有力候補である。なお、光ＤＱＰＳＫ送信機／受信機の構成および動作については、例えば、特許文献１に記載されている。

図２４は、光ＤＱＰＳＫ伝送システムの構成例を示す図である。図２４に示す光送信機２００は、ＤＱＰＳＫプリコーダ２１０、光源２２０、位相変調器２３０Ａ、２３０Ｂ、および強度変調器２４０を備える。ＤＱＰＳＫプリコーダ２１０は、送信データから１組のデータ（data1, data2）を生成する。光源２２０は、所定の波長を持ったＣＷ光を生成する。このＣＷ光は、位相変調器２３０Ａ、２３０Ｂに入力される。位相変調器２３０Ａ、２３０Ｂに入力される１組のＣＷ光は、互いにπ／２だけ位相がシフトするように制御される。

位相変調器２３０Ａは、データdata１に基づいて、光源２１０により生成されるＣＷ光の光位相を「０」又は「π」に変調する。位相変調器２３０Ｂは、データdata２に基づいて、上記ＣＷ光の光位相を「π／２」又は「３π／２」に変調する。位相変調器２３０Ａ、２３０Ｂの出力信号を合波することにより、光ＤＱＰＳＫ信号が得られる。この光ＤＱＰＳＫ信号は、強度変調器２４０においてＲＺ強度変調が行われた後、光伝送路４０１に送出される。この構成により、光ＲＺ−ＤＱＰＳＫ信号が光伝送路４０１に送出される。光伝送路４０１は、ＷＤＭ（Wavelength Division Multiplexing）回線である。

光伝送路４０１上には、この実施例では、光ＷＤＭ回路４０２、光増幅器（AMP）、およびＷＤＭ光を波長毎に分離する分離回路４０３を有する。さらに、この実施例では、光受信機３００の前段に光分散補償器（ＯＤＣ）４０４が設けられている。一般に、光増幅器においては光Ｓ／Ｎ比が劣化し、また、光ファイバ長距離伝送においては波長分散および偏波モード分散が発生する。ＯＤＣは、操作量に対して主に一次分散を補償する。

光受信機３００は、遅延干渉計（Delay Interferometer）３１０Ａ、３１０Ｂ、バランスド光検出器（TWIN-PD）３２０Ａ、３２０Ｂ、識別回路３３０Ａ、３３０Ｂ、デコーダ３４０、制御回路３５０を備える。そして、光ＤＱＰＳＫ信号は、分岐されて遅延干渉計３１０Ａ、３１０Ｂに与えられる。

遅延干渉計３１０Ａは、光ＲＺ−ＤＱＰＳＫ信号を１シンボル時間だけ遅延させた信号と、光ＲＺ−ＤＱＰＳＫ信号の位相をπ／４だけシフトさせた信号との干渉信号を出力する。一方、遅延干渉計３１０Ｂは、光ＲＺ−ＤＱＰＳＫ信号を１シンボル時間だけ遅延させた信号と、光ＲＺ−ＤＱＰＳＫ信号の位相を−π／４だけシフトさせた信号との干渉信号を出力する。バランスド光検出器３２０Ａ、３２０Ｂは、それぞれ、遅延干渉計３１０Ａ、３１０Ｂの出力光信号を電気信号に変換する。この構成により得られる１組の電気信号は、強度変調信号（ここでは、ＲＺ符号信号）である。

データ再生回路３３０Ａ、３３０Ｂは、それぞれ光検出器３２０Ａ、３２０Ｂにより得られる信号から、データ（Ｉチャネル信号、Ｑチャネル信号）を再生する。デコーダ３４０は、Ｉチャネル信号およびＱチャネル信号に対して、ＤＱＰＳＫプリコーダ１１０の処理に対応するビット入替処理を行う。制御回路３５０は、フィードバック制御により、遅延干渉計３１０Ａ、３１０Ｂの移相要素を目標値（π／４、−π／４）に調整する。これにより、送信データが再生される。

図２５は、データ再生回路の動作を説明する図である。データ再生回路は、所定の周波数のクロック信号を利用して、入力信号の各ビットが「０」または「１」のいずれであるのかを識別する。ビットレートと同じ周波数を持ったクロック信号１を使用する場合は、クロック信号１の立上りエッジで信号が識別される。また、ビットレートの２分の１の周波数を持ったクロック信号２を使用する場合は、クロック信号２の立上りエッジ及び立下りエッジの双方で信号が識別される。

光検出器３２０Ａ、３２０Ｂと、データ再生回路３３０Ａ、３３０Ｂとの間には、それぞれ、図２６に示すように、線形増幅器３５１および等化器３５２を設けるようにしてもよい。等化器３５２は、光信号の分散を等化し、ＥＤＣ機能を提供する。また、等化器３５２は、増幅機能を備えるようにしてもよい。

なお、関連するとして、特許文献２には、ＤＱＰＳＫ信号により搬送される信号を正確に識別してデータを再生する受信回路が記載されている。
特表２００４−５１６７４３号公報（ＷＯ２００２／０５１０４１，ＵＤ２００４／００８１４７） 特開２００７−６０４４３号公報

光通信システムにおける伝送レートの高速化は急速に進んでいる。例えば、ＤＱＰＳＫ方式で４３Gbpsデータを伝送する場合、ＩチャネルおよびＱチャネルのビットレートはそれぞれ２１．５Gbpsとなる。

しかしながら、受信機内で電気信号を処理する回路の高速化は十分でない。すなわち、上述のような高速データをフィルタリングする等化器を実現することは容易ではない。例えば、ＩＴＵ規格において、ＮＲＺ強度変調信号を等化するフィルタの高域遮断周波数として「ビットレート×０．７５[Hz]」が推奨されているが、このような高速の等化器を実現することは容易ではない。このため、ノイズを十分に除去できず、Ｓ／Ｎ比が劣化してしまう。また、上述のような高速データを識別するデータ再生回路を実現することも容易ではない。例えば、ビットレートが高くなると、波形歪に対する耐力が低下する。

この結果、データ再生回路において誤った識別が行われる確率が高くなってしまう。特に、光伝送路において発生した分散が十分に補償されていない場合には、誤り率が劣化してしまう。

本発明の課題は、伝送レートの高い信号であっても送信データを正しく再生できる復調回路を提供することである。

本発明の復調回路は、光ＲＺ−ＰＳＫ信号から送信データを再生する光受信機において使用される復調回路であって、複数の変換回路と、前記光ＲＺ−ＰＳＫ信号から得られるアナログ信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の変換回路に導くアナログセレクタと、前記複数の変換回路の出力信号からそれぞれデータを再生する複数の再生回路、を有する。各変換回路は、対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、前記対応する分離信号および前記遅延信号を加算する加算手段、を備える。前記複数の再生回路は、それぞれ、対応する変換回路の加算手段の出力信号を利用してデータを再生する。

本発明の復調回路においては、変換回路の個数をＮとすると、各再生回路により再生されるデータの伝送レートは、光ＲＺ−ＰＳＫ信号により伝送されるデータと比べて、Ｎ分の１になる。また、各変換回路の加算手段において分離信号および前記遅延信号を加算することにより、信号のフォーマットが変換される。

前記アナログセレクタは、例えば、前記アナログ信号をビット毎に選択して第１の変換回路および第２の変換回路に交互に導く１：２アナログデマルチプレクサで実現するようにしてもよい。さらに、前記遅延手段は、直列的に接続された第１〜第３の遅延要素を含み、第１〜第３の遅延信号を生成するようにしてもよい。この場合、前記第１〜第３の遅延要素の遅延時間は、それぞれ、前記アナログ信号により伝搬されるデータの１ビット時間の２分の１であり、前記加算手段は、前記分離信号および前記第１〜第３の遅延信号を加算する。

この構成によれば、各再生回路により再生されるデータの伝送レートは、光ＲＺ−ＰＳＫ信号により伝送されるデータと比べて、２分の１になる。また、各変換回路の出力信号は、ＮＲＺ符号信号となる。

本発明の符号回路は、正の電位および電位ゼロの組合せによって論理１を表し、負の電位および電位ゼロの組合せによって論理ゼロを表すＰＣＭ符号信号をＮＲＺ符号信号に変換する構成であって、複数の遅延加算回路と、前記ＰＣＭ符号信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の遅延加算回路に導くデマルチプレクサ、を有する。各遅延加算回路は、対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、前記対応する分離信号および前記遅延信号を加算する加算手段、を備える。

開示の復調回路によれば、伝送レートの高い信号であっても精度よく送信データを再生できる。

＜＜実施形態の復調回路＞＞
実施形態の復調回路は、光ＲＺ−ＰＳＫ信号から送信データを再生する光受信機において使用される。ここで、ＲＺ−ＰＳＫ信号は、ＲＺ−２ⁿＰＳＫ信号およびＲＺ−Ｄ２ⁿＰＳＫ信号を含むものとする。「ｎ」は整数である。例えば、「ｎ＝１」は、ＲＺ−ＢＰＳＫ信号またはＲＺ−ＤＢＰＳＫ信号に相当し、「ｎ＝２」は、ＲＺ−ＱＰＳＫ信号またはＲＺ−ＤＱＰＳＫ信号に相当する。

実施形態の光受信機は、以下の説明では、例えば、図２４に示す光ＤＱＰＳＫ伝送システムにおいて使用される光受信機３００である。すなわち、実施形態の光受信機は、光送信機２００から送信される光ＲＺ−ＤＱＰＳＫ信号を受信する。ここで、光送信機２００は、上述したように、送信データに基づいて光ＤＱＰＳＫ信号を生成し、さらにその光ＤＱＰＳＫ信号を強度変調することによって光ＲＺ−ＤＱＰＳＫ信号を生成する。強度変調器２４０は、例えば、シンボル期間ごとに、その開始時および終了時の電力がゼロであり且つその中間領域で電力が最大となるように光ＤＱＰＳＫ信号の強度を変化させる。一例としては、各シンボル期間の送信電力がサインθ（θ＝０〜π）に比例するように強度変調が行われる。

光受信機は、上述のようにして生成された光ＲＺ−ＤＱＰＳＫ信号を受信する。光ＲＺ−ＤＱＰＳＫ信号は、図２４に示すように、分岐されて１組の光遅延干渉計３１０Ａ、３１０Ｂに導かれる。光遅延干渉計３１０Ａから出力される光信号は光検出器３２０Ａによりアナログ電気信号に変換され、光遅延干渉計３１０Ｂから出力される光信号は光検出器３２０Ｂによりアナログ電気信号に変換される。

実施形態の復調回路は、上述の光検出器３２０Ａ、３２０Ｂにより検出されるアナログ電気信号を復調してデータを再生する。ここで、光検出器３２０Ａの出力信号からデータを再生する復調回路および光検出器３２０Ｂの出力信号からデータを再生する復調回路の構成および動作は、基本的に、互いに同じである。

＜第１の実施例＞
図１は、第１の実施例の復調回路の構成を示す図である。この復調回路は、上述したように、例えば、図２４に示す光受信機３００に設けられる。そして、この復調回路の入力信号は、光検出器３２０Ａ（または、３２０Ｂ）により検出されるアナログ電気信号ａである。なお、この入力信号により伝搬されるデータのビットレートは「ｆ₀」であるものとする。

線形増幅器１は、信号ａを線形増幅する。等化フィルタ２は、線形増幅器１の出力信号をフィルタリングする。等化フィルタ２は、例えば、トムソン型またはベッセル型の４次または５次のローパスフィルタであり、カットオフ周波数（すなわち、高域遮断周波数）は「ｆ₀×0.7〜0.8」である。クロック再生回路３は、等化フィルタ２から出力される信号ｂを利用してクロック信号を再生する。再生されるクロック信号の周波数は、たとえば「ｆ₀」または「ｆ₀／２」である。ただし、再生すべきクロック信号の周波数は、特に限定されるものではなく、アナログパルスセレクタ４において信号を適切に分離できればよい。

アナログパルスセレクタ４は、１：２デマルチプレクサであり、等化フィルタ２から出力される信号ｂを時分割で分離し、信号ｃ１および信号ｃ２を生成する。アナログパルスセレクタ４の後段には、遅延加算回路１０、２０が設けられている。そして、アナログパルスセレクタ４は、信号ｃ１、ｃ２をそれぞれ遅延加算回路１０、２０に導く。即ち、信号ｃ１、ｃ２は、それぞれ遅延加算回路１０、２０に入力される。

遅延加算回路１０は、遅延要素１１〜１３および加算回路１４を備える。信号ｃ１は、加算回路１４に与えられると共に、遅延要素１１に与えられる。遅延要素１１〜１３は、直列的に接続されており、「τだけ遅延した信号ｃ１（ｃ１＋τ）」「２τ遅延した信号ｃ１（ｃ１＋２τ）」「３τ遅延した信号ｃ１（ｃ１＋３τ）」を生成する。遅延要素１１〜１３の出力信号は加算回路１４に与えられる。すなわち、加算回路１４には、４つの信号（ｃ１、ｃ１＋τ、ｃ１＋２τ、ｃ１＋３τ）が与えられる。そして、加算回路１４
は、これら４つの信号を加算して信号ｄ１を生成する。なお、遅延時間τは、この実施例では、１ビット時間の２分の１である。すなわち、「τ＝（１／ｆ₀）×（１／２）」で遅延時間は定義される。また、各遅延要素１１〜１３は、例えば、電気信号を伝搬する導体線により実現され、遅延時間τは、その導体線の長さを適切に設定することにより実現される。

遅延加算回路２０の構成および動作は、遅延加算回路１０と同じである。したがって、遅延加算回路２０は、４つの信号（ｃ２、ｃ２＋τ、ｃ２＋２τ、ｃ２＋３τ）を加算して出力する。

等化フィルタ１５は、遅延加算回路１０から出力される信号ｄ１をフィルタリングする。等化フィルタ１５は、例えば、トムソン型またはベッセル型の４次または５次のローパスフィルタであり、カットオフ周波数（高域遮断周波数）は「（ｆ₀×0.7〜0.8）／２」である。等化フィルタ１５により、波形歪が平滑化されて、波形が成形される。データ再生回路１６は、等化フィルタ１５から出力される信号ｅ１の各ビットが「０」または「１」のいずれであるのかを識別する。

等化フィルタ２５およびデータ再生回路２６の構成および動作は、等化フィルタ１５およびデータ再生回路１６と同じである。すなわち、等化フィルタ２５は、遅延加算回路２０から出力される信号をフィルタリングする。データ再生回路２６は、等化フィルタ２５から出力される信号を識別する。

図２〜図３は、実施形態の復調回路の動作を説明する図である。なお、図２はアナログパルスセレクタ４の動作を示し、図３は遅延加算回路１０の動作を示している。
アナログパルスセレクタ４に入力される信号ｂは、図２４に示す光検出器（３２０Ａまたは３２０Ｂ）により得られる。光検出器から出力される信号ａは、例えば、データビットが「１」であるときに正の電位となり、データビットが「０」であるときに負の電位となるものとする。この信号ａは、線形増幅器１により増幅され、さらに等化フィルタ２によりフィルタリングされてアナログパルスセレクタ４に入力される。ただし、光送信機から送信される光信号は、強度変調された光ＲＺ−ＤＱＰＳＫ信号である。したがって、アナログパルスセレクタ４に入力される信号ｂは、図２（ａ）に示すように、データビットが「１」であるときに正のパルスとなり、データビットが「０」であるときに負のパルスとなる。すなわち、信号ｂは、ＲＺ符号信号である。

アナログパルスセレクタ４は、図２（ｂ）に示すクロック信号を利用して、信号ｂのパルスをビット毎に遅延加算回路１０、２０に交互に導く。図２（ｂ）に示すクロック信号の周波数は「ｆ₀」である。この場合、アナログパルスセレクタ４は、クロック信号の立上りエッジ（または、立下りエッジ）のタイミングで、出力チャネルを切り替える。

アナログパルスセレクタ４は、図２（ｃ）に示すクロック信号を利用して、信号ｂのパルスをビット毎に遅延加算回路１０、２０に交互に導くようにしてもよい。図２（ｃ）に示すクロック信号の周波数は「ｆ₀／２」である。この場合、アナログパルスセレクタ４は、クロック信号の電位レベルの極性（正の電位であるのか、負の電位であるのか）に従って、出力チャネルを切り替える。図２に示す例では、クロック信号の電位が正であるときは信号を遅延加算回路１０に導き、クロック信号の電位が負であるときは信号を遅延加算回路２０に導いている。

図２（ｄ）は遅延加算回路１０に導かれる信号ｃ１を示し、図２（ｅ）は遅延加算回路２０に導かれる信号ｃ２を示している。この実施例では、信号ｂの第１、３、５、．．．番目のビットに対応するパルスが信号ｃ１として遅延加算回路１０に導かれ、信号ｂの第
２、４、６、．．．番目のビットに対応するパルスが信号ｃ２として遅延加算回路２０に導かれている。なお、信号ｃ１、ｃ２において、パルスが存在しない時間領域の電位はゼロである。

図３（ａ）〜図３（ｄ）は、それぞれ、遅延加算回路１０の加算回路１４に与えられる信号ｃ１、ｃ１＋τ、ｃ１＋２τ、ｃ１＋３τを示している。図３（ｅ）は、図３（ａ）〜図３（ｄ）に示す４つの信号を重ねて表示している。図３（ｆ）は、図３（ａ）〜図３（ｄ）に示す４つの信号を加算することにより得られる信号ｄ１を示している。信号ｄ１は、複流方式のＮＲＺ符号で「１，０，１，１，０，０，．．．」を表している。すなわち、遅延加算回路１０は、ＲＺ符号の信号ｃ１をＮＲＺ符号の信号ｄ１に変換する。ただし、信号ｄ１の１ビット時間は、信号ｂの１ビット時間の２倍である。

同様に、遅延加算回路２０は、信号ｃ２の符号をＮＲＺ符号に変換する。このとき、遅延加算回路２０から出力されるＮＲＺ符号信号の１ビット時間も、信号ｂの１ビット時間の２倍である。

図３（ｇ）は、等化フィルタ１５で信号ｄ１をフィルタリングすることにより得られる信号ｅ１を示している。データ再生回路１６は、識別クロック信号を利用して、信号ｅ１の各ビットを識別する。識別タイミングの周期は「２／ｆ₀」である。この識別により、信号ｃ１のデータが再生される。同様に、データ再生回路２６においては、信号ｃ２のデータが再生される。したがって、データ再生回路１６、２６により、信号ｂ１のデータが再生される。

このように、実施形態の復調回路においては、遅延加算回路１０、２０により１ビット時間が２倍に伸張される。すなわち、再生すべきデータの伝送レートは、実質的に２分の１に低下する。したがって、光ＤＱＰＳＫ伝送システムで伝送されるデータレートが非常に高い場合であっても、等化フィルタ１５、２５に要求される帯域は低くなり、波形歪を十分に補正することができる。すなわち、波形歪に対する耐力が向上する。また、既存の電気回路でＳ／Ｎ比を改善できる。さらに、データ再生回路の後段も回路も、要求される動作速度が低くなる。

図４〜図６は、波形応答のアイダイヤグラムのシミュレーション結果を示す図である。図４は、アナログパルスセレクタ４に入力される信号ｂのアイダイヤグラムである。ここでは、１ビット時間Ｔは、位相０〜３６０°で表されている。また、信号の電位（又は、電界強度）は、正規化されている。更に、送信データは、Ｍ系列PRBS9 MARK 1/2である。

図５は、アナログパルスセレクタ４から出力される信号ｃ１（または、ｃ２）のアイダイヤグラムである。信号ｃ１の周期は、２Ｔ（０〜７２０°）である。この実施例では、位相０〜３６０°にパルスが存在し、位相３６０〜７２０°の電位はゼロである。

図６は、遅延加算回路１０の出力信号のアイダイヤグラムである。この信号のクロスポイントは、回路遅延を無視するものとすると、位相９０°に位置する。すなわち、入力信号ｂに対してＴ／４だけ遅延することになる。この信号は、等化フィルタ１５でフィルタリングされた後、データ再生回路１６に入力される。データ再生回路１６は、上記遅延を考慮したタイミングで識別を行う。この実施例では、例えば、位相４５０°において信号を識別する。

図７〜図９は、入力波形が歪んでいる場合のアイダイヤグラムのシミュレーション結果を示す図である。ここでは、図７に示すように、立上り時間に対して立下り時間が長い場合を示す。図７に示す例では、立上り時間（０−１００％）はＴ／３、立下り時間（１０
０−０％）は２Ｔ／３である。なお、このような波長歪は、例えば、波長分散により発生する。

図８は、図７に示す信号ｂが入力されたときの信号ｃ１（または、ｃ２）のアイダイヤグラムである。そして、図９は、図７に示す信号ｂが入力されたときの遅延加算回路１０の出力信号のアイダイヤグラムである。図９に示す波形歪（電位の変動）は、等化フィルタ１５により抑制される。したがって、十分に大きなアイ開口が確保され、波形歪に対する耐力およびＳ／Ｎ比が向上する。すなわち、波長分散に対する耐力が向上する。

図１０〜図１２は、偏波分散により入力波形が歪んでいる場合のアイダイヤグラムのシミュレーション結果を示す図である。ここでは、光伝送路で発生する偏波分散がＴ／２に相当するＤＧＤ（Dispersion Group Delay）であるものとする。この場合、信号ｂの識別点付近の電位（または、電界強度）は、図１０に示すように、０．５Ｅとなる。すなわち、信号ｂの識別点付近の電位は、図４に示す偏波分散がない状態と比較して半分になる。このため、実施形態の復調回路を使用しなければ、データ再生回路において信号を識別するための閾値のマージンは小さくなり、誤り率は劣化してしまう。

図１１は、図１０に示す信号ｂが入力されたときの信号ｃ１（または、ｃ２）のアイダイヤグラムである。ここで、信号ｂは、ＲＺ符号信号であり、同符号連続パタンを有する。このため、信号ｃ１は、アナログパルスセレクタの応答速度が十分高速である場合、電位ゼロから電位０．５Ｅ（または、−０．５Ｅ）に極めて短時間に遷移する波形応答となる。しかし、実際の応答速度は有限である。よって、ここでは、アナログパルスセレクタ４において、電位ゼロから電位０．５Ｅに遷移する立上り時間、および電位ゼロから電位−０．５Ｅに遷移する立下り時間（０−１００％）が、Ｔ／４である場合を例とし示している。この作用により、信号ｃ１の立上り／立下りが２重になっている。

図１２は、図１０に示す信号ｂが入力されたときの遅延加算回路１０の出力信号のアイダイヤグラムである。遅延加算回路１０から出力される信号ｄ１は、波形歪が残っているが、等化フィルタ１５を用いてフィルタリングされると、識別点付近の電位は±０．７〜０．８Ｅ程度となる。すなわち、実施形態の復調回路を使用することにより、信号を識別するための電位のマージンは大きくなる。

なお、上述の例では、「ＤＧＤ＝Ｔ／２」であるものとしているが、実際のシステムで発生する偏波分散は、マクスウェル分布で示されるような確率分布である。すなわち、実際のアイダイヤグラムは図１２に示すものよりも複雑なものになる。しかしながら、実施形態の復調回路を使用することで識別マージンが向上することには変わりはない。

また、実施形態の復調回路では、加算回路１４によって４つのパルスが加算される。ここで、遅延加算回路１０、２０に入力されるパルスのＳ／Ｎ比が「Ｓ₀／Ｎ₀」であるものとする。そうすると、加算回路１４の出力信号のＳ／Ｎ比は「４Ｓ₀／４Ｎ₀＝Ｓ₀／Ｎ₀」である。すなわち、信号に含まれるノイズに対して、復調回路において発生するノイズが無視できる程度に十分に小さいものとすると、遅延加算回路１０、２０においてＳ／Ｎが劣化することはない。

一方、遅延加算回路１０、２０の後段に設けられる等化フィルタ１５、２５によって、Ｓ／Ｎ比は改善する。即ち、信号に含まれるノイズが白色である場合、等化フィルタ１５、２５は、データのビットレートが２分の１に低下しているので、データ再生回路１６、２６で識別すべきデータのビットレートに適したフィルタ特性（（ｆ₀×0.7〜0.8）／２）を容易に実現できる。このため、等化フィルタ１５、２５において信号Ｓはほとんど低減しない。さらに、遅延加算回路１０、２０の出力信号のデータのビットレートは１／２
に低下しているので、等化フィルタ１５、２５の周波数帯域も１／２であり、ノイズの電界強度は１／√２倍に低減される。したがって、実施形態の復調回路によれば、従来技術と比較して、Ｓ／Ｎ比が約√２倍だけ改善される。

このように、実施形態の復調回路によれば、データ再生回路で識別すべき信号のビット時間は、入力信号のビット時間の２倍になる。よって、波形歪に対する耐力が高くなる。また、データ再生回路の前段に設けるべき等化フィルタの帯域が低くなるので、好適なノイズ除去が可能となり、Ｓ／Ｎ比が改善する。

＜第２の実施例＞
図１に示す第１の実施例の復調回路において、アナログパルスセレクタ４は、入力信号ｂから生成するクロック信号を利用してその信号ｂを分離する。このとき、クロック信号のタイミングがずれたものとすると、波形歪が引き起こされる。そして、この波形歪により、データ再生回路における識別誤りが発生し得る。よって、アナログパルスセレクタ４における分離タイミングは、微調整を必要とすることがある。

図１３は、第２の実施例の復調回路の構成を示す図である。第２の実施例の復調回路の構成は、基本的には第１の実施例と同じである。ただし、第２の実施例の復調回路は、信号品質検出器３１および可変遅延回路３２を備える。

信号品質検出器３１は、データ再生回路１６、２６への入力信号、またはデータ再生回路１６、２６から出力される再生データに基づいて、信号の品質を検出する。データ再生回路１６、２６への入力信号を利用する場合は、例えば、アイ開口度、信号スペクトラムが検出される。また、再生データを利用する場合は、例えば、信号スペクトラム、ビットエラー率、パリティエラー、誤り訂正回路（ＦＥＣ）による誤り訂正数、最尤判定における尤度などが検出される。なお、信号品質検出器３１は、プロセッサを含んで構成されるようにしてもよい。

可変遅延回路３２は、クロック再生回路３とアナログパルスセレクタ４との間に設けられ、クロック再生回路３により生成されるクロック信号を遅延させる。
第２の実施例の復調回路では、フィードバック制御により、可変遅延回路３２による遅延時間が調整される。例えば、アイ開口度を検出する場合には、信号品質検出器３１は、電圧軸／位相軸が異なる複数の識別点で識別することにより得られる複数のデータの論理が一致するように遅延時間を調整する。データ再生回路１６、２６への入力信号のスペクトルを検出する場合には、信号品質検出器３１は、波形歪が最小になるように遅延時間を調整する。データ再生回路１６、２６からの出力信号のスペクトルを検出する場合には、信号品質検出器３１は、同期検波出力の平均値を最大にするように遅延時間を調整する。ビットエラー率、パリティエラー、ＦＥＣによる誤り訂正数を検出する場合には、信号品質検出器３１は、エラー率が最小になるように遅延時間を調整する。

＜第３の実施例＞
図１４は、第３の実施例の復調回路の構成を示す図である。第３の実施例の復調回路の構成は、基本的には第１の実施例と同じである。ただし、第３の実施例の復調回路は、信号品質検出器３１を備える。そして、各遅延加算回路１０、２０が備える遅延要素１１〜１３の遅延時間は、信号品質検出器３１からの制御信号により調整可能である。

信号品質検出器３１は、上述したように、データ再生回路１６、２６への入力信号、またはデータ再生回路１６、２６から出力される再生データに基づいて、信号の品質を検出する。そして、遅延加算回路１０、２０が備える遅延要素１１〜１３の遅延時間は、フィードバック制御により調整される。このフィードバック制御は、基本的に、第２の実施例
と同じである。

＜第４の実施例＞
図１５は、第４の実施例の復調回路の構成を示す図である。第４の実施例の復調回路の構成は、基本的には第１の実施例と同じである。ただし、第４の実施例の復調回路は、信号品質検出器３１を備える。そして、等化フィルタ１５、２５のカットオフ周波数は、信号品質検出器３１からの制御信号により調整可能である。例えば、等化フィルタ１５、２５が容量成分を含んで構成される場合、カットオフ周波数は、その容量成分を変えることにより調整可能である。

信号品質検出器３１は、上述したように、データ再生回路１６、２６への入力信号、またはデータ再生回路１６、２６から出力される再生データに基づいて、信号の品質を検出する。そして、等化フィルタ１５、２５のカットオフ周波数は、フィードバック制御により調整される。このフィードバック制御は、基本的に、第２の実施例と同じである。この構成により、高次の波形歪の低減、およびＳ／N比の改善を図ることができ、データ再生回路における識別マージンが向上する。

＜第５の実施例＞
図１６は、第５の実施例の復調回路の構成を示す図である。第５の実施例の復調回路の構成は、基本的には第１の実施例と同じである。ただし、第５の実施例の復調回路は、信号品質検出器３１を備える。そして、等化フィルタ２のカットオフ周波数は、信号品質検出器３１からの制御信号により調整可能である。例えば、等化フィルタ２が容量成分を含んで構成される場合、カットオフ周波数は、その容量成分を変えることにより調整可能である。

信号品質検出器３１は、上述したように、データ再生回路１６、２６への入力信号、またはデータ再生回路１６、２６から出力される再生データに基づいて、信号の品質を検出する。そして、等化フィルタ２のカットオフ周波数は、フィードバック制御により調整される。このフィードバック制御は、基本的に、第２の実施例と同じである。この構成により、入力信号の高次の波形歪を低減することができる。

＜第６の実施例＞
図１７は、第６の実施例の復調回路の構成を示す図である。第６の実施例の復調回路の構成は、基本的には第１の実施例と同じである。ただし、第６の実施例の復調回路は、遅延要素３３、３４を備える。また、データ再生回路１６、２６は、それぞれＤフリップフロップ回路である。

遅延要素３３、３４は、クロック生成回路３により生成されるクロック信号を遅延させる。このクロック信号の周波数は「ｆ₀／２」である。また、このクロック信号は、例えば、アナログパルスセレクタ４に与えるべきクロック信号を２分周することにより生成される。遅延要素３３、３４によりタイミングが調整されたクロック信号は、それぞれ、データ再生回路１６、２６に与えられる。そして、データ再生回路１６、２６は、それぞれ与えられるクロック信号に従ってデータを再生する。この構成では、遅延要素３３、３４の遅延時間は、信号品質が最適化されるように、予め調整されて固定される。

＜第７の実施例＞
図１８は、第７の実施例の復調回路の構成を示す図である。第７の実施例の復調回路の構成は、基本的には第６の実施例と同じである。ただし、第７の実施例の復調回路は、信号品質検出器３１を備える。また、遅延要素３３、３４の遅延時間は、信号品質検出器３１からの制御信号により調整可能である。

信号品質検出器３１は、上述したように、データ再生回路１６、２６への入力信号、またはデータ再生回路１６、２６から出力される再生データに基づいて、信号の品質を検出する。そして、遅延要素３３、３４の遅延時間は、フィードバック制御により調整される。このフィードバック制御は、基本的に、第２の実施例と同じである。

このように、第２〜第７の実施例として示した復調回路は、それぞれ、第１の実施例の構成に対して付加的な機能を有する。これらの付加的な機能は、任意に組合せることができる。

＜光受信機＞
実施形態の復調回路を備える光受信機について説明する。光受信機は、光ＲＺ−２ⁿＰＳＫ（ｎは、２以上の整数）信号を受信してデータを再生するものとする。以下では、光ＲＺ−ＤＱＰＳＫ（すなわち、ｎ＝２）信号を受信する光受信機について説明する。

図１９は、実施形態の復調回路を備える光受信機の構成を示す図である。この光受信機は、Ｉブランチ信号を復調するための復調回路１０１、およびＱブランチ信号を復調するための復調回路１０２を備える。復調回路１０１、１０２は、互いに同じ構成であり、ここでは、上述した第１の実施例の復調回路が使用されるものとする。なお、クロック再生回路３および信号品質検出器３１は、復調回路１０１、１０２により共用される。

入力光ＲＺ−ＤＱＰＳＫ信号は、分岐されてＩブランチおよびＱブランチに導かれる。光移相変換器４１、５１は、例えば、図２４に示す遅延干渉計３１０Ａ、３１０Ｂに相当し、それぞれ、互いに隣接するシンボル間の位相差に応じた光信号を生成する。光検出回路４２、５２は、例えば、図２４に示すバランスド光検出器（TWIN-PD）３２０Ａ、３２０Ｂに相当し、それぞれ、光移相変換器４１、５１から出力される光信号を電気信号に変換する。そして、光検出回路４２、５２により得られる電気信号が、それぞれ、復調回路１０１、１０２に入力される。

復調回路１０１は、Ｉブランチの入力信号から再生データ１、２を得る。同様に、復調回路１０２は、Ｑブランチの入力信号から再生データ３、４を得る。そして、再生データ１〜４から送信データが求められる。

クロック再生回路３は、Ｉブランチの入力信号からクロック信号を再生する。再生されたクロック信号は、ＩブランチおよびＱブランチ双方のアナログパルスセレクタに与えられる。遅延要素３２ａは、Ｉブランチのアナログパルスセレクタに与えるべきクロック信号を遅延させ、遅延要素３２ｂは、Ｑブランチのアナログパルスセレクタに与えるべきクロック信号を遅延させる。そして、信号品質検出器３１は、信号品質が最適化されるように、遅延要素３２ａ、３２ｂの遅延時間を調整する。この構成によれば、ＩブランチおよびＱブランチのアナログパルスセレクタの動作タイミングを互いに一致させることができる。

図２０は、実施形態の復調回路を備える光受信機の他の構成例を示す図である。図２０において、クロック再生回路６１は、遅延加算回路の後段に設けられる１または複数の等化フィルタの出力信号からクロック信号を再生する。このクロック信号は、復調回路１０１が備える１組のデータ再生回路（例えば、Ｄフリップフロップ）６２、６３および復調回路１０２が備える１組のデータ再生回路（例えば、Ｄフリップフロップ）６４、６５に与えられる。各データ再生回路６２〜６５は、そのクロック信号を利用して信号を識別してデータを再生する。そして、信号品質検出器３１は、信号品質が最適化されるように、各データ再生回路６２〜６５に与えるべきクロック信号のタイミングを調整する。この構
成によれば、４つのデータ再生回路６２〜６５の再生タイミングを互いに一致させることができる。

なお、実施形態に係る光受信機は、図１９および図２０に示す機能の双方を備えるようにしてもよい。
＜変形例等＞
上述の実施例で示した復調回路は、２つの遅延加算回路を備え、アナログパルスセレクタ４が入力信号を時間分割で分離してそれら２つの遅延加算回路に導く構成である。しかし、本発明は、この構成に限定されるものではなく、３以上の遅延加算回路を備える構成であってもよい。

また、上述の実施例で示した遅延加算回路は、３個の遅延要素を備え、各遅延要素の遅延時間τは「１／２ｆ₀」である。しかし、本発明は、この構成に限定されるものではなく、遅延要素の個数および遅延時間τを変更することも可能である。ただし、ｍ個の遅延要素を備える場合、「τ（ｍ＋１）＝２／ｆ₀」であることが好ましい。

さらに、線形増幅器１、等化フィルタ２、等化フィルタ１５、１６は、必須の構成要素ではない。すなわち、光検出器により得られる信号が直接的にアナログパルスセレクタ４に与えられるようにしてもよいし、遅延加算回路１０、２０の出力信号が直接的にデータ再生回路１６、２６に与えられるようにしてもよい。

＜＜ＰＣＭ受信回路＞＞
上述した第１〜第７の実施例の復調回路は、ＰＣＭ符号信号の符号を変換する符号回路として動作することも可能である。以下、ＰＣＭ符号信号をＮＲＺ符号信号に変換する符号回路について説明する。

実施形態の符号回路は、例えば、図２１に示すＰＣＭ符号信号をＮＲＺ符号信号に変換する。図２１に示すＰＣＭ符号信号は、正の電位「＋Ｅ」および電位ゼロの組合せによって論理１を表し、負の電位「−Ｅ」および電位ゼロの組合せによって論理ゼロを表す。図２１において、時間Ｔは、１ビット時間に相当する。図２１（ａ）に示すＰＣＭ符号信号では、「１」ビットは、２分の１ビット時間の「＋Ｅ」及びそれに続く２分の１ビット時間の「ゼロ」により表され、「０」ビットは、２分の１ビット時間の「−Ｅ」及びそれに続く２分の１ビット時間の「ゼロ」により表される。一方、図２１（ｂ）に示すＰＣＭ符号信号では、「１」ビットは、２分の１ビット時間の「ゼロ」及びそれに続く２分の１ビット時間の「＋Ｅ」により表され、「０」ビットは、２分の１ビット時間の「ゼロ」及びそれに続く２分の１ビット時間の「−Ｅ」により表される。

図２２〜図２３は、符号回路の動作を説明する図である。なお、図２２はアナログパルスセレクタ４による分離動作を示し、図２３は遅延加算回路１０による遅延加算動作を示している。

図２２〜図２３に示す動作は、基本的に、図２〜図３を参照しながら説明した復調動作と同じである。すなわち、入力ＰＣＭ符号信号は、図２２に示すように、ビット毎に分離されて遅延加算回路１０、２０に導かれる。遅延加算回路１０、２０は、各パルス（Ｐ）にその遅延成分（Ｐ＋τ、Ｐ＋２τ。Ｐ＋３τ）を加算することにより、入力ＰＣＭ符号信号と比較して２倍のビット時間を持ったＮＲＺ符号ビットを生成する。なお、符号変換動作は、アナログパルスセレクタおよび複数の遅延加算回路により可能である。

以上の実施例１〜７を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
光ＲＺ−ＰＳＫ信号から送信データを再生する光受信機において使用される復調回路であって、
複数の変換回路と、
前記光ＲＺ−ＰＳＫ信号から得られるアナログ信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の変換回路に導くアナログセレクタと、
前記複数の変換回路の出力信号からそれぞれデータを再生する複数の再生回路、を有し、
各変換回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備え、
前記複数の再生回路は、それぞれ、対応する変換回路の加算手段の出力信号を利用してデータを再生する
ことを特徴とする復調回路。
（付記２）
付記１に記載の復調回路であって、
前記アナログセレクタは、前記アナログ信号をビット毎に選択して第１の変換回路および第２の変換回路に交互に導く１：２アナログデマルチプレクサである
ことを特徴とする復調回路。
（付記３）
付記２に記載の復調回路であって、
前記遅延手段は、直列的に接続された第１〜第３の遅延要素を含み、第１〜第３の遅延信号を生成し、
前記第１〜第３の遅延要素の遅延時間は、それぞれ、前記アナログ信号により伝搬されるデータの１ビット時間の２分の１であり、
前記加算手段は、前記分離信号および前記第１〜第３の遅延信号を加算する
ことを特徴とする復調回路。
（付記４）
付記１に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記アナログセレクタにおける分離タイミングを調整する調整手段、をさらに備える
ことを特徴とする復調回路。
（付記５）
付記１に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記遅延手段の遅延時間を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
（付記６）
付記１に記載の復調回路であって、
前記加算手段と前記再生回路との間に設けられる等化フィルタと、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記等化フィルタのカットオフ周波数を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
（付記７）
付記１に記載の復調回路であって、
前記アナログセレクタの前段に設けられる等化フィルタと、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記等化フィルタのカットオフ周波数を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
（付記８）
付記１に記載の復調回路であって、
前記アナログセレクタにおける分離タイミングを指示するクロック信号を生成するクロック生成回路をさらに備え、
前記再生回路は、前記クロック信号を利用してデータを再生することを特徴とする復調回路。
（付記９）
付記８に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記クロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする復調回路。
（付記１０）
光ＲＺ−２ⁿＰＳＫ（ｎは、２以上の整数）信号を分岐してＩブランチおよびＱブランチに導き、各ブランチにおいて光ＲＺ−２ⁿＰＳＫ信号を復調する光受信機であって、
前記ＩブランチおよびＱブランチにそれぞれ付記１に記載の復調回路を備えることを特徴とする光受信機。
（付記１１）
付記１０に記載の光受信機であって、
各ブランチのアナログセレクタにおける分離タイミングを指示するクロック信号を生成するクロック生成回路と、
各ブランチの信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記クロック生成回路から各ブランチのアナログセレクタに与えるべき前記クロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする光受信機。
（付記１２）
付記１０に記載の光受信機であって、
各ブランチの信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、各ブランチの再生回路において使用されるクロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする光受信機。
（付記１３）
正の電位および電位ゼロの組合せによって論理１を表し、負の電位および電位ゼロの組合せによって論理ゼロを表すＰＣＭ符号信号をＮＲＺ符号信号に変換する符号回路であって、
複数の遅延加算回路と、
前記ＰＣＭ符号信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の遅延加算回路に導くデマルチプレクサ、を有し、
各遅延加算回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備える
ことを特徴とする符号回路。

第１の実施例の復調回路の構成を示す図である。 実施形態の復調回路の動作を説明する図（その１）である。 実施形態の復調回路の動作を説明する図（その２）である。 復調回路の波形応答のアイダイヤグラム（その１）である。 復調回路の波形応答のアイダイヤグラム（その２）である。 復調回路の波形応答のアイダイヤグラム（その３）である。 入力波形が歪んでいる場合のアイダイヤグラム（その１）である。 入力波形が歪んでいる場合のアイダイヤグラム（その２）である。 入力波形が歪んでいる場合のアイダイヤグラム（その３）である。 偏波分散がある場合のアイダイヤグラム（その１）である。 偏波分散がある場合のアイダイヤグラム（その２）である。 偏波分散がある場合のアイダイヤグラム（その３）である。 第２の実施例の復調回路の構成を示す図である。 第３の実施例の復調回路の構成を示す図である。 第４の実施例の復調回路の構成を示す図である。 第５の実施例の復調回路の構成を示す図である。 第６の実施例の復調回路の構成を示す図である。 第７の実施例の復調回路の構成を示す図である。 実施形態の復調回路を備える光受信機の構成を示す図である。 実施形態の復調回路を備える光受信機の他の構成例を示す図である。 実施形態の符号回路において使用されるＰＣＭ符号信号を示す図である。 実施形態の符号回路の動作を説明する図（その１）である。 実施形態の符号回路の動作を説明する図（その２）である。 光ＤＱＰＳＫ伝送システムの構成例である。 データ再生回路の動作を説明する図である。 従来の復調回路の構成例を示す図である。

符号の説明

２ 等化フィルタ
３ クロック再生回路
４ アナログパルスセレクタ
１０、２０ 遅延加算回路
１１〜１３ 遅延要素
１４ 加算回路
１５、２５ 等化フィルタ
１６、２６ データ再生回路
３１ 信号品質検出器
３２ 可変遅延回路
３３、３４ 遅延要素
４１、５１ 光移相変換器
６１ クロック生成回路
１０１、１０２ 復調回路

Claims (5)

1. 光ＲＺ−ＰＳＫ信号から送信データを再生する光受信機において使用される復調回路であって、
   複数の変換回路と、
   前記光ＲＺ−ＰＳＫ信号から得られるアナログ信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の変換回路に導くアナログセレクタと、
   前記複数の変換回路の出力信号からそれぞれデータを再生する複数の再生回路、を有し、
   各変換回路は、
   対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
   前記対応する分離信号および前記遅延信号を加算する加算手段、を備え、
   前記複数の再生回路は、それぞれ、対応する変換回路の加算手段の出力信号を利用してデータを再生する
   ことを特徴とする復調回路。
2. 請求項１に記載の復調回路であって、
   前記アナログセレクタは、前記アナログ信号をビット毎に選択して第１の変換回路および第２の変換回路に交互に導く１：２アナログデマルチプレクサである
   ことを特徴とする復調回路。
3. 請求項２に記載の復調回路であって、
   前記遅延手段は、直列的に接続された第１〜第３の遅延要素を含み、第１〜第３の遅延信号を生成し、
   前記第１〜第３の遅延要素の遅延時間は、それぞれ、前記アナログ信号により伝搬されるデータの１ビット時間の２分の１であり、
   前記加算手段は、前記分離信号および前記第１〜第３の遅延信号を加算する
   ことを特徴とする復調回路。
4. 光ＲＺ−２ⁿＰＳＫ（ｎは、２以上の整数）信号を分岐してＩブランチおよびＱブランチに導き、各ブランチにおいて光ＲＺ−２ⁿＰＳＫ信号を復調する光受信機であって、
   前記ＩブランチおよびＱブランチにそれぞれ付記１に記載の復調回路を備えることを特徴とする光受信機。
5. 正の電位および電位ゼロの組合せによって論理１を表し、負の電位および電位ゼロの組合せによって論理ゼロを表すＰＣＭ符号信号をＮＲＺ符号信号に変換する符号回路であって、
   複数の遅延加算回路と、
   前記ＰＣＭ符号信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の遅延加算回路に導くデマルチプレクサ、を有し、
   各遅延加算回路は、
   対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
   前記対応する分離信号および前記遅延信号を加算する加算手段、を備える
   ことを特徴とする符号回路。

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