JP5088174B2 - 復調回路 - Google Patents
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Description
実施形態の復調回路は、光RZ−PSK信号から送信データを再生する光受信機において使用される。ここで、RZ−PSK信号は、RZ−2nPSK信号およびRZ−D2nPSK信号を含むものとする。「n」は整数である。例えば、「n=1」は、RZ−BPSK信号またはRZ−DBPSK信号に相当し、「n=2」は、RZ−QPSK信号またはRZ−DQPSK信号に相当する。
図1は、第1の実施例の復調回路の構成を示す図である。この復調回路は、上述したように、例えば、図24に示す光受信機300に設けられる。そして、この復調回路の入力信号は、光検出器320A(または、320B)により検出されるアナログ電気信号aである。なお、この入力信号により伝搬されるデータのビットレートは「f0」であるものとする。
は、これら4つの信号を加算して信号d1を生成する。なお、遅延時間τは、この実施例では、1ビット時間の2分の1である。すなわち、「τ=(1/f0)×(1/2)」で遅延時間は定義される。また、各遅延要素11〜13は、例えば、電気信号を伝搬する導体線により実現され、遅延時間τは、その導体線の長さを適切に設定することにより実現される。
アナログパルスセレクタ4に入力される信号bは、図24に示す光検出器(320Aまたは320B)により得られる。光検出器から出力される信号aは、例えば、データビットが「1」であるときに正の電位となり、データビットが「0」であるときに負の電位となるものとする。この信号aは、線形増幅器1により増幅され、さらに等化フィルタ2によりフィルタリングされてアナログパルスセレクタ4に入力される。ただし、光送信機から送信される光信号は、強度変調された光RZ−DQPSK信号である。したがって、アナログパルスセレクタ4に入力される信号bは、図2(a)に示すように、データビットが「1」であるときに正のパルスとなり、データビットが「0」であるときに負のパルスとなる。すなわち、信号bは、RZ符号信号である。
2、4、6、...番目のビットに対応するパルスが信号c2として遅延加算回路20に導かれている。なお、信号c1、c2において、パルスが存在しない時間領域の電位はゼロである。
0−0%)は2T/3である。なお、このような波長歪は、例えば、波長分散により発生する。
に低下しているので、等化フィルタ15、25の周波数帯域も1/2であり、ノイズの電界強度は1/√2倍に低減される。したがって、実施形態の復調回路によれば、従来技術と比較して、S/N比が約√2倍だけ改善される。
図1に示す第1の実施例の復調回路において、アナログパルスセレクタ4は、入力信号bから生成するクロック信号を利用してその信号bを分離する。このとき、クロック信号のタイミングがずれたものとすると、波形歪が引き起こされる。そして、この波形歪により、データ再生回路における識別誤りが発生し得る。よって、アナログパルスセレクタ4における分離タイミングは、微調整を必要とすることがある。
第2の実施例の復調回路では、フィードバック制御により、可変遅延回路32による遅延時間が調整される。例えば、アイ開口度を検出する場合には、信号品質検出器31は、電圧軸/位相軸が異なる複数の識別点で識別することにより得られる複数のデータの論理が一致するように遅延時間を調整する。データ再生回路16、26への入力信号のスペクトルを検出する場合には、信号品質検出器31は、波形歪が最小になるように遅延時間を調整する。データ再生回路16、26からの出力信号のスペクトルを検出する場合には、信号品質検出器31は、同期検波出力の平均値を最大にするように遅延時間を調整する。ビットエラー率、パリティエラー、FECによる誤り訂正数を検出する場合には、信号品質検出器31は、エラー率が最小になるように遅延時間を調整する。
図14は、第3の実施例の復調回路の構成を示す図である。第3の実施例の復調回路の構成は、基本的には第1の実施例と同じである。ただし、第3の実施例の復調回路は、信号品質検出器31を備える。そして、各遅延加算回路10、20が備える遅延要素11〜13の遅延時間は、信号品質検出器31からの制御信号により調整可能である。
と同じである。
図15は、第4の実施例の復調回路の構成を示す図である。第4の実施例の復調回路の構成は、基本的には第1の実施例と同じである。ただし、第4の実施例の復調回路は、信号品質検出器31を備える。そして、等化フィルタ15、25のカットオフ周波数は、信号品質検出器31からの制御信号により調整可能である。例えば、等化フィルタ15、25が容量成分を含んで構成される場合、カットオフ周波数は、その容量成分を変えることにより調整可能である。
図16は、第5の実施例の復調回路の構成を示す図である。第5の実施例の復調回路の構成は、基本的には第1の実施例と同じである。ただし、第5の実施例の復調回路は、信号品質検出器31を備える。そして、等化フィルタ2のカットオフ周波数は、信号品質検出器31からの制御信号により調整可能である。例えば、等化フィルタ2が容量成分を含んで構成される場合、カットオフ周波数は、その容量成分を変えることにより調整可能である。
図17は、第6の実施例の復調回路の構成を示す図である。第6の実施例の復調回路の構成は、基本的には第1の実施例と同じである。ただし、第6の実施例の復調回路は、遅延要素33、34を備える。また、データ再生回路16、26は、それぞれDフリップフロップ回路である。
図18は、第7の実施例の復調回路の構成を示す図である。第7の実施例の復調回路の構成は、基本的には第6の実施例と同じである。ただし、第7の実施例の復調回路は、信号品質検出器31を備える。また、遅延要素33、34の遅延時間は、信号品質検出器31からの制御信号により調整可能である。
実施形態の復調回路を備える光受信機について説明する。光受信機は、光RZ−2nPSK(nは、2以上の整数)信号を受信してデータを再生するものとする。以下では、光RZ−DQPSK(すなわち、n=2)信号を受信する光受信機について説明する。
成によれば、4つのデータ再生回路62〜65の再生タイミングを互いに一致させることができる。
<変形例等>
上述の実施例で示した復調回路は、2つの遅延加算回路を備え、アナログパルスセレクタ4が入力信号を時間分割で分離してそれら2つの遅延加算回路に導く構成である。しかし、本発明は、この構成に限定されるものではなく、3以上の遅延加算回路を備える構成であってもよい。
上述した第1〜第7の実施例の復調回路は、PCM符号信号の符号を変換する符号回路として動作することも可能である。以下、PCM符号信号をNRZ符号信号に変換する符号回路について説明する。
(付記1)
光RZ−PSK信号から送信データを再生する光受信機において使用される復調回路であって、
複数の変換回路と、
前記光RZ−PSK信号から得られるアナログ信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の変換回路に導くアナログセレクタと、
前記複数の変換回路の出力信号からそれぞれデータを再生する複数の再生回路、を有し、
各変換回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備え、
前記複数の再生回路は、それぞれ、対応する変換回路の加算手段の出力信号を利用してデータを再生する
ことを特徴とする復調回路。
(付記2)
付記1に記載の復調回路であって、
前記アナログセレクタは、前記アナログ信号をビット毎に選択して第1の変換回路および第2の変換回路に交互に導く1:2アナログデマルチプレクサである
ことを特徴とする復調回路。
(付記3)
付記2に記載の復調回路であって、
前記遅延手段は、直列的に接続された第1〜第3の遅延要素を含み、第1〜第3の遅延信号を生成し、
前記第1〜第3の遅延要素の遅延時間は、それぞれ、前記アナログ信号により伝搬されるデータの1ビット時間の2分の1であり、
前記加算手段は、前記分離信号および前記第1〜第3の遅延信号を加算する
ことを特徴とする復調回路。
(付記4)
付記1に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記アナログセレクタにおける分離タイミングを調整する調整手段、をさらに備える
ことを特徴とする復調回路。
(付記5)
付記1に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記遅延手段の遅延時間を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
(付記6)
付記1に記載の復調回路であって、
前記加算手段と前記再生回路との間に設けられる等化フィルタと、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記等化フィルタのカットオフ周波数を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
(付記7)
付記1に記載の復調回路であって、
前記アナログセレクタの前段に設けられる等化フィルタと、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記等化フィルタのカットオフ周波数を調整する調整手段、をさらに備える
ことを特徴とする復調回路。
(付記8)
付記1に記載の復調回路であって、
前記アナログセレクタにおける分離タイミングを指示するクロック信号を生成するクロック生成回路をさらに備え、
前記再生回路は、前記クロック信号を利用してデータを再生することを特徴とする復調回路。
(付記9)
付記8に記載の復調回路であって、
前記再生回路の入力信号または前記再生回路により得られるデータに基づいて信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記クロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする復調回路。
(付記10)
光RZ−2nPSK(nは、2以上の整数)信号を分岐してIブランチおよびQブランチに導き、各ブランチにおいて光RZ−2nPSK信号を復調する光受信機であって、
前記IブランチおよびQブランチにそれぞれ付記1に記載の復調回路を備えることを特徴とする光受信機。
(付記11)
付記10に記載の光受信機であって、
各ブランチのアナログセレクタにおける分離タイミングを指示するクロック信号を生成するクロック生成回路と、
各ブランチの信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記クロック生成回路から各ブランチのアナログセレクタに与えるべき前記クロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする光受信機。
(付記12)
付記10に記載の光受信機であって、
各ブランチの信号品質を検出する検出手段と、
前記検出手段による検出結果に基づいて、各ブランチの再生回路において使用されるクロック信号のタイミングを調整する調整手段、をさらに備える
ことを特徴とする光受信機。
(付記13)
正の電位および電位ゼロの組合せによって論理1を表し、負の電位および電位ゼロの組合せによって論理ゼロを表すPCM符号信号をNRZ符号信号に変換する符号回路であって、
複数の遅延加算回路と、
前記PCM符号信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の遅延加算回路に導くデマルチプレクサ、を有し、
各遅延加算回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備える
ことを特徴とする符号回路。
3 クロック再生回路
4 アナログパルスセレクタ
10、20 遅延加算回路
11〜13 遅延要素
14 加算回路
15、25 等化フィルタ
16、26 データ再生回路
31 信号品質検出器
32 可変遅延回路
33、34 遅延要素
41、51 光移相変換器
61 クロック生成回路
101、102 復調回路
Claims (5)
- 光RZ−PSK信号から送信データを再生する光受信機において使用される復調回路であって、
複数の変換回路と、
前記光RZ−PSK信号から得られるアナログ信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の変換回路に導くアナログセレクタと、
前記複数の変換回路の出力信号からそれぞれデータを再生する複数の再生回路、を有し、
各変換回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備え、
前記複数の再生回路は、それぞれ、対応する変換回路の加算手段の出力信号を利用してデータを再生する
ことを特徴とする復調回路。 - 請求項1に記載の復調回路であって、
前記アナログセレクタは、前記アナログ信号をビット毎に選択して第1の変換回路および第2の変換回路に交互に導く1:2アナログデマルチプレクサである
ことを特徴とする復調回路。 - 請求項2に記載の復調回路であって、
前記遅延手段は、直列的に接続された第1〜第3の遅延要素を含み、第1〜第3の遅延信号を生成し、
前記第1〜第3の遅延要素の遅延時間は、それぞれ、前記アナログ信号により伝搬されるデータの1ビット時間の2分の1であり、
前記加算手段は、前記分離信号および前記第1〜第3の遅延信号を加算する
ことを特徴とする復調回路。 - 光RZ−2nPSK(nは、2以上の整数)信号を分岐してIブランチおよびQブランチに導き、各ブランチにおいて光RZ−2nPSK信号を復調する光受信機であって、
前記IブランチおよびQブランチにそれぞれ付記1に記載の復調回路を備えることを特徴とする光受信機。 - 正の電位および電位ゼロの組合せによって論理1を表し、負の電位および電位ゼロの組合せによって論理ゼロを表すPCM符号信号をNRZ符号信号に変換する符号回路であって、
複数の遅延加算回路と、
前記PCM符号信号を時分割で分離することにより複数の分離信号を生成し、それら複数の分離信号を前記複数の遅延加算回路に導くデマルチプレクサ、を有し、
各遅延加算回路は、
対応する分離信号を遅延させることにより遅延信号を生成する遅延手段と、
前記対応する分離信号および前記遅延信号を加算する加算手段、を備える
ことを特徴とする符号回路。
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