JP4895355B2 - メモリ制御装置 - Google Patents
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Description
<1−1.デジタルスチルカメラの構成>
図1は、デジタルスチルカメラ1の概略構成を示すブロック図である。このデジタルスチルカメラ1は、被写体を撮影してデジタルの画像を取得し、可搬性の記録媒体であるメモリカード9に記録する機能を有している。
ここでデジタルスチルカメラ1の撮影動作について簡単に説明する。デジタルスチルカメラ1は、ユーザのシャッタボタンの押下に応答して撮影動作を開始する。まず、撮像センサ12で露光がなされ、撮像センサ12からアナログの画像信号が出力される。このアナログの画像信号は、アナログ信号処理回路13により所定の処理がなされてデジタルの画像信号に変換された後、画像処理部2に出力される。
次に、このMIU6について説明する。図3は、MIU6の構成とMIU6に関連する周辺構成とを示す図である。図に示すように、MIU6は、アービトレータ61と、制御信号送信部62と、リフレッシュ制御部63とを備えている。
次に、アービトレータ61によってなされる調整動作について具体的に説明する。図5は、アービトレータ61及び制御信号送信部62によってなされる動作の流れを示す図である。
次に、基準パルスの発生周期Taについて説明する。図7は、基準パルスの発生のタイミングと、リフレッシュのタイミングとの関係の一例を示す図である。図の下部がリフレッシュのタイミングを示しており、対応する位置にあるX1,X2…等の符号はリフレッシュ対象としたワード線Xを示している。
このため、本実施の形態では、式(1)を常に満たすように、基準パルスの発生周期Taが定められている。
Rt=Ta・n+Td …(2)
と表現できる。この式(2)を右辺を式(1)のRtに代入すれば、
Ta・n+Td≦MT …(3)
となるため、
Ta≦MT/n−Td/n …(4)
の関係を満足するように、基準パルスの発生周期Taを設定すればよいことになる。つまり、式(4)の関係が満たされるような基準パルスの発生周期Taを設定すれば、余裕期間Tdを確保した場合でも、データを確実に保持できることになる。
ここで、nは2以上の自然数であるため、式(5)に示す基準パルスの発生周期Taが式(4)の関係を満足することは明らかである。
次に、第2の実施の形態について説明する。第1の実施の形態では、常に一定の周期で基準パルスが発生されていたが、第2の実施の形態では実際のリフレッシュのタイミングにあわせて基準パルスを発生するタイミングを変更するようになっている。なお、本実施の形態は、第1の実施の形態とほぼ同様であるため、以下では主として第1の実施の形態との相違点について説明する。
Rt=Ta・n …(6)
となる。この式(6)を右辺を式(1)のRtに代入すれば、
Ta・n≦MT …(7)
となるため、本実施の形態においては、
Ta≦MT/n …(8)
の関係を満足するように、基準パルスの発生周期Taを設定すれば、データを確実に保持できることになる。式(8)と式(4)とを比較してわかるように、本実施の形態では、基準パルスの発生周期Taが余裕期間Tdの影響を受けず、比較的長い期間に設定可能である。このため、リフレッシュを実行する数を減らすことができることから、バス20を利用して大量のデータ転送を行うべきタイミングでリフレッシュが実行される事態をさらに回避でき、バス20におけるデータ転送効率をさらに向上できる。
以上、本発明の実施の形態について説明してきたが、この発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
4 DRAM
5 RPU
6 MIU
20 バス
46 信号線
61 アービトレータ
62 制御信号送信部
63 リフレッシュ制御部
64 パルス発生部
X ワード線
Y データ線
Claims (4)
- DRAMを制御するメモリ制御装置であって、
前記DRAMに係るデータ転送に利用するバスの混雑度に応じて、前記DRAMのリフレッシュのタイミングを調整する調整手段、
を備え、
前記調整手段は、前記DRAMに係るデータ転送に用いるメモリに格納されたデータ量に基づいて、前記バスの混雑度を判断することを特徴とするメモリ制御装置。 - 請求項1に記載のメモリ制御装置において、
所定の発生周期で基準信号を発生する発生手段、
をさらに備え、
前記調整手段は、
前記バスの混雑度が比較的高いときは、前記基準信号の発生に応答して前記DRAMにリフレッシュを指示し、
前記バスの混雑度が比較的低いときは、直近の前記基準信号の発生時点を基準として前記発生周期よりも短い時間で前記DRAMにリフレッシュを指示することを特徴とするメモリ制御装置。 - 請求項2に記載のメモリ制御装置において、
前記基準信号の発生周期をTa、
前記基準信号の発生前に前記リフレッシュを指示可能な期間をTd、
前記DRAMの各セルにおいてリフレッシュを行わずにデータを保持可能な最大期間をMT、
前記DRAMのワード線の数をn、
とそれぞれ定義したとき、
Taは、
Ta≦MT/n−Td/n
の関係を満足することを特徴とするメモリ制御装置。 - 請求項2に記載のメモリ制御装置において、
前記基準信号の発生周期の開始時点を、前記DRAMのリフレッシュのタイミングに設定する設定手段、
をさらに備えることを特徴とするメモリ制御装置。
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