JP4895355B2 - メモリ制御装置 - Google Patents

Description

本発明は、ＤＲＡＭを制御するメモリ制御装置に関する。

デジタルスチルカメラなどの電子機器においては、従来より、メモリＩＣとしてＤＲＡＭ（Dynamic Random Access Memory）が採用されている。ＤＲＡＭでは、データを記憶させるために、各メモリセルにコンデンサが設けられている。このため、ＳＲＡＭなどと比較して構造も単純で集積度を上げやすい反面、コンデンサの電荷は時間とともに減少することから定期的にメモリセルの電荷を注入するリフレッシュを行う必要がある。このようなリフレッシュを行っている際には、データの書き込みや読み出しなど、ＤＲＡＭに係るデータ転送は不可能となる。

ところで、近年の電子機器では、画像などの膨大な量のデータをリアルタイムに処理することが要求されている。このため、処理対象となるデータを記憶するＤＲＡＭに関しても、膨大な量のデータ転送を非常に高速に行うことが要求される。

しかしながら一方で、ＤＲＡＭでは定期的にリフレッシュを行う必要があり、データ転送とリフレッシュとが重なる場合は、リフレッシュが優先されてデータ転送は待機されていた。このリフレッシュに伴うデータ転送の待機は、実効バス帯域（バスにおけるデータ転送効率）の低下を招き、ひいては、処理系全体の処理速度の低下に繋がることとなっていた。

本発明は、上記課題に鑑みてなされたものであり、ＤＲＡＭのリフレッシュを実行しつつ、ＤＲＡＭに係るデータ転送効率を向上できるメモリ制御装置を提供することを目的とする。

上記課題を解決するため、請求項１の発明は、ＤＲＡＭを制御するメモリ制御装置であって、前記ＤＲＡＭに係るデータ転送に利用するバスの混雑度に応じて、前記ＤＲＡＭのリフレッシュのタイミングを調整する調整手段を備え、前記調整手段は、前記ＤＲＡＭに係るデータ転送に用いるメモリに格納されたデータ量に基づいて、前記バスの混雑度を判断する。

また、請求項２の発明は、請求項１に記載のメモリ制御装置において、所定の発生周期で基準信号を発生する発生手段、をさらに備え、前記調整手段は、前記バスの混雑度が比較的高いときは、前記基準信号の発生に応答して前記ＤＲＡＭにリフレッシュを指示し、前記バスの混雑度が比較的低いときは、直近の前記基準信号の発生時点を基準として前記発生周期よりも短い時間で前記ＤＲＡＭにリフレッシュを指示する。

また、請求項３の発明は、請求項２に記載のメモリ制御装置において、前記基準信号の発生周期をＴａ、前記基準信号の発生前に前記リフレッシュを指示可能な期間をＴｄ、前記ＤＲＡＭの各セルにおいてリフレッシュを行わずにデータを保持可能な最大期間をＭＴ、前記ＤＲＡＭのワード線の数をｎ、とそれぞれ定義したとき、Ｔａは、Ｔａ≦ＭＴ／ｎ−Ｔｄ／ｎの関係を満足する。

また、請求項４の発明は、請求項２に記載のメモリ制御装置において、前記基準信号の発生周期の開始時点を、前記ＤＲＡＭのリフレッシュのタイミングに設定する設定手段、をさらに備えている。

請求項１ないし４の発明によれば、バスの混雑度を考慮してリフレッシュのタイミングを調整できるため、ＤＲＡＭに係るデータ転送効率を向上できる。

また、特に請求項１の発明によれば、バスの混雑度を容易に判断できる。

また、特に請求項２の発明によれば、バスが混雑していないときにＤＲＡＭのリフレッシュを行うことができ、バスの混雑時におけるリフレッシュをできるだけ回避できる。

また、特に請求項３の発明によれば、リフレッシュの相互間でデータを保持できる。

また、特に請求項４の発明によれば、基準信号の発生周期を比較的長くでき、リフレッシュを実行する数を減らすことができる。

以下では、本発明の実施の形態に係るメモリ制御装置が適用される電子機器の一例としてデジタルスチルカメラについて説明する。なお、本明細書において「ＤＲＡＭ」という用語は、単なる「ＤＲＡＭ」のみならず、「ＥＤＯ ＤＲＡＭ」「ＳＤＲＡＭ」「ＤＤＲ ＳＤＲＡＭ」など、「ＤＲＡＭ」のカテゴリに含まれるあらゆるメモリＩＣを含む意として用いる。

＜１．第１の実施の形態＞
＜１−１．デジタルスチルカメラの構成＞
図１は、デジタルスチルカメラ１の概略構成を示すブロック図である。このデジタルスチルカメラ１は、被写体を撮影してデジタルの画像を取得し、可搬性の記録媒体であるメモリカード９に記録する機能を有している。

図に示すように、デジタルスチルカメラ１は、画像を取得する画像取得部１０と、取得された画像を処理する画像処理部２と、画像を表示するＬＣＤなどの表示装置３と、処理対象の画像を記憶するＤＲＡＭ４とを主として備えて構成されている。なお、図示は省略するが、デジタルスチルカメラ１は、シャッタボタンや設定ボタンなど一般的なデジタルスチルカメラが通常備える操作部材も備えている。

画像取得部１０は、レンズや絞りなどの光学系１１と、ＣＣＤやＣ−ＭＯＳなどで構成される撮像センサ１２と、アナログ信号処理回路１３とを備えている。光学系１１は、画像取得部１０に入射した光線を結像し、撮像センサ１２の受光面に被写体の光像を形成する。撮像センサ１２は、受光面に形成された光像を光電変換し、被写体に係るアナログの画像信号を出力する。アナログ信号処理回路１３は、撮像センサ１２から出力されたアナログの画像信号に対してノイズの除去や信号レベルの調整などを行う。これとともに、アナログ信号処理回路１３は、アナログの画像信号をデジタルの画像信号（以下、単に「画像」ともいう。）に変換する。

画像処理部２は、画像処理に係る各種の機能回路をワンチップ化したＬＳＩで構成されている。より具体的には、画像処理部２は、処理部全体を制御するＭＰＵ２１と、表示装置３に画像を表示させる表示Ｉ／Ｆ２２と、メモリカード９への画像の記録や読み出しをするカードＩ／Ｆ２３と、画像取得部１０で取得された画像を処理するリアルタイム・プロセシング・ユニット（以下、「ＲＰＵ」という。）５とを備えている。

ＲＰＵ５は、各種の画像処理機能を備えている。図中に示す単一画素処理部５１、画素補間部５２及び画像圧縮部５３は、ＲＰＵ５が備える画像処理機能の一部を示している。単一画素処理部５１は、画像を画素単位で処理するものであり、画像に対してシェーディング補正処理などを行う。画素補間部５２は、画像の各画素が３つの色成分（例えば、ＲＧＢ）を有するように、各画素に欠落している色成分の値を周辺画素の情報に基づいて補間により生成する色補間処理を行う。また、画像圧縮部５３は、ＲＡＷ形式の画像を圧縮してＪＰＥＧ形式などの画像に変換し、画像のデータ量を削減する圧縮処理を行う。

また、画像処理部２は、画像を含む各種データの転送に用いるバス２０を備えている。上述したＭＰＵ２１、表示Ｉ／Ｆ２２及びカードＩ／Ｆ２３はこのバス２０に直接接続され、ＲＰＵ５はメモリー・インターフェイス・ユニット（以下、「ＭＩＵ」という。）６を介してバス２０に接続されている。バス２０にはＤＲＡＭ４も電気的に接続されており、ＭＩＵ６はこのＤＲＡＭ４に係る各種制御を行うメモリ制御装置として機能する（詳細は後述）。

ＤＲＡＭ４は、ＲＰＵ５の処理対象となる画像を主として記憶する主メモリとして機能する。図２は、ＤＲＡＭ４の構成を示す図である。図に示すように、ＤＲＡＭ４は、複数のメモリセルを二次元配列して有するメモリマトリクス４３と、ロウアドレスを指定するロウデコーダ４４と、カラムアドレスを指定するカラムデコーダ４５と、制御部４１とを備えている。

メモリマトリクス４３には、行方向に沿った複数のワード線Ｘと、列方向に沿った複数のデータ線Ｙとが配置されている。なお、本実施の形態のＤＲＡＭ４は、ｎ本（ｎは２以上の自然数）のワード線Ｘを有しているものとする。また以下では、各ワード線Ｘを区別する場合は、メモリマトリクス４３の端部のワード線Ｘから、Ｘ１，Ｘ２，Ｘ３…Ｘｎの符号を用いる。ワード線Ｘの数ｎは、例えば”４０９６”や”８１９２”である。

メモリマトリクス４３においては、これらのワード線Ｘとデータ線Ｙとの交差位置にそれぞれメモリセルが形成される。各メモリセルはコンデンサを有し、このコンデンサに蓄積された電荷により”１”か”０”かのデータを示すようになっている。

ロウデコーダ４４は、複数のワード線Ｘのうちの一本を選択することによりロウアドレスを指定し、カラムデコーダ４５は複数のデータ線Ｙのうちの一本を選択することによりカラムアドレスを指定する。いずれのワード線Ｘやデータ線Ｙを選択するかは、制御部４１からの信号に基づいて判断される。データの書き込みや読み出しなどは、このようにして指定されたアドレスのメモリセルが対象とされて実行される。

制御部４１は、ＭＩＵ６などから入力される制御信号に基づいて、ＤＲＡＭ４の動作を制御する。制御部４１が制御する動作には、上述したデータの書き込みや読み出しなどとともに、各メモリセルにおいて徐々に放電されていく電荷を元に戻す動作であるリフレッシュも含まれている。リフレッシュは、ＭＩＵ６から発信されるリフレッシュ指示信号が制御部４１に入力されるごとに実行される。

リフレッシュは、一のワード線Ｘごとに実行されるようになっている。すなわち、一のリフレッシュ指示信号が入力されると、ロウデコーダ４４によって一のワード線Ｘがリフレッシュ対象として指定され、その指定された一のワード線Ｘに含まれる全てのメモリセルがリフレッシュされる。そして、次にリフレッシュ指示信号が入力されると、前回のリフレッシュ対象とされたワード線Ｘ（例えばＸ１）の次のワード線Ｘ（例えばＸ２）がリフレッシュ対象とされる。このようにして、リフレッシュ指示信号が入力される毎に、リフレッシュ対象となるワード線Ｘが変更される。したがって、ｎ回リフレッシュ指示信号が入力されることによって、ＤＲＡＭ４の全てのメモリセルの１回分のリフレッシュが実行されることになる。ワード線Ｘｎがリフレッシュ対象とされると、再び、ワード線Ｘ１が次のリフレッシュ対象とされることになる。

リフレッシュ指示信号にはワード線Ｘを指定する情報は含まれておらず、いずれのワード線Ｘをリフレッシュ対象とするかは、制御部４１に設けられるカウンタ４２によって管理される。つまり、リフレッシュ指示信号が入力される毎にカウンタ４２がワード線Ｘを示す内部変数をインクリメントすることにより、リフレッシュ対象となるワード線Ｘが変更されるようになっている。

各メモリセルにおいて、リフレッシュを行わずにデータ（電荷）を保持可能な最大期間は予め定められる。以下、この最大期間を「保持可能期間」とよび、記号ＭＴを用いる。保持可能期間ＭＴは、例えば”６４ｍｓ”である。保持可能期間ＭＴは、あるワード線Ｘ（例えばＸ１）をリフレッシュ対象とした後、次回に当該ワード線Ｘ１をリフレッシュ対象とするまでの期間として許容される期間である。

＜１−２．デジタルスチルカメラの動作概要＞
ここでデジタルスチルカメラ１の撮影動作について簡単に説明する。デジタルスチルカメラ１は、ユーザのシャッタボタンの押下に応答して撮影動作を開始する。まず、撮像センサ１２で露光がなされ、撮像センサ１２からアナログの画像信号が出力される。このアナログの画像信号は、アナログ信号処理回路１３により所定の処理がなされてデジタルの画像信号に変換された後、画像処理部２に出力される。

アナログ信号処理回路１３から出力された画像は、ＲＰＵ５の単一画素処理部５１に直接入力される。そして、画像は、単一画素処理部５１によりシェーディング補正処理などがなされた後、バス２０を介してＤＲＡＭ４に書き込まれる。

次に、画像は、バス２０を介してＤＲＡＭ４から読み出され、画素補間部５２に入力される。画素補間部５２では画像に色補間処理がなされ、処理後の画像はバス２０を介してＤＲＡＭ４に書き込まれる。

次に、画像は、バス２０を介してＤＲＡＭ４から読み出され、画像圧縮部５３に入力される。画素圧縮部５３では画像に圧縮処理がなされ、処理後の画像はバス２０を介してＤＲＡＭ４に書き込まれる。

このようにしてＲＰＵ５により処理された画像は記録可能な状態となっており、カードＩ／Ｆ２３によりメモリカード９に記録される。メモリカード９に記憶された画像は、適宜メモリカード９から読み出して、表示Ｉ／Ｆ２２を介して表示装置３に表示することも可能である。

このように撮影動作においては、単一画素処理部５１、画素補間部５２及び画像圧縮部５３の各画像処理が順次に実行される。一方で、デジタルスチルカメラ１では、単写の他に、連写（複数の画像の時間連続的な取得）が可能となっている。この連写を行う場合は、高速処理を実現するため、単一画素処理部５１、画素補間部５２及び画像圧縮部５３の３つの画像処理がパイプライン処理的に同時並列に実行されるようになっている。

上述のように単一画素処理部５１、画素補間部５２及び画像圧縮部５３の各画像処理においては、バス２０を利用したＤＲＡＭ４との間のデータ転送が必要となる。より具体的には、単一画素処理部５１では画像の書き込み、画素補間部５２では画像の読み出し／書き込み、画像圧縮部５３では画像の読み出し／書き込みがそれぞれ必要となる。したがって、連写を行う場合には、単一画素処理部５１、画素補間部５２及び画像圧縮部５３のそれぞれからのデータ転送の要求が同時に生じることになる。

さらに、ＤＲＡＭ４では、これらのデータ転送とは別にリフレッシュを定期的に行う必要がある。リフレッシュとデータ転送とは同時には実行できない。このため、デジタルスチルカメラ１では、複数のデータ転送、及び、リフレッシュの実行の順番を調整する必要がある。デジタルスチルカメラ１では、このような調整を含む機能をＭＩＵ６が備えている。

＜１−３．ＭＩＵ＞
次に、このＭＩＵ６について説明する。図３は、ＭＩＵ６の構成とＭＩＵ６に関連する周辺構成とを示す図である。図に示すように、ＭＩＵ６は、アービトレータ６１と、制御信号送信部６２と、リフレッシュ制御部６３とを備えている。

リフレッシュ制御部６３は、ＤＲＡＭ４のリフレッシュを要求するリフレッシュ要求信号をアービトレータ６１に発信する。アービトレータ６１は、ＲＰＵ５からのＤＲＡＭ４に係るデータ転送の要求と、リフレッシュの要求とを調停する。また、制御信号送信部６２は、ＤＲＡＭ４の制御信号（ＲＡＳ、ＣＡＳ、ＷＥ等の信号）を生成し、ＤＲＡＭ４の制御部４１に発信する。

ＲＰＵ５の単一画素処理部５１、画素補間部５２及び画像圧縮部５３のそれぞれは、ＤＲＡＭ４との間で画像の転送を行うデータ転送部７ａ〜７ｅを備えている。データ転送部７ａ〜７ｅのそれぞれは、ＤＭＡチャンネルを構成し、バス２０を専有してＤＲＡＭ４との間で画像をＤＭＡ転送する。

図に示すように、画像の書き込みのみを行う単一画素処理部５１は書き込み用のデータ転送部７ａを備えている。また、画像の読み出し／書き込みの双方を行う画素補間部５２は、読み出し用のデータ転送部７ｂと、書き込み用のデータ転送部７ｃとを備えている。同様に、画像の読み出し／書き込みの双方を行う画像圧縮部５３は、読み出し用のデータ転送部７ｄと、書き込み用のデータ転送部７ｅとを備えている。

データ転送部７ａ〜７ｅはそれぞれ、ＤＲＡＭ４に係るデータ転送に用いるバッファメモリとなるＦＩＦＯ８ａ〜８ｅを備えており、このＦＩＦＯ８ａ〜８ｅに格納されたデータ量に基づいてデータ転送を要求する転送要求信号をアービトレータ６１に発信する。

例えば、単一画素処理部５１のデータ転送部７ａ（書き込み用）においては、単一画素処理部５１の処理の進行に伴い、処理済のデータがＦＩＦＯ８ａに順次に格納されていき、ＦＩＦＯ８ａのデータ量が増加していく。このＦＩＦＯ８ａのデータはＤＲＡＭ４に転送すべきデータである。このため、データ転送部７ａは、ＦＩＦＯ８ａのデータ量が所定の閾値を超えると、ＤＲＡＭ４へのデータ転送（書き込み）を要求する転送要求信号をアービトレータ６１に発信する。このような動作は、他の書き込み用のデータ転送部７ｃ，７ｅにおいても同様になされる。

また例えば、画素補間部５２のデータ転送部７ｂ（読み出し用）においては、ＤＲＡＭ４から読み出された処理の対象となるデータがＦＩＦＯ８ｂに格納される。そして、画素補間部５２の処理の進行に伴い、ＦＩＦＯ８ｂのデータが順次に処理され、ＦＩＦＯ８ｂのデータ量が減少していく。このため、データ転送部７ｂは、ＦＩＦＯ８ｂのデータ量が所定の閾値よりも低くなると、ＤＲＡＭ４からのデータ転送（読み出し）を要求する転送要求信号をアービトレータ６１に発信する。このような動作は、他の読み出し用のデータ転送部７ｄにおいても同様になされる。

このように、データ転送部７ａ〜７ｅはＤＲＡＭ４との間のデータ転送に用いるＦＩＦＯ８ａ〜８ｅに格納されたデータ量に基づいて転送要求信号を発信するため、ＦＩＦＯ８ａ〜８ｅに格納されたデータ量は、実質的にバス２０の混雑度を示すことになる。さらには、転送要求信号も、ＦＩＦＯ８ａ〜８ｅに格納されたデータ量を間接的に示しており、実質的にバス２０の混雑度を示すことになる。

これらのデータ転送部７ａ〜７ｅは独立して動作するため、これらの転送要求信号が同時に発信される場面が生じる。この場合には、アービトレータ６１が、複数の転送要求信号のうちから実行すべき転送要求信号を決定し、決定した転送要求信号を発信したデータ転送部にバス２０の専有権を与えて、データ転送を行わせることになる。ただし、この際、リフレッシュ制御部６３からリフレッシュ要求信号が発信されているときは、そのリフレッシュ要求信号も含めて、実行すべき要求信号が決定される。

アービトレータ６１が、いずれかの転送要求信号を実行すべき要求信号として決定したときは、制御信号送信部６２からデータ転送を指示する信号（データ書き込み信号、あるいは、データ読み出し信号）が制御信号としてＤＲＡＭ４に発信され、データ転送が実行される。一方、アービトレータ６１が、リフレッシュ要求信号を実行すべき要求信号として決定したときは、制御信号送信部６２からリフレッシュ指示信号が制御信号としてＤＲＡＭ４に発信され、リフレッシュが実行される。またこの場合は、リフレッシュ要求信号が受け付けられた旨が、リフレッシュ制御部６３にも通知される。

リフレッシュ制御部６３は、リフレッシュ要求信号として２種類の信号を発信するようになっている。リフレッシュ制御部６３には、所定の発生周期で基準パルスを発生するパルス発生部６４が設けられている。この基準パルスは、２種類のリフレッシュ要求信号を発信するタイミングを決定するための基準信号となる。

図４は、基準パルスの発生タイミングと、２種類のリフレッシュ要求信号の発信タイミングとの関係を示すタイムチャートである。図に示すように、基準パルスは、所定の発生周期Ｔａで発生する。そして、ある基準パルスの発生から所定の期間Ｔｂ（＜Ｔａ）が経過したタイミングで、第１のリフレッシュ要求信号（以下、「第１要求信号」という。）が発信される。そしてさらに、次の基準パルスの発生と同一のタイミングで、第２のリフレッシュ要求信号（以下、「第２要求信号」という。）が発信される。これらの期間Ｔａ，Ｔｂは、リフレッシュ制御部６３のレジスタなどに予め記憶されている。

第１要求信号は緊急度の比較的低い要求信号として機能し、第２要求信号は緊急度の比較的高い要求信号として機能する。換言すれば、第１要求信号はリフレッシュを実行してもよいタイミングを示し、第２要求信号はリフレッシュを必ず実行しなくてはならないタイミングを示すことになる。第２要求信号は、必ず発信されるものではなく、第１要求信号に基づいてリフレッシュが実行されなかった場合にのみ、発信されるようになっている。

＜１−４．調整動作＞
次に、アービトレータ６１によってなされる調整動作について具体的に説明する。図５は、アービトレータ６１及び制御信号送信部６２によってなされる動作の流れを示す図である。

アービトレータ６１は、リフレッシュ要求信号及び転送要求信号のいずれかの入力が無ければ、これらの要求信号の入力を待機する状態となる（ステップＳ１〜Ｓ３の全てでＮｏ）。

アービトレータ６１にいずれかの要求信号が入力されると、まず、第２要求信号が入力されているか否かが判断される（ステップＳ１）。そして、第２要求信号が入力されている場合は（ステップＳ１にてＹｅｓ）、ＤＲＡＭ４のリフレッシュを実行すべく、制御信号送信部６２からリフレッシュ指示信号がＤＲＡＭ４に発信される（ステップＳ４）。

第２要求信号が入力されていない場合は、次に、転送要求信号が入力されているか否かが判断される（ステップＳ２）。転送要求信号が入力されている場合は（ステップＳ２にてＹｅｓ）、さらに、複数の転送要求信号があるか否かが判断される（ステップＳ５）。そして、転送要求信号が一つのみであるときは、その転送要求信号に係るデータ転送が制御信号送信部６２から指示される（ステップＳ７）。一方、複数の転送要求信号があるときには、所定の優先順位に従って一つの転送要求信号が選択される（ステップＳ６）。そして、その選択された転送要求信号に係るデータ転送が、制御信号送信部６２から指示される（ステップＳ７）。

また、第２要求信号も転送要求信号も入力されていない場合は、第１要求信号が入力されているか否かが判断される（ステップＳ３）。そして、第１要求信号が入力されている場合は（ステップＳ３にてＹｅｓ）、ＤＲＡＭ４のリフレッシュを実行すべく、制御信号送信部６２からリフレッシュ指示信号がＤＲＡＭ４に発信される（ステップＳ４）。

このようにアービトレータ６１においては、第２要求信号、転送要求信号、第１要求信号の順で要求信号が判断されることから、この順を優先順位として実行すべき要求信号が決定される。したがって、第２要求信号が入力されているときには転送要求信号に係わらずリフレッシュが指示される一方で、第１要求信号が入力されたとしても転送要求信号があればリフレッシュが指示されないことになる。

上記の動作を、ある基準パルスが発生した時点を基準として時系列に沿って説明する。図６は、基準パルスの一の周期Ｔａを示す図である。ある基準パルスが発生した基準となる時点をＴ０とする。この時点Ｔ０から期間Ｔｂが経過した時点Ｔ１においては、第１要求信号がリフレッシュ制御部６３から発信される。

この時点Ｔ１で転送要求信号が発信されていた場合は、データ転送が優先的に指示される。一方、転送要求信号が発信されていない場合は、リフレッシュが指示される。また、時点Ｔ１で転送要求信号が発信されていたとしても、それらに係るデータ転送が完了した時点で他の転送要求信号が発信されていない場合は、その時点でリフレッシュが指示される。

しかしながら、リフレッシュが指示されないまま、時点Ｔ０から期間Ｔａが経過し、次の基準パルスの発生タイミングである時点Ｔ２となると、第２要求信号がリフレッシュ制御部６３から発信される。この時点Ｔ２においては、ＤＲＡＭ４はリフレッシュの緊急度が高い状態となっている。このため、転送要求信号の発信状態に係わらずリフレッシュが指示される。

このように本実施の形態では、第１要求信号の発生タイミングの時点Ｔ１から第２要求信号の発生タイミングの時点Ｔ２までの期間Ｔｄ（＝Ｔａ−Ｔｂ）のいずれかにおいて、リフレッシュが指示される。つまり、一律にリフレッシュの緊急度の高い第２要求信号の発生タイミング（基準パルスの発生タイミング）でリフレッシュを指示するわけではなく、この第２要求信号の発生タイミングよりも前にリフレッシュを指示ができるように、ある程度の幅を持った期間（以下、「余裕期間」という。）Ｔｄを設けているわけである。

前述のように転送要求信号はバス２０の混雑度を示すものであり、転送要求信号がある状態はバス２０の混雑度が基準よりも比較的高い状態であるといえ、転送要求信号がない状態はバス２０の混雑度が基準よりも比較的低い状態であるといえる。したがって、本実施の形態においては、バス２０の混雑度が比較的高いときには、基準パルスの発生に応答したタイミング（第２要求信号の発生タイミング）でリフレッシュが指示され、バス２０の混雑度が比較的低いときには、直近の基準パルスの発生時点を基準として発生周期Ｔａよりも短い時間でリフレッシュが指示されることになる。なお、前述のように、転送要求信号はＦＩＦＯ８ａ〜８ｅに格納されたデータ量を間接的に示すものであるため、アービトレータ６１はＦＩＦＯ８ａ〜８ｅに格納されたデータ量に基づいて、バス２０の混雑度を判断しているともいえる。

このように本実施の形態においては、ＭＩＵ６の機能により、リフレッシュを指示可能な期間としてある程度の幅を持った余裕期間Ｔｄが確保され、データ転送に利用するバス２０の混雑度に応じてリフレッシュのタイミングがその余裕期間Ｔｄ内で調整される。このため、バス２０が混雑度が比較的低い状態のうちにリフレッシュを実行でき、バス２０を利用して大量のデータ転送を行うべきタイミングでリフレッシュが実行される事態をできるだけ回避することができる。したがって、リフレッシュに伴うデータ転送効率の低下を防ぎ、その結果、データ転送効率を向上できることになる。

＜１−５．基準パルスの発生周期＞
次に、基準パルスの発生周期Ｔａについて説明する。図７は、基準パルスの発生のタイミングと、リフレッシュのタイミングとの関係の一例を示す図である。図の下部がリフレッシュのタイミングを示しており、対応する位置にあるＸ１，Ｘ２…等の符号はリフレッシュ対象としたワード線Ｘを示している。

図７では、ワード線Ｘ２について、一回のリフレッシュＲ１が第１要求信号の発生タイミングでなされ、次回のリフレッシュＲ２が第２要求信号の発生タイミングでなされた場合を示している。

この場合におけるワード線Ｘ２に係る２つのリフレッシュＲ１，Ｒ２の相互間の期間をＲｔとする。この期間Ｒｔは、一のワード線Ｘに関してリフレッシュが実行されない期間としての最大期間となる。したがって、ＤＲＡＭ４のデータを確実に保持するためには、次式（１）のように、この期間Ｒｔが保持可能期間ＭＴ以下である必要がある。

Ｒｔ≦ＭＴ …（１）
このため、本実施の形態では、式（１）を常に満たすように、基準パルスの発生周期Ｔａが定められている。

図７を参照してわかるように、ワード線Ｘ２に関して一のリフレッシュＲ１が実行された後、次のリフレッシュＲ２が実行されるまでには、ｎ＋１回の基準パルスが発生することから、
Ｒｔ＝Ｔａ・ｎ＋Ｔｄ …（２）
と表現できる。この式（２）を右辺を式（１）のＲｔに代入すれば、
Ｔａ・ｎ＋Ｔｄ≦ＭＴ …（３）
となるため、
Ｔａ≦ＭＴ／ｎ−Ｔｄ／ｎ …（４）
の関係を満足するように、基準パルスの発生周期Ｔａを設定すればよいことになる。つまり、式（４）の関係が満たされるような基準パルスの発生周期Ｔａを設定すれば、余裕期間Ｔｄを確保した場合でも、データを確実に保持できることになる。

例えば、基準パルスの発生周期Ｔａは、下記の式（５）のように設定することが考えられる。

Ｔａ＝ＭＴ／ｎ−Ｔｄ …（５）
ここで、ｎは２以上の自然数であるため、式（５）に示す基準パルスの発生周期Ｔａが式（４）の関係を満足することは明らかである。

＜２．第２の実施の形態＞
次に、第２の実施の形態について説明する。第１の実施の形態では、常に一定の周期で基準パルスが発生されていたが、第２の実施の形態では実際のリフレッシュのタイミングにあわせて基準パルスを発生するタイミングを変更するようになっている。なお、本実施の形態は、第１の実施の形態とほぼ同様であるため、以下では主として第１の実施の形態との相違点について説明する。

図８は、本実施の形態のＭＩＵ６の構成とＭＩＵ６に関連する周辺構成とを示す図である。本実施の形態においては、アービトレータ６１とリフレッシュ制御部６３とを接続する信号線４６が設けられている。他の構成は、図３に示す第１の実施の形態と同様である。

本実施の形態では、信号線４６により、アービトレータ６１において実際にリフレッシュが受け付けられたタイミングが、信号としてリフレッシュ制御部６３に入力される。リフレッシュ制御部６３は、この信号を受信すると、その受信したタイミングを基にパルス発生部６４による基準パルスの発生周期をリセットする。これにより、基準パルスの発生周期の開始時点が、実際にリフレッシュが実行されたタイミングに設定される。

図９は、この場合における基準パルスの発生のタイミングと、リフレッシュのタイミングとの関係の一例を示す図である。図９においても、図７と同様に図の下部がリフレッシュのタイミングを示しており、ワード線Ｘ２について、一回のリフレッシュＲ１が第１要求信号の発生タイミングでなされ、次回のリフレッシュＲ２が第２要求信号の発生タイミングでなされた場合を示している。

本実施の形態では、実際のリフレッシュのタイミングにあわせて、基準パルスの発生周期の開始時点が設定される。図中においては、リフレッシュＲ１のタイミングに合わせて基準パルスの発生周期がリセットされている。なお、第２要求信号の発生タイミング（基準パルスの発生タイミング）と同時にリフレッシュが実行された場合は、基準パルスの発生周期をリセットしてもしなくても同一作用となるため、リセットを実行しなくてもよい。

図中では、リフレッシュＲ１のみが、第２要求信号の発生タイミングより前に実行された場面を示している。この場面における２つのリフレッシュＲ１，Ｒ２の相互間の期間Ｒｔが、ワード線Ｘ２に関してリフレッシュが実行されない期間としての最大期間となる。

図９を参照してわかるように、期間Ｒｔは、
Ｒｔ＝Ｔａ・ｎ …（６）
となる。この式（６）を右辺を式（１）のＲｔに代入すれば、
Ｔａ・ｎ≦ＭＴ …（７）
となるため、本実施の形態においては、
Ｔａ≦ＭＴ／ｎ …（８）
の関係を満足するように、基準パルスの発生周期Ｔａを設定すれば、データを確実に保持できることになる。式（８）と式（４）とを比較してわかるように、本実施の形態では、基準パルスの発生周期Ｔａが余裕期間Ｔｄの影響を受けず、比較的長い期間に設定可能である。このため、リフレッシュを実行する数を減らすことができることから、バス２０を利用して大量のデータ転送を行うべきタイミングでリフレッシュが実行される事態をさらに回避でき、バス２０におけるデータ転送効率をさらに向上できる。

＜３．他の実施の形態＞
以上、本発明の実施の形態について説明してきたが、この発明は上記実施の形態に限定されるものではなく様々な変形が可能である。

上記実施の形態では、デジタルスチルカメラについてメモリ制御装置が適用される例について説明を行ったが、メモリ制御装置が適用される電子機器は他の種類の電子機器であってもよい。特にビデオカメラ、コピー装置、ファクシミリ装置、スキャナ装置など、画像等の膨大な量のデータをリアルタイムに処理することが要求される電子機器において、上述したメモリ制御装置は好適に適用することが可能である。

また、上記実施の形態では、転送要求信号のある／なしを判断することで、ＦＩＦＯ８ａ〜８ｅに格納されたデータ量に間接的に基づいてバス２０の混雑度を判断するようにしていたが、データ転送部７ａ〜７ｅのＦＩＦＯ８ａ〜８ｅに格納されたデータ量を直接的にアービトレータ６１が取得してバス２０の混雑度を判断するようにしてもよい。このようにしても、バス２０の混雑度を容易に判断することができる。

また、上記実施の形態においてハードウェア回路によって実現されるとした機能のうちの一部は、プログラムに従ったＭＰＵの演算処理によってソフトウェア的に実現されてもよい。

デジタルスチルカメラの概略構成を示すブロック図である。 ＤＲＡＭの構成を示す図である。 ＭＩＵの構成とＭＩＵに関連する周辺構成とを示す図である。 基準パルス及びリフレッシュ要求信号のタイミングの関係を示す図である。 アービトレータ等によってなされる動作の流れを示す図である。 基準パルスの一の周期を示す図である。 基準パルス及びリフレッシュのタイミングの関係を示す図である。 ＭＩＵの構成とＭＩＵに関連する周辺構成とを示す図である。 基準パルス及びリフレッシュのタイミングの関係を示す図である。

符号の説明

１ デジタルスチルカメラ
４ ＤＲＡＭ
５ ＲＰＵ
６ ＭＩＵ
２０ バス
４６ 信号線
６１ アービトレータ
６２ 制御信号送信部
６３ リフレッシュ制御部
６４ パルス発生部
Ｘ ワード線
Ｙ データ線

Claims (4)

1. ＤＲＡＭを制御するメモリ制御装置であって、
   前記ＤＲＡＭに係るデータ転送に利用するバスの混雑度に応じて、前記ＤＲＡＭのリフレッシュのタイミングを調整する調整手段、
   を備え、
   前記調整手段は、前記ＤＲＡＭに係るデータ転送に用いるメモリに格納されたデータ量に基づいて、前記バスの混雑度を判断することを特徴とするメモリ制御装置。
2. 請求項１に記載のメモリ制御装置において、
   所定の発生周期で基準信号を発生する発生手段、
   をさらに備え、
   前記調整手段は、
   前記バスの混雑度が比較的高いときは、前記基準信号の発生に応答して前記ＤＲＡＭにリフレッシュを指示し、
   前記バスの混雑度が比較的低いときは、直近の前記基準信号の発生時点を基準として前記発生周期よりも短い時間で前記ＤＲＡＭにリフレッシュを指示することを特徴とするメモリ制御装置。
3. 請求項２に記載のメモリ制御装置において、
   前記基準信号の発生周期をＴａ、
   前記基準信号の発生前に前記リフレッシュを指示可能な期間をＴｄ、
   前記ＤＲＡＭの各セルにおいてリフレッシュを行わずにデータを保持可能な最大期間をＭＴ、
   前記ＤＲＡＭのワード線の数をｎ、
   とそれぞれ定義したとき、
   Ｔａは、
   Ｔａ≦ＭＴ／ｎ−Ｔｄ／ｎ
   の関係を満足することを特徴とするメモリ制御装置。
4. 請求項２に記載のメモリ制御装置において、
   前記基準信号の発生周期の開始時点を、前記ＤＲＡＭのリフレッシュのタイミングに設定する設定手段、
   をさらに備えることを特徴とするメモリ制御装置。

Images