JP6326836B2 - シリーズレギュレーター回路、半導体集積回路装置、及び、電子機器 - Google Patents
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Description
<第1の実施形態>
図1は、本発明の第1の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。図1に示すように、シリーズレギュレーター回路は、オペアンプ(演算増幅器)10と、出力回路20と、フィードバック電位生成回路30と、制御回路40とを含んでおり、参照電位生成回路50と、キャパシターC1とをさらに含んでも良い。また、これらの構成要素の内の少なくとも一部は、半導体集積回路装置に内蔵されても良い。その場合には、シリーズレギュレーター回路の主要部を小型化して、コンパクトなシリーズレギュレーター回路を提供することができる。
β=VFB/VOUT ・・・(1)
また、オペアンプ10〜出力回路20のオープンループゲインをAとすると、次式(2)が成立する。
(V1−VFB)A=VOUT ・・・(2)
G=VOUT/V1=A/(1+Aβ) ・・・(3)
式(3)で表されるように、クローズドループゲインGは、オープンループゲインAが大きいほど大きくなり、1/βに近付く。
次に、本発明の第2の実施形態について説明する。
図4は、本発明の第2の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第2の実施形態においては、図4に示すように、コンパレーター41と共に延長回路42を含む制御回路40aが用いられる。その他の点に関しては、第2の実施形態は、第1の実施形態と同様である。
次に、本発明の第3の実施形態について説明する。
図7は、本発明の第3の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第3の実施形態においては、図7に示すように、コンパレーター41と共に波形整形回路43を含む制御回路40bが用いられる。その他の点に関しては、第3の実施形態は、第1の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
図10は、本発明の第4の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第4の実施形態においては、図10に示すように、コンパレーター41と共に延長回路42及び波形整形回路43を含む制御回路40cが用いられる。その他の点に関しては、第4の実施形態は、第1〜3の実施形態と同様である。
次に、本発明の第5の実施形態について説明する。
図12は、本発明の第5の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第5の実施形態においては、図12に示すように、コンパレーター41及び延長回路42と共にマスク回路44を含む制御回路40dが用いられる。その他の点に関しては、第5の実施形態は、第2の実施形態と同様である。
次に、本発明の第6の実施形態について説明する。
図15は、本発明の第6の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第6の実施形態においては、図15に示すように、コンパレーター41及び波形整形回路43と共にマスク回路44を含む制御回路40eが用いられる。その他の点に関しては、第6の実施形態は、第3の実施形態と同様である。
次に、本発明の第7の実施形態について説明する。
図16は、本発明の第7の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第7の実施形態においては、図16に示すように、コンパレーター41、延長回路42、及び、波形整形回路43と共にマスク回路44を含む制御回路40fが用いられる。その他の点に関しては、第7の実施形態は、第4の実施形態と同様である。
次に、本発明の第8の実施形態について説明する。
図17は、本発明の第8の実施形態に係るシリーズレギュレーター回路の構成例を示す回路図である。第8の実施形態においては、図10に示す第4の実施形態に係るシリーズレギュレーター回路において、参照電位生成回路50の替りに参照電位生成回路50aが用いられ、参照電位変更回路100が追加されている。その他の点に関しては、第8の実施形態は、第4の実施形態と同様である。なお、図4に示す第2の実施形態と同様に波形整形回路43を省略しても良いし、図7に示す第3の実施形態と同様に延長回路42を省略しても良い。
Claims (7)
- 第1の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第2の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第2の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路と、
を含み、
前記延長信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、シリーズレギュレーター回路。 - 第1の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第2の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第2の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
前記比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路と、を含み、
前記波形整形信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、シリーズレギュレーター回路。 - 第1の参照電位とフィードバック電位との差を増幅して、増幅された電位差を誤差信号として出力する演算増幅器と、
前記演算増幅器から出力される誤差信号に従って出力電位を生成する出力回路と、
前記出力回路の出力電位に基づいて、前記フィードバック電位を生成するフィードバック電位生成回路と、
前記フィードバック電位の絶対値が第2の参照電位の絶対値よりも小さいときに活性化される比較結果信号を生成するコンパレーターと、
前記比較結果信号が活性化されたタイミングで活性化され、前記比較結果信号が活性化されたタイミングから所定期間経過後の第2の所定期間において非活性化状態に維持する比較結果サンプル信号を生成するマスク回路と、
前記比較結果サンプル信号が活性化されることにより活性化され、前記比較結果サンプル信号が活性化されてから所定の期間経過後に非活性化される延長信号を生成する延長回路と、
前記延長信号が活性化されることにより活性化され、前記延長信号が非活性化された後に徐々に非活性化される波形整形信号を生成する波形整形回路と、
を含み、
前記波形整形信号が活性化されたときに前記演算増幅器のバイアス電流を増加させる、
シリーズレギュレーター回路。 - 前記マスク回路は、前記比較結果サンプル信号が活性化されている期間に、前記比較結果信号が再び活性化されると、前記比較結果サンプル信号の活性化期間を延長する、請求項1乃至3のいずれか1項に記載のシリーズレギュレーター回路。
- 前記延長回路によって生成される前記延長信号、又は、前記波形整形回路によって生成される前記波形整形信号が活性化されたときに、前記第1の参照電位と前記第2の参照電位との差が拡大するように前記第2の参照電位を変更する参照電位変更回路をさらに備える、請求項1〜4のいずれか1項記載のシリーズレギュレーター回路。
- 請求項1〜5のいずれか1項記載のシリーズレギュレーター回路を備える半導体集積回路装置。
- 請求項1〜5のいずれか1項記載のシリーズレギュレーター回路を備える電子機器。
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