JP5056325B2 - 半導体装置の製造方法および半田ペースト塗布用のメタルマスク - Google Patents

半導体装置の製造方法および半田ペースト塗布用のメタルマスク Download PDF

Info

Publication number
JP5056325B2
JP5056325B2 JP2007260880A JP2007260880A JP5056325B2 JP 5056325 B2 JP5056325 B2 JP 5056325B2 JP 2007260880 A JP2007260880 A JP 2007260880A JP 2007260880 A JP2007260880 A JP 2007260880A JP 5056325 B2 JP5056325 B2 JP 5056325B2
Authority
JP
Japan
Prior art keywords
power semiconductor
solder
semiconductor chip
conductor pattern
dimples
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007260880A
Other languages
English (en)
Other versions
JP2009094135A (ja
Inventor
龍男 西澤
力宏 丸山
真史 堀尾
典男 有川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2007260880A priority Critical patent/JP5056325B2/ja
Publication of JP2009094135A publication Critical patent/JP2009094135A/ja
Application granted granted Critical
Publication of JP5056325B2 publication Critical patent/JP5056325B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、パワー半導体チップを回路配線用導体の所定位置に半田接合してなる半導体装置の製造方法および半田ペースト塗布用のメタルマスクに関し、特に複数の応力緩和用のディンプルが形成された導体パターンを有する半導体装置の製造方法およびその製造工程に用いられる半田ペースト塗布用のメタルマスクに関する。
インバータ装置、無停電電源装置、工作機械、産業用ロボットなどで使用される半導体装置には、例えば絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）などの各種のパワー半導体チップが使用されている。また、このパワー半導体チップに加え、その駆動回路や、電流センシング、温度センシングのためのトランジスタやダイオードからなる制御回路などを一つのモジュール内に集積して高性能、高機能化したインテリジェントパワーモジュール（Intelligent Power Module：以下、ＩＰＭという。）も実用化されている。
こうした発熱量の多いパワー半導体チップが搭載されるＩＰＭ基板には、耐熱性に優れ、比較的安価なセラミック基板であるアルミナ基板が多く用いられている。しかし、従来のアルミナ基板は熱伝導率が低く、大電流を制御する半導体素子を搭載する場合には、放熱性が不足するため、近年、アルミナ基板の表裏両面に、回路パターン用の銅板（導体パターン）と放熱用の銅板とを直接接合したＣＢＣ（Ceramic Bond Copper）基板が開発されている。このＣＢＣ基板は、ＤＢＣ（Direct Bond Copper）基板とも呼ばれ、有機系の接着剤を使用せずに、銅箔をセラミック基板上に直接接合することで、セラミック基板と銅箔との間での熱伝達効率を向上させ、半導体装置の放熱性を向上させるようにしたものである。
ところが、セラミック基板に接合される銅箔などの金属部材の厚さや面積が、セラミック基板よりも大きくなると、そこに繰り返し熱衝撃が付与されることでセラミック基板の内部にクラックが発生する場合があった。特に、金属部材の外周端部と近接するセラミック基板部分に残留応力の主応力が作用する。また、実使用時における搭載部品からの発熱等による熱応力に起因する残留応力は、外的条件によっては低減することができない。そのため、こうしたクラックは、金属部材の接合強度を低下させ、あるいは金属部材の気密性や熱伝導性、あるいはセラミック基板の電気絶縁性などを低下させる原因として問題となっていた。
そこで、銅板パターンの主面縁部に銅板を貫通する穴あるいは貫通しない穴（ディンプル：Ｄｉｍｐｌｅ）を形成することにより、ＤＢＣ基板にパワー半導体チップを接合する際、または接合後に熱衝撃が付与された際に発生する応力を分散して、セラミック基板におけるクラックの発生を防止するセラミックス−銅接合基板が提案されている（例えば、特許文献１参照。）。
また、例えば特許文献２のセラミックス回路基板によると、半導体部品等の実装部となる銅板（導体パターン）の外周縁部に沿って、すなわち各回路パターン部の外周縁部に沿って、その内側に複数の孔（ディンプル）を形成することで、銅板の外周端部への応力集中を効率的に緩和して、応力を効率的に分散させることができる。
特開平０５−４１５６６号公報（段落番号〔００１８〕〜〔００２４〕、図１〜図３参照） 特開平０８−２５０８２３号公報（段落番号〔００１９〕〜〔００４４〕、図１など参照）
近年は、半導体装置の小型軽量化が進む一方で、パワー半導体チップの形状が大型化している。そのため、セラミック基板上でパワー半導体チップは銅箔の縁部にまで被る配置となり、銅箔による導体パターンの縁部がチップによって覆われた状態で組み立てられるような半導体装置の構造になっている。
そこでは、導体パターンにおける応力を緩和するために、主面縁部に形成されたディンプル加工部は、パワー半導体チップを半田接合するための半田層によって、チップに隣接するディンプル開口面の全部、あるいは何割かの領域が半田層によって覆われることになる。すると、ペースト状の半田材を使用してＤＢＣ基板にパワー半導体チップを接合する際の加熱処理時に、開口面が半田層によって覆われたディンプルから泡が吹き出す事態となり、あるいは開口面からディンプル内部へ半田の流れ込みが発生する。
こうした半田接合のための加熱処理時に、ディンプルから泡が吹き出すと、ＤＢＣ基板の導体パターン以外の部分にも半田が飛散して、分離配置されている銅箔が接続されるなどの配線不良が発生する。また、ディンプル内部に半田が流れ込むと、半田層の厚みが不均一となって、パワー半導体チップが導体パターン上で回転し、あるいは導体パターンに対して傾いた状態となるなど、当初の接合予定位置からずれて接合され、その後の配線処理などに不都合が生じていた。
本発明はこのような点に鑑みてなされたものであり、ＤＢＣ基板にパワー半導体チップを半田接合する際に、半田材の飛散やチップずれによる不都合を解消した半導体装置の製造方法を提供することを目的とする。
また、本発明の別の目的は、ＤＢＣ基板にパワー半導体チップを半田接合する製造工程に用いられる半田ペースト塗布用のメタルマスクを提供することである。
本発明では、パワー半導体チップを回路配線用導体の所定位置に半田接合してなる半導体装置の製造方法において、応力緩和用の複数のディンプルを主面の縁部に備えた島状の導体パターンの前記主面の反対側面に接合した絶縁板を用意する工程と、前記導体パターン上の前記パワー半導体チップが配置される領域、および前記複数のディンプル内に半田ペーストを塗布する工程と、前記パワー半導体チップを前記導体パターン上に載置して前記半田ペーストを加熱処理することによって半田接合する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法では、導体パターン上のパワー半導体チップが配置される領域、および複数のディンプル内に半田ペーストが塗布され、パワー半導体チップを導体パターン上に載置して半田ペーストを加熱処理することによって半田接合されるとともに、応力緩和用の複数のディンプル内に半田層が充填される。
さらに、本発明では、パワー半導体チップを複数のディンプルが形成された回路配線用の導体パターンの所定位置に半田接合する際に用いる半田ペースト塗布用のメタルマスクにおいて、前記導体パターン上での前記パワー半導体チップの配置領域に対応する第１の開口部と、前記導電パターンの前記パワー半導体チップが配置される主面の縁部に形成された前記複数のディンプルに対応する第２の開口部と、を備えたことを特徴とする半田ペースト塗布用のメタルマスクが提供される。
このようなメタルマスクによれば、第１の開口部により導体パターン上でのパワー半導体チップの配置領域に対応して半田ペーストが塗布され、第２の開口部によりパワー半導体チップが配置される主面に形成された複数のディンプルに半田ペーストが塗布される。
本発明の半導体装置の製造方法によれば、導体パターンにおける応力緩和用のディンプル加工部から半田材が飛散する恐れがなくなる。また、パワー半導体チップの接合工程で、回路配線用導体に塗布された半田材がチップを引き合うことによる不規則なチップずれを防止できる。
以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係る半導体装置のＤＢＣ基板に形成された導体パターンを示す平面図、図２は、図１の半導体装置のＡ−Ａ線に沿って示す断面矢視図である。
半導体装置１０は、数ｍｍ厚の銅ベース板１を基体として有するＤＢＣ基板２上に、複数のパワー半導体チップを半田接合してなる。ＤＢＣ基板２は、絶縁板である０．３〜０．７ｍｍ厚のセラミック基板２１を備え、その一方の主面に放熱用の銅箔２２が直接接合され、他方の主面に回路配線用導体として複数の導体パターン２３〜２９が島状に直接接合されたものである。
図２に示すように、ＤＢＣ基板２の放熱用の銅箔２２側には、銅ベース板１が半田層３を介して接着され、導体パターン２３〜２９側には、それぞれＩＧＢＴなどの各種のパワー半導体チップ４１〜４３などが半田層３を介して接着される。図１では、導体パターン２３上で２つのパワー半導体チップ４１，４２の配置領域が二点鎖線によって示されている。また、導体パターン２４上には６つのパワー半導体チップ４３〜４８の配置領域が示されている。同様に、導体パターン２６，２７上にはそれぞれ２つのパワー半導体チップ４９，５０、および５１，５２の配置領域が二点鎖線によって示されている。なお、導体パターン２５上にはチップは配置されない。また、導体パターン２８，２９上にはサーミスタなど、パワー半導体チップ以外の機能素子５３，５４の配置領域が二点鎖線によって示されている。
これらの導体パターン２３〜２９は、例えば０．６ｍｍ厚以上の銅箔によって構成され、また、図１に示すように、島状の導体パターン２３〜２９のセラミック基板２１との接合面と反対面側の主面の縁部に多数のディンプル６が形成されている。こうしたディンプル６は、それぞれが例えば０．５ｍｍ程度の直径を有する開口部を構成し、その銅箔の厚みの半分程度（例えば０．３ｍｍ）で銅箔を貫通しない程度の深さを有する。ディンプル６は、パワー半導体チップ４１〜５２の配置領域に近接する導体パターン２３〜２９のセラミック基板２１との境界に沿って、応力緩和用のディンプル加工部として形成されている。そして、これらのパワー半導体チップ４１〜５２の配置領域には、後に説明するような塗布パターンを有するメタルマスクまたはディスペンサによって半田ペーストが塗布され、同時に、パワー半導体チップ４１〜５２の配置領域周辺部に形成されたディンプル６内にも半田ペーストが塗布される。
その結果、パワー半導体チップ４１〜４３などをそれぞれ導体パターン２３，２４上に載置して、半田層３を加熱処理することによって半田接合する際には、パワー半導体チップ４１〜４３の下面に位置するディンプル６や、隣接するディンプル６の内部は、すでに半田材で充填された状態になっている。そのため、塗布された半田ペーストの加熱処理工程では、半田材の飛散やチップずれなどの不都合が生じない。
なお、応力緩和用のディンプル６は、その開口部の形状を必ずしも円形にする必要はなく、その大きさについても適宜変更して実施できる。
図３は、半導体装置の製造工程を示すフローチャートである。
この図に示すように、先ず、セラミック基板２１と、セラミック基板２１の下面に接合された銅箔２２と、セラミック基板２１の上面に接合された導体パターン２３〜２９を備えたＤＢＣ基板２を準備する（ステップＳ１）。
次に、導体パターン２３〜２９の上面の周縁部分に所定の工具を用いて複数のディンプルを形成して、ディンプル加工部とする（ステップＳ２）。
次に、導体パターン２３〜２９の所定位置に半田層３を塗布する（ステップＳ３）。この半田塗布工程では、後述するメタルマスクを用いて実施されるが、メタルマスク以外であっても、例えばディスペンサ（注射器）を用いて半田層３を塗布することも可能である。従来は、半導体チップ下にチップ形状にあわせて半田をベタ塗りしていたため、メタルマスクしか使用できなかった。しかし、本発明の塗布形状を採用し、ディスペンサを使用することで、チップの形状等にあわせてマスクを用意する必要がなくなり、汎用性の高い製造方法が可能になる。
次に、半田層３を塗布したチップ配置領域に、所定の肉厚（例えば５０μｍ以上、１００μｍ以下）のパワー半導体チップ４１〜５２を載置する（ステップＳ４）。
そして、半田層３の加熱処理を行い（ステップＳ５）、パワー半導体チップ４１〜５２と導体パターン２３〜２９とを半田層３を介して接合させる（ステップＳ６）。
このような製造フローにより、半導体装置１０にパワー半導体チップ４１〜５２が接合された後、金属ワイヤ、リードフレーム等を配設して樹脂ケース内に収容する。樹脂ケース内部では、金属ワイヤ等の接触防止や、パワー半導体チップ４１〜５２等を水分、湿気、塵から保護するために、シリコーン系材料で構成されたゲルで封止される。
ところで、このような半導体装置１０では、加熱炉内で半田層３が溶融すると、パワー半導体チップ４１〜５２が金属箔の導体パターン２３〜２９に対してセルフアライメント（自己整合）される。
しかしながら、パワー半導体チップ４１〜５２などが薄型であって、その重量が軽量であると、半田層３の溶融時にパワー半導体チップ４１〜５２が移動してしまい、所望の接合位置からずれてしまう場合がある。
何故なら、パワー半導体チップ４１〜５２の重量が軽量なほど、パワー半導体チップ４１〜５２の位置は、溶融状態にある半田層３の流動性に依存するからである。特に、ペースト状の半田層３を導体パターン２３〜２９上にベタ塗りで塗布して、半田付けを行うと、このような所望の接合位置からのずれ（以下、位置ずれという。）がより顕著に誘発される。
この現象をより深く理解するために、例えば島状の導体パターン上に半田接合される半導体素子を例として説明する。
図４は、加熱処理工程におけるパワー半導体チップの位置ずれを説明する図であって、（Ａ），（Ｂ）はそれぞれ正常な接合状態を示す断面図および平面図、（Ｃ），（Ｄ）はそれぞれずれた接合状態を示す断面図および平面図である。
ここでは、図４に示すように、半導体装置を構成する半導体素子４０と、金属箔からなる導体パターン２０とを半田層３を介して接合させるために、加熱処理が行われるものとする。
具体的には、前述したように、導体パターン２０上の配置領域に、予めペースト状の半田層３を全面塗布し、半導体素子４０を当該半田層３上に載置した後に加熱処理を行って、半導体素子４０と導体パターン２０とを半田接合させる。
先ず、図４（Ａ），（Ｂ）には、ペースト状の半田層３が導体パターン２０上に塗布され、さらに半田層３上に、半導体素子４０を載置した状態が示されている。上述したように、従来の方式では、半導体素子４０と導体パターン２０との間隙にペースト状の半田層３が略四角状に所謂ベタ塗り状態で塗布される。
次に、この状態で、加熱炉内で半田層３を加熱し、溶融させると、半田成分と共に、フラックス成分が溶融する。そして、フラックス成分によって導体パターン２０が濡れた部分が還元され、続いて、還元された部分に半田成分が濡れ拡がる。
例えば、図４（Ａ）の状態から、加熱炉内で半田層３を溶融させると、半田層３は、半導体素子４０と導体パターン２０との間隙に止まらず、導体パターン２０の外周端に向かい濡れ拡がる。すなわち、図４（Ｃ），（Ｄ）に示すように、溶融した半田層３を固化させたとき、半導体素子４０と導体パターン２０とが半田材３０を介して回転し、さらには傾斜して接合した状態となる。
この図４（Ｃ），（Ｄ）に示すように、ベタ塗り状態の半田材３０が濡れ拡がるときは、導体パターン２０上面において均等に拡がるのではなく、導体パターン２０の外周端に向かい、不均一に拡がる。その結果、半田材３０が固化した後、半導体素子４０の自転もしくは移動が生じる。
このような現象のプロセスを補説すると、例えば、以下に説明するプロセスにより、位置ずれが誘発されると推測される。ベタ塗り状態の半田層３上に半導体素子４０を載置すると、半導体素子４０の主面は、完全に導体パターン２０の主面と平行にならず、若干傾いた状態になる。このままの状態で、半田層３を溶融させると、半田層３が方向性を有して濡れ拡がる確率が高くなる。あるいは、導体パターン２０自体が若干変形している場合も同様の現象が起こる。
したがって、上記理由により半田層３が外周方向に不均一に濡れ拡がり、そのまま固化すると、図４（Ｃ），（Ｄ）に示すような外延並びに厚みが不均一な半田材３０が形成される。その結果、半導体素子４０の自転もしくは移動が生じ、半導体素子４０の導体パターン２０に対する位置ずれが誘発される。
このように、ペースト状の半田層３が導体パターン２０上にベタ塗りされた場合は、このような位置ずれが誘発され易くなる。しかし、このような位置ずれが生じると、半導体素子４０の電極配線工程において、所定の箇所にワイヤボンディングできないなどの配線不良等の不具合が生じ、半導体装置としての信頼性が低下する。したがって、薄型の半導体素子４０を搭載する半導体装置ほど、可能な限り位置ずれを抑制する必要がある。
そこで、以下の実施の形態においては、薄型かつ軽量の半導体素子を半導体装置内に搭載しても、位置ずれの少ない半導体装置１０の製造方法について説明する。
図５（Ａ）〜（Ｃ）は、それぞれ半田材塗布工程における半田ペーストの塗布パターンを示す図である。
図５（Ａ）に示す塗布パターン７Ａは、二点鎖線で示す配置領域内に均等な大きさの円形状に半田ペーストを４点塗布するパターンである。
図５（Ｂ）に示す塗布パターン７Ｂは、二点鎖線で示す配置領域内の中心部分に円形状に半田ペーストを塗布し、さらにその周囲の４箇所の小円と併せて５点塗布するパターンである。
図５（Ｃ）に示す塗布パターン７Ｃは、二点鎖線で示す配置領域内に縦長の３本の矩形パターンで半田ペーストをストライプ塗布するパターンである。
これらの塗布パターンでは、半導体素子４０を導体パターン２０に接合するための半田層の厚みが１００μｍ以上となるように、半田ペーストを塗布することが好ましい。その場合に、塗布された半田ペースト同士が、その上に載置された半導体素子４０を互いに引き合うから、半田材３０によって不規則な位置ずれが生じにくい。
図６は、半田ペースト塗布用のメタルマスクを示す平面図である。
このメタルマスク８は、図１の半導体装置に半田ペーストを塗布する際に用いられるものであって、図５（Ａ）に示す４点塗布の塗布パターン７Ａが適用されている。図６には、メタルマスク８とともに図１の導体パターン２３〜２９を二点鎖線で示している。
このメタルマスク８には、例えば導体パターン２３に配置されるパワー半導体チップの配置領域に対応して、開口部９１などが設けられている。この開口部９１は、導体パターン２３の縁部に形成されたディンプル潰しパターン９１ａ，９１ｂ，９１ｃと均等な大きさの円形パターンとが接合された形状をなしている。
また、メタルマスク８には、例えば導体パターン２４に配置されるパワー半導体チップの配置領域に対応して、開口部９２、開口部９３などが設けられている。開口部９２は、導体パターン２４の上部縁部に形成されたディンプル潰しパターン９２ａと８個の円形パターンとが接合された形状をなしている。さらに開口部９３は、導体パターン２４の下部縁部に形成されたディンプル潰しパターン９３ａと２個の円形パターンとが接合された形状をなしている。すなわち、開口部９２、開口部９３は、図１に示すパワー半導体チップの配置領域４３とその周辺部のディンプルに対応する開口部を構成している。
したがって、半導体装置にパワー半導体チップを半田接合する際に、このようなメタルマスク８を用いて半田ペーストを塗布すれば、パワー半導体チップの配置領域とともにその周辺部に形成されている複数のディンプル内に同時に塗布することができ、しかも半田材の飛散やチップずれによる不都合が解消できる。
なお、メタルマスク８の塗布パターンとしては、図５（Ｂ），（Ｃ）などに示す形状を適用してもよい。
実施の形態に係る半導体装置のＤＢＣ基板に形成された導体パターンを示す平面図である。 図１の半導体装置のＡ−Ａ線に沿って示す断面矢視図である。 半導体装置の製造工程を示すフローチャートである。 加熱処理工程におけるパワー半導体チップの位置ずれを説明する図であって、（Ａ），（Ｂ）はそれぞれ正常な接合状態を示す断面図および平面図、（Ｃ），（Ｄ）はそれぞれずれた接合状態を示す断面図および平面図である。 （Ａ）〜（Ｃ）はそれぞれ半田材塗布工程における半田ペーストの塗布パターンを示す図である。 半田ペースト塗布用のメタルマスクを示す平面図である。
符号の説明
１ 銅ベース板
２ ＤＢＣ基板
３ 半田層
６ ディンプル
７Ａ〜７Ｃ 塗布パターン
８ メタルマスク
２０，２３〜２９ 導体パターン
２１ セラミック基板
２２ 銅箔
３０ 半田材
４０ 半導体素子
４１〜５２ パワー半導体チップ
５３，５４ パワー半導体チップ以外の機能素子
９１ａ，９１ｂ，９１ｃ，９２ａ，９３ａ ディンプル潰しパターン
９１〜９３ 開口部

Claims (5)

  1. パワー半導体チップを回路配線用導体の所定位置に半田接合してなる半導体装置の製造方法において、
    応力緩和用の複数のディンプルを主面の縁部に備えた島状の導体パターンの前記主面の反対側面に接合した絶縁板を用意する工程と、
    前記導体パターン上の前記パワー半導体チップが配置される領域、および前記複数のディンプル内に半田ペーストを塗布する工程と、
    前記パワー半導体チップを前記導体パターン上に載置して前記半田ペーストを加熱処理することによって半田接合する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記絶縁板は、セラミック基板の一方の主面に放熱用の銅箔が直接接合され、他方の主面に回路配線用導体として複数の銅箔パターンが島状に直接接合されたＤＢＣ（Direct Bond Copper）基板であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記導体パターン上に前記半田ペーストを塗布する工程は、半田塗布用メタルマスクを用いて、前記パワー半導体チップが配置される領域、および前記複数のディンプル内に同時に塗布するようにしたことを特徴とする請求項１記載の半導体装置の製造方法。
  4. パワー半導体チップを複数のディンプルが形成された回路配線用の導体パターンの所定位置に半田接合する際に用いる半田ペースト塗布用のメタルマスクにおいて、
    前記導体パターン上での前記パワー半導体チップの配置領域に対応する第１の開口部と、
    前記導電パターンの前記パワー半導体チップが配置される主面の縁部に形成された前記複数のディンプルに対応する第２の開口部と、
    を備えたことを特徴とする半田ペースト塗布用のメタルマスク。
  5. 前記第１の開口部は、前記パワー半導体チップを前記導体パターンに接合するための半田層の厚みが１００μｍ以上となるように、前記パワー半導体チップの配置領域のうち一部領域のみに形成されていることを特徴とする請求項４記載の半田ペースト塗布用のメタルマスク。
JP2007260880A 2007-10-04 2007-10-04 半導体装置の製造方法および半田ペースト塗布用のメタルマスク Active JP5056325B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007260880A JP5056325B2 (ja) 2007-10-04 2007-10-04 半導体装置の製造方法および半田ペースト塗布用のメタルマスク

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007260880A JP5056325B2 (ja) 2007-10-04 2007-10-04 半導体装置の製造方法および半田ペースト塗布用のメタルマスク

Publications (2)

Publication Number Publication Date
JP2009094135A JP2009094135A (ja) 2009-04-30
JP5056325B2 true JP5056325B2 (ja) 2012-10-24

Family

ID=40665868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007260880A Active JP5056325B2 (ja) 2007-10-04 2007-10-04 半導体装置の製造方法および半田ペースト塗布用のメタルマスク

Country Status (1)

Country Link
JP (1) JP5056325B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5863234B2 (ja) * 2010-12-01 2016-02-16 デンカ株式会社 セラミックス回路基板およびこれを用いたモジュール
KR101904538B1 (ko) * 2011-11-07 2018-10-05 주식회사 케이씨씨 세라믹회로기판 및 이의 제조 방법
EP2827364B1 (en) 2012-03-15 2019-11-27 Fuji Electric Co., Ltd. Semiconductor device
JP6395530B2 (ja) * 2014-09-11 2018-09-26 三菱電機株式会社 半導体装置
JP6333693B2 (ja) 2014-09-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6430843B2 (ja) * 2015-01-30 2018-11-28 株式会社ジェイデバイス 半導体装置
JP6696567B2 (ja) * 2016-05-16 2020-05-20 株式会社村田製作所 セラミック電子部品
US11488924B2 (en) 2017-06-02 2022-11-01 Mitsubishi Electric Corporation Semiconductor element bonding substrate, semiconductor device, and power conversion device
WO2019011654A1 (en) 2017-07-10 2019-01-17 Abb Schweiz Ag POWER SEMICONDUCTOR MODULE WITH ALVEOLES IN A METALLIC LAYER UNDER THE FOOT OF A TERMINAL
CN108321134A (zh) * 2018-04-09 2018-07-24 黄山宝霓二维新材科技有限公司 高功率密度塑封式ipm模块的封装结构及加工工艺
JP2020013908A (ja) * 2018-07-18 2020-01-23 住友電工デバイス・イノベーション株式会社 電子部品の実装構造
JP7006812B2 (ja) * 2018-12-10 2022-01-24 富士電機株式会社 半導体装置
EP3696851B1 (en) * 2019-02-18 2022-10-12 Infineon Technologies AG Semiconductor arrangement and method for producing the same
JP2022179872A (ja) 2021-05-24 2022-12-06 富士電機株式会社 半導体装置
JP2022188583A (ja) * 2021-06-09 2022-12-21 Ｎｇｋエレクトロデバイス株式会社 半導体装置用基板
JP2023074611A (ja) * 2021-11-18 2023-05-30 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01255230A (ja) * 1988-04-05 1989-10-12 Toshiba Corp 半導体装置用セラミックス基板
JP3115238B2 (ja) * 1996-09-09 2000-12-04 株式会社東芝 窒化けい素回路基板
JP2002299495A (ja) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd 半導体回路基板
JP2004119568A (ja) * 2002-09-25 2004-04-15 Kyocera Corp セラミック回路基板
JP2007134395A (ja) * 2005-11-08 2007-05-31 Rohm Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP2009094135A (ja) 2009-04-30

Similar Documents

Publication Publication Date Title
JP5056325B2 (ja) 半導体装置の製造方法および半田ペースト塗布用のメタルマスク
JP5241177B2 (ja) 半導体装置及び半導体装置の製造方法
JP6021504B2 (ja) プリント配線板、プリント回路板及びプリント回路板の製造方法
JP5853525B2 (ja) 半導体チップの位置決め治具及び半導体装置の製造方法
WO2014115561A1 (ja) 半導体装置
JP6344919B2 (ja) プリント回路板及び積層型半導体装置
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
JP5525024B2 (ja) 半導体装置及び半導体装置の製造方法
JP2006210519A (ja) 半導体装置およびその製造方法
JP2015023128A (ja) 半導体モジュール及びその製造方法
TW201839939A (zh) 半導體裝置
JP5261982B2 (ja) 半導体装置及び半導体装置の製造方法
TWI677950B (zh) 垂直式晶片與水平式晶片之嵌入型封裝結構及其製造方法
JPH1174312A (ja) 半導体装置およびはんだバンプの形成方法
JP6054345B2 (ja) 半導体装置及び半導体装置の製造方法
JP5826234B2 (ja) 半導体装置及び半導体装置の製造方法
JP6741419B2 (ja) 半導体パッケージおよびその製造方法
JP4305424B2 (ja) 半導体装置及びその製造方法
JP2007005607A (ja) 半導体装置
JP2007258448A (ja) 半導体装置
JP2017152459A (ja) 基板及び半導体装置の基板実装方法
JPH10125833A (ja) Ｂｇａ型パッケージ実装基板及びｂｇａ型パッケージ実装方法
JPH10275965A (ja) 電子部品組立体およびその製造方法
JP4371946B2 (ja) 半導体装置及びその基板接続構造
JP4709521B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20100714

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120716

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5056325

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250