JP6333693B2 - 半導体装置 - Google Patents

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    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Description

本発明は、半導体装置に関し、例えば、セラミック基板上に複数の金属パターンを介して複数の半導体チップが搭載された半導体装置に適用して有効な技術に関する。
特開２００９−９４１３５号公報（特許文献１）には、セラミック基板上に設けられた導体パターンに、ディンプルが形成され、半導体チップを搭載するための半田層がディンプルにも充填される実施態様が記載されている。
特開２００９−９４１３５号公報
セラミック基板上に導体パターンを介して複数の半導体チップを搭載した半導体装置がある。セラミック基板は、高周波特性や熱伝導率が優れているため、例えば、電力変換装置などのパワー系（電力制御系）の半導体装置に利用される。
セラミック基板を用いた半導体装置では、セラミック基板上に接合された金属パターンに複数の半導体チップや外部入出力端子を接続する。ところが、セラミック材料と金属材料は線膨張係数の差が大きいので、セラミック基板を用いた半導体装置の環境温度が変化すると、セラミック基板から金属パターンが剥離する場合があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、セラミック基板上に形成された複数の金属パターンと、上記複数の金属パターンのうちの一部に搭載される複数の半導体チップを有する。また、上記複数の金属パターンの周縁部には、複数の窪み部が形成されている。また、上記複数の金属パターンのうち、上記複数の半導体チップと重なる領域には、上記複数の窪み部が形成されていない。また、上記複数の金属パターンのうち、上記セラミック基板の第１面の周縁部に最も近い位置に配置される上記複数の金属パターンには上記複数の窪み部が設けられるものである。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態である半導体装置が組み込まれた、電力変換システムの構成例を示す説明図である。 図１に示す半導体装置の外観を示す斜視図である。 図２に示す半導体装置の裏面側を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図３に示すセラミック基板の上面側のレイアウトを示す平面図である。 図５に示す複数の半導体チップが構成するインバータ回路を模式的に示す説明図である。 図５に示す半導体チップの周辺を拡大して示す拡大平面図である。 図７のＡ−Ａ線に沿った拡大断面図である。 図５に示す複数の金属パターンのレイアウトを示す平面図である。 図５に示す複数の半導体チップのうち、ローサイド側の半導体チップの周辺を拡大して示す拡大平面図である。 図１０のＡ−Ａ線に沿った拡大断面図である。 図１０に対応する検討例を示す平面図である。 図５に示す複数の半導体チップのうち、ハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。 図１３に対する変形例である半導体装置のハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。 図１３に対する他の変形例である半導体装置のハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。 図９に対する変形例である複数の金属パターンのレイアウトを示す平面図である。 図９に対する他の変形例である複数の金属パターンのレイアウトを示す平面図である。 図９に対する他の変形例である複数の金属パターンのレイアウトを示す平面図である。 図９に示す複数の窪み部を金属パターンの周縁部に規則的に設けた例を模式的に示す平面図である。 図１９のＡ−Ａ線に沿った拡大断面図である。 図２０に対する変形例を示す拡大断面図である。 図１９に対する変形例を示す平面図である。 図２に示す半導体装置の組立てフローを示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電力変換システムの構成例＞
以下で図面を用いて詳しく説明する本実施の形態では、セラミック基板上に複数の半導体チップが並べて搭載された半導体装置の例として、入力された直流電力を交流電力に変換して出力する電力変換装置（インバータ装置）を取り上げて説明する。
図１は、本実施の形態の半導体装置が組み込まれた、電力変換システムの構成例を示す説明図である。
図１に示す電力変換システムは、複数の太陽電池モジュールＳＣＭから出力された直流電力を、インバータ回路ＩＮＶによって交流電力に変換して、配電回路ＤＴＣに出力するシステムである。
複数の太陽電池モジュールＳＣＭのそれぞれは、光エネルギーを電気的エネルギーに変換する光電変換装置である。複数の太陽電池モジュールＳＣＭのそれぞれは、複数の太陽電池セルを有し、複数の太陽電池セルのそれぞれで電気的エネルギーに変換された電力を、直流電力として出力する。
また、図１に示す複数の太陽電池モジュールＳＣＭと、インバータ回路ＩＮＶとの間には、コンバータ回路ＣＮＶが接続される。図１に示す例では、複数の太陽電池モジュールＳＣＭから出力された直流電力は、コンバータ回路ＣＮＶにより昇圧され、高い電圧の直流電力に昇圧される。つまり、図１に示すコンバータ回路ＣＮＶは、直流電力を、相対的に高い電圧の直流電力に変換する、所謂、ＤＣ／ＤＣコンバータである。
また、インバータ回路ＩＮＶで電力変換された交流電力は、配電回路ＤＴＣに出力される。図１に示す例では、インバータ回路ＩＮＶは、Ｕ相、Ｖ相、およびＷ相の三相の交流電力に変換され、三相交流電力が配電回路ＤＴＣに出力される。
また、図１に示す電力変換システムは、上記した電力変換動作を制御する制御回路ＣＭＤを有する。制御回路ＣＭＤは、コンバータ回路ＣＮＶおよびインバータ回路ＩＮＶの各スイッチング素子に対して、制御信号を出力する。
また、図１に示すインバータ回路ＩＮＶは、複数のスイッチング素子を用いて、直流電力を交流電力に変換する電力変換回路である。図１に示す例では、６個のトランジスタＱ１のそれぞれが、スイッチング素子として機能する。
スイッチング素子を用いて直流電力を交流電力に変換する場合、相対的に高い電位に接続されるハイサイドスイッチと、相対的に低い電位に接続されるローサイドスイッチと、が直列接続された回路を用いる。このハイサイドスイッチとローサイドスイッチとは、対になってオン−オフ動作する。一対のハイサイドスイッチおよびローサイドスイッチのうち、一方のスイッチがオン状態の時には、他方のスイッチはオフ状態になる。一対のハイサイドスイッチおよびローサイドスイッチがオン−オフ動作（以下、スイッチング動作と記載する）を高速で行うことにより、単相交流電力が出力される。
また、図１に示す例では、直流電力を三相交流電力に変換するインバータ回路ＩＮＶを示しており、ハイサイドスイッチおよびローサイドスイッチからなるスイッチペアは、Ｕ相、Ｖ相、およびＷ相の三相に対応して３ペア設けられている。また、Ｕ相、Ｖ相、およびＷ相の三相のそれぞれの出力ノードは、直列接続されたハイサイドスイッチとローサイドスイッチの間に接続され、各スイッチペアは、１２０度の位相差を有するようにスイッチング動作をする。これにより、直流電力をＵ相、Ｖ相、およびＷ相の三相を有する三相交流電力に変換することができる。
例えば、図１に示す例では、ハイサイド側の端子ＨＴに正の電位Ｅ１を印加し、ローサイド側の端子ＬＴに電位Ｅ２を印加する。このとき、Ｕ相のノード、Ｖ相のノード、およびＷ相のノードのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ１とに変化することになる。そして、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものとなることから、＋Ｅ１［Ｖ］、０［Ｖ］、−Ｅ１［Ｖ］と変化することになる。また、Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。つまり、直流電力をインバータ回路ＩＮＶに入力すると、三相交流電力の電圧波形が得られる。
また、図１に示すインバータ回路ＩＮＶのスイッチング素子を構成するトランジスタＱ１は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）である。スイッチング素子であるトランジスタＱ１として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用しても良い。このパワーＭＯＳＦＥＴによれば、スイッチング動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。
ただし、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。したがって、大電力で、かつ、高速でのスイッチング動作が要求される用途で用いるトランジスタＱ１としては、ＩＧＢＴが好ましい。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴを採用している。
また、インバータ回路ＩＮＶでは、ハイサイド側の端子ＨＴと三相交流の各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＤ１が逆並列に接続されており、かつ、三相交流の各相とローサイド側の端子ＬＴとの間にもトランジスタＱ１とダイオードＤ１が逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＤ１が設けられており、３相で６つのトランジスタＱ１と６つのダイオードＤ１が設けられている。そして、個々のトランジスタＱ１のゲート電極には、制御回路ＣＭＤが接続されており、この制御回路ＣＭＤによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このダイオードＤ１は、インバータ回路ＩＮＶの出力側に接続されるインダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流す機能を有している。
＜半導体装置＞
次に、図１に示すインバータ回路ＩＮＶを構成する半導体装置ＰＫＧ１の構成例について説明する。図２は、図１に示す半導体装置の外観を示す斜視図である。また、図３は、図２に示す半導体装置の裏面側を示す平面図である。また、図４は、図３のＡ−Ａ線に沿った断面図である。また、図５は、図３に示すセラミック基板の上面側のレイアウトを示す平面図である。また、図６は、図５に示す半導体装置が構成する回路を模式的に示す説明図である。また、図７は、図５に示す半導体チップの周辺を拡大して示す拡大平面図である。また、図８は図７のＡ−Ａ線に沿った拡大断面図である。
なお、図７では、図５に示す複数の半導体チップＣＰの代表例として、トランジスタを備える半導体チップＣＰと、ダイオードを備える半導体チップＣＤをそれぞれ１個ずつ示している。図５に示す半導体チップＣＴＨおよび半導体チップＣＴＬは同じ構造を有するので、代表的に１個の半導体チップＣＰを示している。
図１に示すインバータ回路ＩＮＶを構成する本実施の形態の半導体装置ＰＫＧ１は、図２に示すように、上面側が蓋材（キャップ、カバー部材）ＣＶに覆われている。蓋材ＣＶは、図４に示すように複数の半導体チップＣＰを収容する収容部（ポケット）ＰＫＴを有する。蓋材ＣＶは、複数の半導体チップＣＰが搭載される基材であるセラミック基板ＣＳ１の上面ＣＳｔを覆っている。セラミック基板ＣＳ１の上面ＣＳｔの周縁部は、接着材ＢＤ１を介して蓋材ＣＶと接着固定されている。蓋材ＣＶは、樹脂製の部材であって、例えば、エポキシ系の樹脂などから成る。
また、蓋材ＣＶの上面ＣＶｔからは、複数の端子ＬＤが突出している。蓋材ＣＶの上面ＣＶｔには複数の貫通孔ＴＨＬが形成され、複数の端子ＬＤは複数の貫通孔ＴＨＬにそれぞれ挿入されている。複数の端子ＬＤのそれぞれは、半導体装置ＰＫＧ１の外部端子であって、図５に示すセラミック基板ＣＳ１上に搭載された複数の半導体チップＣＰと電気的に接続されている。
また、図３に示すように、半導体装置ＰＫＧ１の蓋材ＣＶは、平面視において、Ｘ方向に沿って延びる辺ＣＶｓ１、辺ＣＶｓ１の反対側に位置する辺ＣＶｓ２、Ｘ方向に対して直交するＹ方向に沿って延びる辺ＣＶｓ３、および辺ＣＶｓ３の反対側に位置する辺ＣＶｓ４を有する。また、辺ＣＶｓ１および辺ＣＶｓ２は、辺ＣＶｓ３および辺ＣＶｓ４と比較して相対的に長い。なお、図３に示す例では、半導体装置ＰＫＧ１の蓋材ＣＶは、平面視において、四角形（図３では長方形）を成す。ただし、半導体装置ＰＫＧ１の平面形状は四角形以外に種々の変形例がある。例えば、四角形の四つの角部のうち、辺ＣＶｓ３と辺ＣＶｓ１とが交差する交点の部分をＸ方向およびＹ方向に対して斜めにカットして、五角形にしても良い。この場合、斜めにカットされた角部は、半導体装置ＰＫＧ１の向きを識別するためのアライメントマークとして利用可能になる。
また、図２および図３に示すように、蓋材ＣＶは、半導体装置ＰＫＧ１を例えばヒートシンクや支持部材などに固定するための取り付け部分である、フランジ部ＦＬＧを有している。図３に示すように、フランジ部ＦＬＧは、長手方向であるＸ方向に沿って、収容部ＰＫＴの両隣に設けられている。また、複数のフランジ部ＦＬＧの中央には、それぞれ貫通孔ＴＨＨが形成されている。貫通孔ＴＨＨは、蓋材ＣＶのフランジ部ＦＬＧを厚さ方向に貫通する開口部であって、半導体装置ＰＫＧ１を例えばヒートシンクや支持部材などに固定する際には、貫通孔ＴＨＨにネジ（図示は省略）を挿入することにより、半導体装置ＰＫＧ１をネジにより固定することができる。
図３に示す例では、長手方向であるＸ方向に延びる仮想線（中心線）ＶＬ１に沿って、二個の貫通孔ＴＨＨが形成されている。ただし、貫通孔ＴＨＨの形成位置には、種々の変形例がある。例えば、図３に示す蓋材ＣＶの下面ＣＶｂ側の四つの角部のそれぞれに、貫通孔ＴＨＨを設けても良い。
次に、半導体装置ＰＫＧ１の蓋材ＣＶの収容部ＰＫＴに収容されるセラミック基板ＣＳ１およびセラミック基板ＣＳ１に固定される各部材について説明する。
図４および図５に示すように、半導体装置ＰＫＧ１は、セラミック基板ＣＳ１と、セラミック基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターンＭＰと、複数の金属パターンＭＰのうちの一部に搭載される複数の半導体チップＣＰと、を有する。
図４に示すようにセラミック基板ＣＳ１は、複数の半導体チップＣＰが搭載されるチップ搭載面である上面ＣＳｔと、上面ＣＳｔの反対側に位置する下面ＣＳｂとを有する。セラミック基板ＣＳ１は、セラミック材料から成り、本実施の形態では、例えばアルミナ（酸化アルミニウム：Ａｌ２Ｏ３）からなる板状の部材である。
図５に示すように、セラミック基板ＣＳ１は、平面視において、Ｘ方向に沿って延びる基板辺ＣＳｓ１、基板辺ＣＳｓ１の反対側に位置する基板辺ＣＳｓ２、Ｘ方向に対して直交するＹ方向に沿って延びる基板辺ＣＳｓ３、および基板辺ＣＳｓ３の反対側に位置する基板辺ＣＳｓ４を有する。また、基板辺ＣＳｓ１および基板辺ＣＳｓ２は、基板辺ＣＳｓ３および基板辺ＣＳｓ４と比較して相対的に長い。図５に示す例では、セラミック基板ＣＳ１は、平面視において、四角形（図５では長方形）を成す。
また、図４に示すように、セラミック基板ＣＳ１の上面ＣＳｔおよび下面ＣＳｂには、複数の金属パターンＭＰが接合されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、セラミック基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに銅膜が直接的に接合されている。アルミナなどのセラミックからなる板材に銅膜を接合する場合、共晶反応を利用して接合する。また、銅膜の表面にニッケル膜を積層する方法は、例えば電気メッキ法を用いることができる。
また、セラミック基板ＣＳ１の下面ＣＳｂ側に搭載された金属パターンＭＰＢは放熱用の端子であって、セラミック基板ＣＳ１の下面ＣＳｂの大部分を覆うように一様に形成されている。
また、セラミック基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターンＭＰは、図６に示すように、インバータ回路ＩＮＶの配線経路の一部を構成する配線パターンであって、互いに分離された複数の金属パターンＭＰが形成されている。
複数の金属パターンＭＰは、ハイサイド側の電位Ｅ１が供給される金属パターンＭＰＨを有する。また、複数の金属パターンＭＰは、ローサイド側の電位Ｅ２が供給される金属パターンＭＰＬを有する。また、複数の金属パターンＭＰは、トランジスタＱ１のスイッチング動作に応じて変化する電位が供給される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷを有する。また、複数の金属パターンＭＰは、端子ＬＤを接続するための複数の金属パターンＭＰＴを有する。
金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、上記したように、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、互いに分離した金属パターンＭＰである。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、図５に示すように、出力用の端子ＬＤが搭載された金属パターンＭＰＴと複数のワイヤＢＷを介して接続されている。このため、図１に示すＵ相、Ｖ相、およびＷ相の出力用の伝送経路には、図５に示すワイヤＢＷが含まれる。
また、金属パターンＭＰＨには、Ｕ相、Ｖ相、Ｗ相（図１参照）のそれぞれにおいて、同じ電位（ハイサイド側の電位Ｅ１（図６参照））が供給される。したがって、金属パターンＭＰＨは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。言い換えれば、ハイサイド側の電位Ｅ１はワイヤを介さずに複数のトランジスタＱ１のそれぞれに供給される。なお、図５に対する変形例としては、図５に示す金属パターンＭＰＨを、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割し、分割された金属パターンＭＰＨのそれぞれを、ワイヤなどの導体パターン（図示は省略）を介して電気的に接続する方法も考えられる。しかし、本実施の形態のように、同じ電位が供給される金属パターンＭＰＨを分割せず、一体に形成することで、電位Ｅ１の供給経路のインピーダンスを低減することができる。このため、電位Ｅ１の供給経路の電気的特性を向上させることができる。また、金属パターンＭＰＨにおける発熱量を低減することができる。
また、金属パターンＭＰＬには、Ｕ相、Ｖ相、Ｗ相（図１参照）のそれぞれにおいて、同じ電位（ローサイド側の電位Ｅ２（図６参照））が供給される。したがって、金属パターンＭＰＬは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。なお、図５に対する変形例としては、図５に示す金属パターンＭＰＬを、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割し、分割された金属パターンＭＰＬのそれぞれを、ワイヤなどの導電性部材（図示は省略）を介して電気的に接続する方法も考えられる。ローサイド側の金属パターンＭＰＬの場合、図５に示すように、半導体チップＣＰと金属パターンＭＰＬとは、ワイヤＢＷを介して電気的に接続される。したがって、金属パターンＭＰＬを分割せず、一体に形成しても、電位Ｅ２（図６参照）の供給経路からワイヤＢＷは排除されていない。しかし、金属パターンＭＰＬを分割せず、一体に形成することで、電位Ｅ２の供給経路を安定させることはできるので、電位Ｅ２の供給経路の電気的特性を向上させることができる。また、金属パターンＭＰＬに還流電流が流れる場合における発熱量を低減することができる。
また、図５に示すように、上記した複数の金属パターンＭＰのうち、複数の金属パターンＭＰＴにはそれぞれ一つの端子ＬＤが搭載されている。また、複数の金属パターンＭＰのうち、金属パターンＭＰＨおよび金属パターンＭＰＬには、それぞれ複数の端子ＬＤが形成されている。図５に示す例では、金属パターンＭＰＨおよび金属パターンＭＰＬには、セラミック基板ＣＳ１の上面ＣＳｔが有する四辺のうち、短辺である基板辺ＣＳｓ３および基板辺ＣＳｓ４に沿って、それぞれ一つずつ端子ＬＤが搭載されている。
また、図５に示すように、上記した複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは直接的には接続されていない。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。つまり、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷおよび金属パターンＭＰＴを介して端子ＬＤと電気的に接続されている。
また、複数の金属パターンＭＰのうちの一部（金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷ）には、複数の半導体チップＣＰが搭載されている。図５に示す複数の半導体チップＣＰのうちの一部は、図６に示すトランジスタＱ１が形成されたスイッチング素子用の半導体チップＣＴＨ、ＣＴＬである。本実施の形態では、半導体チップＣＴＨ、ＣＴＬには、それぞれＩＧＢＴが形成されている。また、図５に示す複数の半導体チップＣＰのうちの他の一部は、図６に示すダイオードＤ１が形成された、半導体チップＣＤである。
上記したように、インバータ回路ＩＮＶ（図６参照）の出力側にインダクタンスが接続される場合には、スイッチング素子であるトランジスタＱ１（図６）と逆並列でダイオードＤ１（図６参照）が接続される。ＭＯＳＦＥＴのように、一つの半導体チップＣＰにスイッチング動作を行うトランジスタＱ１の回路と還流電流を流すダイオードＤ１の回路とを内蔵させる場合には、スイッチング素子の数に応じて１個の半導体チップＣＰを搭載すれば良い。しかし、トランジスタＱ１としてＩＧＢＴを利用する場合、ダイオードＤ１用の半導体チップＣＰを別に用意する必要がある。このため、本実施の形態では、図５に示すように、ハイサイド用のトランジスタを備える半導体チップＣＴＨ、およびローサイド用のトランジスタを備える半導体チップＣＴＬのそれぞれに対して、ダイオードを備える半導体チップＣＤがセットで搭載される。
図７および図８に示すように複数の半導体チップＣＰのそれぞれは、上面ＣＰｔおよび上面の反対側に位置する下面ＣＰｂ（図８参照）を有する。トランジスタを備える半導体チップＣＴＨおよび半導体チップＣＴＬは、上面ＣＰｔにおいて露出するエミッタ用の電極ＰＤＥおよびゲート用の電極ＰＤＧを有する。また、トランジスタを備える半導体チップＣＴＨおよび半導体チップＣＴＬは、下面ＣＰｂにコレクタ用の電極ＰＤＣを有する。コレクタ用の電極ＰＤＣは、接合材である半田ＳＤを介して金属パターンＭＰの上面ＭＰｍに固定されている。また、コレクタ用の電極ＰＤＣは、半田ＳＤを介して金属パターンＭＰと電気的に接続されている。
詳しくは、図５に示すように、金属パターンＭＰＨには、複数の半導体チップＣＴＨが搭載されている。言い換えれば、一体に形成された金属パターンＭＰＨには、複数の半導体チップＣＴＨのコレクタ用の電極ＰＤＣ（図８参照）が電気的に接続されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷには、それぞれ半導体チップＣＴＬが１個ずつ搭載されている。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、半導体チップＣＴＬのコレクタ用の電極ＰＤＣ（図８参照）が電気的に接続されている。
また、電極ＰＤＥには、図５に示すように複数のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＴＨの電極ＰＤＥ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続されている。つまり、ハイサイド用の半導体チップＣＴＨの電極ＰＤＥは、Ｕ相の出力端子ＵＴ（図６参照）、Ｖ相の出力端子ＶＴ（図６参照）、またはＷ相の出力端子ＷＴ（図６参照）のうちのいずれかに接続されている。また、図５に示すように、ローサイド用の半導体チップＣＴＬの電極ＰＤＥ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。つまり、ローサイド用の半導体チップＣＴＬの電極ＰＤＥは、図６に示すローサイド用の電位Ｅ２が供給される端子ＬＴと電気的に接続されている。
また、電極ＰＤＧには、図５に示すように一本のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＴＨおよびローサイド用の半導体チップＣＴＬのそれぞれが有する電極ＰＤＧ（図７参照）のそれぞれは、ワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。金属パターンＭＰＴからは、半導体チップＣＴＨおよび半導体チップＣＴＬが有するトランジスタＱ１（図６参照）のスイッチング動作を駆動する駆動信号が供給される。
また、図７および図８に示すようにダイオードを備える半導体チップＣＤは、上面ＣＰｔにおいて露出するアノードの電極ＰＤＡを有する。また、図８に示すように、半導体チップＣＤは、下面ＣＰｂにカソードの電極ＰＤＫを有する。カソードの電極ＰＤＫは、接合材である半田ＳＤを介して金属パターンＭＰの上面ＭＰｍに固定されている。また、カソードの電極ＰＤＫは、半田ＳＤを介して金属パターンＭＰと電気的に接続されている。
詳しくは、図５に示すように、金属パターンＭＰＨには、複数の半導体チップＣＤが搭載されている。言い換えれば、一体に形成された金属パターンＭＰＨには、複数の半導体チップＣＤのカソードの電極ＰＤＫ（図８参照）が電気的に接続されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷには、それぞれ半導体チップＣＤが１個ずつ搭載されている。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、半導体チップＣＤのカソードの電極ＰＤＫ（図８参照）が電気的に接続されている。
また、電極ＰＤＡには、図５に示すように複数のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、または金属パターンＭＰＷのいずれかに接続されている。また、ハイサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は複数のワイヤＢＷを介して出力用の金属パターンＭＰＴにも接続されている。つまり、ハイサイド用の半導体チップＣＤの電極ＰＤＡは、Ｕ相の出力端子ＵＴ（図６参照）、Ｖ相の出力端子ＶＴ（図６参照）、またはＷ相の出力端子ＷＴ（図６参照）のうちのいずれかに接続されている。また、図５に示すように、ローサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。つまり、ローサイド用の半導体チップＣＤの電極ＰＤＡは、図６に示すローサイド用の電位Ｅ２が供給される端子ＬＴと電気的に接続されている。
図５に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。
また、図４に示すように、蓋材ＣＶとセラミック基板ＣＳ１との間の空間には、封止材ＭＧが充填されている。複数の半導体チップＣＰおよび複数のワイヤＢＷのそれぞれは、この封止材ＭＧにより封止されている。封止材ＭＧは、半導体チップＣＰ、ワイヤＢＷおよび端子ＬＤの一部を保護する部材である。封止用の部材としては、例えばエポキシ樹脂など、加熱することで硬化し、ある程度の強度が確保できる樹脂材料を用いる方法がある。しかし、封止材ＭＧが硬化すると、半導体装置ＰＫＧ１に温度変化が生じた時にセラミック基板ＣＳ１と封止材ＭＧの線膨張係数の差に起因して、半導体装置ＰＫＧ１の内部に応力が発生する。そこで、本実施の形態では、エポキシ樹脂よりも柔らかい樹脂材料を用いて封止材ＭＧを形成している。詳しくは、本実施の形態では、封止材ＭＧは、シロキサン結合による主骨格を持つ、高分子化合物である、シリコーン樹脂である。
シリコーン樹脂は、エポキシ樹脂よりも柔らかい特性を有する。半導体装置ＰＫＧ１に温度変化が生じた時に発生した応力は、シリコーン樹脂である封止材ＭＧが変形することにより、低減される。
＜金属パターンのレイアウト＞
次に、図５に示す金属パターンの詳細について説明する。本セクションでは、まず、図６を用いて図５に示す金属パターンのレイアウトの概要について説明した後、各金属パターンＭＰに形成された窪み部ＤＰの構成について説明する。
図９は、図５に示す複数の金属パターンのレイアウトを示す平面図である。また、図１０は、図５に示す複数の半導体チップのうち、ローサイド側の半導体チップの周辺を拡大して示す拡大平面図である。また、図１１は、図１０のＡ−Ａ線に沿った拡大断面図である。また、図１２は、図１０に対応する検討例を示す平面図である。また、図１３は、図５に示す複数の半導体チップのうち、ハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。
図９に示すように、本実施の形態の半導体装置ＰＫＧ１のセラミック基板ＣＳ１の上面ＣＳｔに搭載される複数の金属パターンＭＰには、相対的に高いハイサイド側の電位Ｅ１（図６参照）が供給される金属パターンＭＰＨが含まれる。金属パターンＭＰＨは、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されず、一体に形成される。これにより、電位Ｅ１の供給経路のインピーダンスを低減することができる。
また、複数の金属パターンＭＰには、相対的に低いローサイド側の電位Ｅ２（図６参照）が供給される金属パターンＭＰＬが含まれる。金属パターンＭＰＬも、金属パターンＭＰＨと同様に、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されず、一体に形成される。これにより、電位Ｅ２の供給経路のうち、図１０に示す複数のワイヤＢＷＬまでの部分のインピーダンスを低減することができる。
また、複数の金属パターンＭＰには、Ｕ相、Ｖ相、およびＷ相の出力ノードのそれぞれを構成する、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷが含まれる。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されている。
また、複数の金属パターンＭＰには、入出力用の端子ＬＤが搭載される複数の金属パターンＭＰＴが含まれる。複数の金属パターンＭＰＴには、それぞれ一個の端子ＬＤが半田ＳＤ（図４参照）を介して搭載されている。このように金属パターンＭＰＴには、それぞれ一個の端子ＬＤが搭載されるので、金属パターンＭＰＴの平面積は、金属パターンＭＰＨ、金属パターンＭＰＬ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷの平面積よりも小さい。
本実施の形態では、電位Ｅ１（図６参照）の供給用の端子ＬＤ、および電位Ｅ２（図６参照）の供給用の端子ＬＤ以外の端子は、複数の金属パターンＭＰＴにそれぞれ搭載されている。金属パターンＭＰＴに搭載される端子ＬＤには、上記したＵ相、Ｖ相、およびＷ相の出力ノードを構成する端子ＬＤ、半導体チップＣＴＨ、ＣＴＬ（図５参照）に駆動信号を伝送する端子ＬＤ、および、半導体チップＣＴＨ、ＣＴＬの電極ＰＤＡ（図７参照）の電位を出力する計測用の端子ＬＤが含まれる。また、図９に示す例では、複数の金属パターンＭＰＴのそれぞれは、セラミック基板ＣＳ１の上面ＣＳｔが有する四辺のうち、基板辺ＣＳｓ１または基板辺ＣＳｓ２に最も近い位置に、Ｘ方向に沿って並ぶように配列されている。
また、図９に示す例における、複数の金属パターンＭＰの配列の構成例を詳細に説明すると、以下である。すなわち、セラミック基板ＣＳ１の四辺のうち、基板辺ＣＳｓ１に最も近い位置には、複数の金属パターンＭＰＴがＸ方向に沿って配列されている。また、基板辺ＣＳｓ１側に配列される複数の金属パターンＭＰＴの隣には、金属パターンＭＰＬが配列される。また、金属パターンＭＰＬの隣には、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷがＸ方向に沿って配列される。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷの隣には、Ｘ方向に沿って延びる金属パターンＭＰＨが配列されている。また、金属パターンＭＰＨと基板辺ＣＳｓ２との間には、複数の金属パターンＭＰＴがＸ方向に沿って配列されている。
また、セラミック基板ＣＳ１の金属パターンＭＰＨは、平面視において、Ｘ方向に延びる辺ＭＨｓ１と、辺ＭＨｓ１の反対側に位置する辺ＭＨｓ２と、を有する。辺ＭＨｓ１および辺ＭＨｓ２は、それぞれ金属パターンＭＰＨの長辺である。また、辺ＭＨｓ１は、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと対向する辺であって、辺ＭＨｓ２は、複数の金属パターンＭＰＴと対向する辺である。
また、本実施の形態のセラミック基板ＣＳ１が有する金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、金属パターンＭＰＨと金属パターンＭＰＬの間に配列される金属パターンＭＰである。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷは、Ｘ方向に沿って並べて配列されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれの面積は金属パターンＭＰＨの面積よりも相対的に小さい。
金属パターンＭＰＵは、平面視において、Ｘ方向に延びる辺ＭＵｓ１と、辺ＭＵｓ１の反対側に位置する辺ＭＵｓ２と、を有する。また、辺ＭＵｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＵｓ２は、金属パターンＭＰＨと対向する辺である。
また、金属パターンＭＰＶは、平面視において、Ｘ方向に延びる辺ＭＶｓ１と、辺ＭＶｓ１の反対側に位置する辺ＭＶｓ２と、を有する。また、辺ＭＶｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＶｓ２は、金属パターンＭＰＨと対向する辺である。
また、金属パターンＭＰＷは、平面視において、Ｘ方向に延びる辺ＭＷｓ１と、辺ＭＷｓ１の反対側に位置する辺ＭＷｓ２と、を有する。また、辺ＭＷｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＷｓ２は、金属パターンＭＰＨと対向する辺である。
また、本実施の形態のセラミック基板ＣＳ１の金属パターンＭＰＬは、平面視において、Ｘ方向に延びる辺ＭＬｓ１と、辺ＭＬｓ１の反対側に位置する辺ＭＬｓ２と、を有する。辺ＭＬｓ１および辺ＭＬｓ２は、それぞれ金属パターンＭＰＬの長辺である。また、辺ＭＬｓ２は、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと対向する辺であって、辺ＭＬｓ１は、複数の金属パターンＭＰＴと対向する辺である。
＜金属パターンの接合強度＞
上記の通り、セラミック基板ＣＳ１の上面ＣＳｔ側には、平面積が異なる複数の金属パターンが、互いに分離された状態で接合されている。詳しくは、複数の金属パターンＭＰのそれぞれは、図８に示すように、セラミック基板ＣＳ１の上面ＣＳｔと対向接触する下面ＭＰｂ、および下面ＭＰｂの反対側に位置する上面ＭＰｍ、を備える。セラミック基板ＣＳ１の上面ＣＳｔと金属パターンＭＰの下面ＭＰｂとは、上記したように、共晶反応を利用して、直接的に接合されている。
しかし、本願発明者が検討した所、セラミック材料と金属パターンとの線膨張係数の差が大きいことにより、パッケージに温度サイクル負荷が繰り返して印加されると、金属パターンＭＰの一部がセラミック材料から剥離する場合があることが判った。また、金属パターンＭＰの剥離は、各金属パターンＭＰの周縁部で発生し、周縁部に生じた剥離が金属パターンＭＰの中央部に向かって進展することで、剥離面積が増大することが判った。
そこで、本願発明者は、図１２に示す検討例の半導体装置ＰＫＧ２のように、セラミック基板ＣＳ２に接合された複数の金属パターンＭＰのそれぞれの周縁部に沿って、複数の窪み部ＤＰを形成する構成について検討を行った。
図１２に示す半導体装置ＰＫＧ２は、ローサイド側のスイッチング素子である半導体チップＣＴＬが搭載された金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれの周縁部に、全周に亘って規則的に窪み部ＤＰが形成されている点で、図１０に示す半導体装置ＰＫＧ１とは相違する。
また、図１２に示す複数の窪み部ＤＰのそれぞれは、図１１に示す半導体装置ＰＫＧ１が備える窪み部ＤＰと同じ構造を有する。窪み部ＤＰは、金属パターンＭＰの厚さが局所的に薄くなるように、金属パターンＭＰの上面ＭＰｍ側に形成された窪み（溝、ディンプル、薄肉部）である。図１１に示す例では、金属パターンＭＰＬの上面ＭＰｍ側の一部を、例えばエッチングにより取り除くことにより形成されている。このように金属膜の一部をエッチングにより取り除く処理はハーフエッチング処理と呼ばれる。
図１１に示す例では、窪み部ＤＰの深さは、金属パターンＭＰの板厚のうち、窪み部ＤＰが形成されていない部分の厚さに対して半分程度である。例えば、窪み部ＤＰが形成されていない部分の金属パターンＭＰの厚さが１ｍｍ程度である場合には、窪み部ＤＰが形成された部分の厚さ、および窪み部ＤＰの深さは、それぞれ０．５ｍｍ程度である。また、図１０および図１２に示す窪み部ＤＰの平面形状は、円形（厳密な意味での真円形には限定されない）であり、図１０および図１２に示す例では、半径が約０．５ｍｍ程度の円形の窪み部ＤＰが１ｍｍ程度の間隔で金属パターンＭＰの周縁部に沿って規則的に配列されている。
図１１に示すように、金属パターンＭＰの厚さが周辺領域と比較して相対的に薄くなっている、窪み部ＤＰが形成された領域の周辺領域では、他の領域と比較して、外力が印加されると弾性変形が生じやすい。このため、金属パターンＭＰの周縁部に複数の窪み部ＤＰが設けられていれば、金属パターンＭＰの周縁部に応力が印加された時、窪み部ＤＰの周辺領域が優先的に弾性変形することで応力が緩和される。この結果、金属パターンＭＰとセラミック基板ＣＳ１の基材との接合界面に印加される応力が低減され、金属パターンＭＰの剥離を抑制できる。
つまり、本実施の形態の半導体装置ＰＫＧ１および図１２に示す検討例の半導体装置ＰＫＧ２は、金属パターンＭＰの周縁部に沿って複数の窪み部ＤＰを設けることで、金属パターンＭＰの周縁部に印加される応力を低減する。なお、上記したように、応力を低減する観点から複数の窪み部ＤＰが設けられる場合、窪み部ＤＰの形状および深さには、種々の変形例がある。窪み部ＤＰの形状に係る変形例については後述する。
ところで、図１１に示すように、本実施の形態では、半導体チップＣＰは、半田ＳＤを介して金属パターンＭＰの上面ＭＰｍ上に搭載されている。金属パターンＭＰは、半導体チップＣＰに対して電位を供給する配線、または、半導体チップＣＰから供給された電位を出力する配線として機能する。このため、金属パターンＭＰと半導体チップＣＰの下面ＣＰｂとは電気的に接続される必要がある。本実施の形態では、金属パターンＭＰと半導体チップＣＰとを半田ＳＤで接続することにより、半導体チップＣＰの下面ＣＰｂの電極ＰＤＣと金属パターンＭＰとは互いに電気的に接続されている。
ここで、半導体チップＣＰを搭載する領域に窪み部ＤＰが形成されていた場合、半田ＳＤが硬化した後に、窪み部ＤＰに気泡（ボイド）が残っていないことが重要である。窪み部ＤＰ内にボイドが残っていた場合、半導体チップＣＰの下面ＣＰｂと金属パターンＭＰとを電気的に接続する経路の電気的特性が低下する原因になる。また、窪み部ＤＰ内にボイドが残っていた場合、ボイドの周辺の温度変化によってボイドの体積が変化して、半田ＳＤの損傷などの原因になる場合がある。
上記観点からは、複数の半導体チップＣＰのそれぞれと厚さ方向に重なる位置には、複数の窪み部ＤＰが形成されていないことが好ましい。また、半導体チップＣＰと金属パターンＭＰとを接続する半田ＳＤは、複数の窪み部ＤＰの内部まで広がっていないことが特に好ましい。
また、本実施の形態の複数の窪み部ＤＰは、上記したように局所的に板厚が薄い部分を設けることで、金属パターンＭＰとセラミック基板ＣＳ１との接合界面に対する応力集中を緩和することを目的として形成されている。この場合、窪み部ＤＰの内部に半田ＳＤなどの金属材料が埋め込まれた場合、応力緩和特性が低下する原因になる。したがって、金属パターンＭＰとセラミック基板ＣＳ１との接合界面に対する応力集中を緩和する観点から、半田ＳＤは、窪み部ＤＰの内部に埋め込まれていないことが好ましい。
図１０および図１１に示す半導体装置ＰＫＧ１、および図１２に示す半導体装置ＰＫＧ２のそれぞれは、複数の半導体チップＣＰのそれぞれと厚さ方向に重なる位置に、複数の窪み部ＤＰが形成されていない。また、図１０、図１１に示す半導体装置ＰＫＧ１および図１２に示す半導体装置ＰＫＧ２のそれぞれは、半導体チップＣＰと金属パターンＭＰとを接続する半田ＳＤは、複数の窪み部ＤＰの内部まで広がっていない。
したがって、半田ＳＤにボイドが形成されることを回避している点で、図１０に示す半導体装置ＰＫＧ１および図１２に示す半導体装置ＰＫＧ２は、同様である。また、半田ＳＤにより窪み部ＤＰの応力緩和特性が低下することを回避している点で、半導体装置ＰＫＧ１および半導体装置ＰＫＧ２は、同様である。
＜ローサイド側の電位供給経路＞
次に、図５に示す複数の半導体チップＣＰのうち、ローサイド側のスイッチング素子である、半導体チップＣＴＬと金属パターンＭＰの上面ＭＰｍの周縁部との最短距離に着目すると、図１０および図１１に示す半導体装置ＰＫＧ１と、図１２に示す半導体装置ＰＫＧ２は相違する。
すなわち、図１０に示す半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との離間距離は、図１２に示す半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との離間距離よりも短い。また、図１０に示す半導体チップＣＴＬと金属パターンＭＰＶの上面ＭＰｍの辺ＭＶｓ１との離間距離は、図１２に示す半導体チップＣＴＬと金属パターンＭＰＶの上面ＭＰｍの辺ＭＶｓ１との離間距離よりも短い。また、図１０に示す半導体チップＣＴＬと金属パターンＭＰＷの上面ＭＰｍの辺ＭＷｓ１との離間距離は、図１２に示す半導体チップＣＴＬと金属パターンＭＰＷの上面ＭＰｍの辺ＭＷｓ１との離間距離よりも短い。
また、図１０および図１１に示すように、半導体装置ＰＫＧ１の場合、半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との間には、窪み部ＤＰは形成されていない。また、半導体チップＣＴＬと金属パターンＭＰＶの上面ＭＰｍの辺ＭＶｓ１との間には、窪み部ＤＰは形成されていない。また、半導体チップＣＴＬと金属パターンＭＰＷの上面ＭＰｍの辺ＭＷｓ１との間には、窪み部ＤＰは形成されていない。
つまり、図１２に示す半導体装置ＰＫＧ２のように、半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との間に複数の窪み部ＤＰが形成されている場合、複数の窪み部ＤＰに半田ＳＤが広がらないようにするためには、半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との離間距離を大きくする必要がある。この結果、半導体装置ＰＫＧ２の場合、半導体チップＣＴＬの電極ＰＤＥと金属パターンＭＰＬとを電気的に接続する複数のワイヤＢＷ２の延在距離（経路距離、ループ形状に沿った接続部間の距離）が長くなってしまう。
言い換えれば、図１０および図１１に示す半導体装置ＰＫＧ１は、半導体チップＣＴＬと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１との間に窪み部ＤＰが形成されていないので、半導体チップＣＴＬを金属パターンＭＰＵの辺ＭＵｓ１に近づけることができる。この結果、半導体チップＣＴＬの電極ＰＤＥと金属パターンＭＰＬとを電気的に接続する複数のワイヤ（導電性部材）ＢＷＬの延在距離を短くすることができる。図１０に示す複数のワイヤＢＷＬが接続される金属パターンＭＰＬには、図６に示すインバータ回路において、電位Ｅ２が供給される端子ＬＴが搭載される。したがって、図１０に示すワイヤＢＷＬの延在距離を短くすることで、電位Ｅ２（図６参照）をローサイド側のトランジスタＱ１（図６参照）に供給する経路のインピーダンスを低減することができる。この結果、図６に示すインバータ回路の電気的特性を向上させることができる。
本セクションでは、ローサイド側の半導体チップＣＰの例として、トランジスタＱ１（図６参照）に対して電位Ｅ２（図６参照）を供給する経路について説明した。しかし、ダイオードＤ１（図６参照）に対して電位Ｅ２を供給する経路についても同様である。本実施の形態の場合、上記したように、トランジスタＱ１は、ＩＧＢＴなので、トランジスタＱ１が形成された半導体チップＣＴＬの隣に、ダイオードＤ１が形成された半導体チップＣＤが搭載されている。半導体チップＣＤの電極ＰＤＡには複数のワイヤＢＷＬが接続され、電極ＰＤＡは、複数のワイヤＢＷＬを介して金属パターンＭＰＬと電気的に接続されている。
ここで、図１０に示すようにローサイド側の半導体チップＣＤと金属パターンＭＰＵの上面ＭＰｍの辺ＭＵｓ１、辺ＭＶｓ１、および辺ＭＷｓ１のそれぞれとの間には、窪み部ＤＰは形成されていない。したがって、半導体チップＣＤに電位Ｅ２（図６）を供給する複数のワイヤＢＷＬの延在距離を短くすることができる。したがって、図１０に示すワイヤＢＷＬの延在距離を短くすることで、電位Ｅ２（図６参照）をローサイド側のダイオードＤ１（図６参照）に供給する経路のインピーダンスを低減することができる。
また、図１０に示すように、半導体チップＣＴＬの電極ＰＤＥは、一本のワイヤＢＷＴに接続されている。ワイヤＢＷＴは、半導体チップＣＴＬの電極ＰＤＥとセラミック基板ＣＳ１の周縁部側（基板辺ＣＳｓ１側）に設けられた金属パターンＭＰＴとを電気的に接続する。このワイヤＢＷＴを経由する出力経路は、図１に示す制御回路ＣＭＤ（詳しくは、制御回路ＣＭＤ中の計測回路）に接続されている。このようにローサイド側に供給される電位Ｅ２（図６参照）を計測し、制御回路ＣＭＤに伝送することで、制御回路ＣＭＤでは、電位Ｅ２の値に基づいて図１に示すインバータ回路ＩＮＶの動作を制御することができる。
ここで、計測される電位の精度を向上させる観点からは、計測用のワイヤＢＷＴの延在距離を短くすることが好ましい。そこで、図１０に示す例では、ローサイド側の供給電位を計測するワイヤＢＷＴは、基板辺ＣＳｓ１側の金属パターンＭＰＴに接続され、かつ、ローサイド側の半導体チップＣＴＬは、基板辺ＣＳｓ１側に寄せて搭載されている。つまり、図１０に示すように、ローサイド側の半導体チップＣＴＬと金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷの上面ＭＰｍの辺ＭＵｓ１、辺ＭＶｓ１、および辺ＭＷｓ１のそれぞれとの間には、窪み部ＤＰが形成されていないので、計測用のワイヤＢＷＴの延在距離を短くできる。
言い換えれば、半導体チップＣＴＬから金属パターンＭＰＵの辺ＭＵｓ１までの距離は、半導体チップＣＴＬから金属パターンＭＰＵの辺ＭＵｓ２までの距離よりも短い。また、半導体チップＣＴＬから金属パターンＭＰＶの辺ＭＶｓ１までの距離は、半導体チップＣＴＬから金属パターンＭＰＶの辺ＭＶｓ２までの距離よりも短い。また、半導体チップＣＴＬから金属パターンＭＰＷの辺ＭＷｓ１までの距離は、半導体チップＣＴＬから金属パターンＭＰＷの辺ＭＷｓ２までの距離よりも短い。
なお、図１０に示すように、半導体チップＣＴＬのゲート用の電極ＰＤＧは、一本のワイヤＢＷＧを介して基板辺ＣＳｓ１側の金属パターンＭＰＴに接続されている。このため、ローサイド側の半導体チップＣＴＬが、基板辺ＣＳｓ１側に寄せて搭載されることにより、ワイヤＢＷＧの延在距離を短くすることができる。ただし、ゲート電極ＰＤＧには、トランジスタＱ１（図６参照）のスイッチング動作を制御する信号が供給される。したがって、複数のワイヤＢＷＬや計測用のワイヤＢＷＴの方が、ワイヤＢＷＧよりも、ワイヤＢＷの延在距離を短くしてインピーダンスを低減することによる影響（効果）が相対的に大きい。
＜ハイサイド側の電位供給経路＞
次に、ハイサイド側のスイッチング素子である、半導体チップＣＴＨが搭載される金属パターンＭＰＨに着目すると、ハイサイド側では、上記したローサイド側とは構造が異なる。すなわち、図１３に示すように、ハイサイド側のスイッチング素子である半導体チップＣＴＨは、金属パターンＭＰＨに半田ＳＤを介して搭載されている。金属パターンＭＰＨは、上記したように、電位Ｅ１（図６参照）を半導体チップＣＴＨに供給する経路を構成する。言い換えれば、半導体チップＣＴＨに電位Ｅ１を供給する経路は、金属パターンＭＰＨに搭載される二個の端子ＬＤ、金属パターンＭＰＨ、および半導体チップＣＴＨの電極ＰＤＣ（図８参照）に接続される半田ＳＤにより構成される。したがって、ハイサイド側のトランジスタＱ１（図１参照）に電位Ｅ１を供給する経路中にはワイヤＢＷは介在していない。したがって、図６に示す電位Ｅ１の供給経路のインピーダンスを低減させる観点からは、半導体チップＣＴＨは金属パターンＭＰＨ上の任意の位置に搭載することができる。
また、図１３に示す半導体チップＣＴＨの電極ＰＤＥは、複数のワイヤ（導電性部材）ＢＷＯを介して、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続される。この、電極ＰＤＥと、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれか一つと、を電気的に接続する複数のワイヤＢＷＯの延在距離は、図１０に示す複数のワイヤＢＷＬの延在距離よりも長い。
しかし、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、別の複数のワイヤＢＷＯを介して、出力端子ＵＴ、出力端子ＶＴ、および出力端子ＷＴのそれぞれと電気的に接続される。詳しくは、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれに接続される複数のワイヤＢＷＯは、半導体チップＣＤの電極ＰＤＡに接続され、かつ、出力端子ＵＴ、出力端子ＶＴ、および出力端子ＷＴのそれぞれと電気的に接続される。つまり、半導体チップＣＴＨから出力された電力は、金属パターンＭＰＨの辺ＭＨｓ１側に設けられた、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかを経由して、金属パターンＭＰＨの辺ＭＨｓ２側に設けられた、金属パターンＭＰＴに接続される。
したがって、図１３に示す配線構造の場合、半導体チップＣＴＨを辺ＭＨｓ１側に寄せて配置した場合と、半導体チップＣＴＨを辺ＭＨｓ２側に寄せて配置した場合と、では、半導体チップＣＴＨの電極ＰＤＥと、出力端子ＵＴ，ＶＴ、ＷＴとを接続する伝送経路の経路距離は、大きくは変わらない。
一方、図１３に示すように、半導体チップＣＴＨの電極ＰＤＥは、一本のワイヤＢＷＴに接続されている。ワイヤＢＷＴは、半導体チップＣＴＨの電極ＰＤＥとセラミック基板ＣＳ１の周縁部側に設けられた金属パターンＭＰＴとを電気的に接続する。このワイヤＢＷＴを経由する出力経路は、図１に示す制御回路ＣＭＤ（詳しくは、制御回路ＣＭＤ中の計測回路）に接続されている。このように出力ノードの電位を計測し、制御回路ＣＭＤに伝送することで、制御回路ＣＭＤでは、出力ノードの電位の値に基づいて図１に示すインバータ回路ＩＮＶの動作を制御することができる。
ここで、上記したように、計測される電位の精度を向上させる観点からは、計測用のワイヤＢＷＴの延在距離を短くすることが好ましい。そこで、図１３に示す例では、図１３に示すように、ハイサイド側の半導体チップＣＴＨと金属パターンＭＰＨの上面ＭＰｍの辺ＭＨｓ２との間には、窪み部ＤＰが形成されていない。これにより、半導体チップＣＴＨを金属パターンＭＰＨの辺ＭＨｓ２側に寄せて搭載しても、半田ＳＤが窪み部ＤＰまで広がることを抑制できる。本実施の形態では、半導体チップＣＴＨは、金属パターンＭＰＨの辺ＭＨｓ２側に寄せて搭載される。言い換えれば、半導体チップＣＴＨから金属パターンＭＰＨの辺ＭＨｓ２までの距離は、半導体チップＣＴＨから金属パターンＭＰＨの辺ＭＨｓ１までの距離よりも短い。
つまり、本実施の形態では、ハイサイド側の供給電位を計測するワイヤＢＷＴは、基板辺ＣＳｓ２側の金属パターンＭＰＴに接続され、かつ、ハイサイド側の半導体チップＣＴＨは、基板辺ＣＳｓ２側に寄せて搭載されている。これにより、計測用のワイヤＢＷＴの延在距離を短くできるので、出力ノードの電位を計測する精度を向上させることができる。
また、図１３に示す例では、上記したように、金属パターンＭＰＨの上面ＭＰｍにおいて、ハイサイド側の半導体チップＣＴＨは、基板辺ＣＳｓ２側に寄せて搭載されている。したがって、金属パターンＭＰＨの辺ＭＨｓ１と対向する金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかと、半導体チップＣＴＨとを、電気的に接続する複数のワイヤＢＷＯの延在距離は、図１０に示す複数のワイヤＢＷＬと比較して長くなる。このため、図１３に示すように、半導体チップＣＴＨと金属パターンＭＰＨの辺ＭＨｓ１との間に複数の窪み部ＤＰを形成した場合でも、窪み部ＤＰ内に半田ＳＤが広がることを防止できる。
図１３に示す例では、半導体チップＣＴＨと金属パターンＭＰＨの辺ＭＨｓ１との間に複数の窪み部ＤＰが形成されている。ただし、図１４に示す変形例の半導体装置ＰＫＧ３のように、半導体チップＣＴＨが金属パターンＭＰＨの上面ＭＰｍの辺ＭＨｓ２側に寄せて搭載されている場合でも、金属パターンＭＰＨの辺ＭＨｓ１との間に複数の窪み部ＤＰが設けられていなくても良い。図１４は、図１３に対する変形例である半導体装置のハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。詳細は後述するが、上記した金属パターンＭＰとセラミック基板ＣＳ１の接合界面における剥離は、発生し易い場所と発生し難い場所があり、窪み部ＤＰを形成する領域は、剥離の発生し易さに応じて決定することができる。
また、図１３に示す例では、ハイサイド側の半導体チップＣＴＨは、基板辺ＣＳｓ２側に寄せて搭載されている。しかし、出力ノードに接続される伝送経路のインピーダンスを低減させることを優先させる場合、図１５に示す変形例の半導体装置ＰＫＧ４のように、半導体チップＣＴＨは、金属パターンＭＰＨの辺ＭＨｓ１側に寄せて搭載されていても良い。図１５は、図１３に対する他の変形例である半導体装置のハイサイド側の半導体チップの周辺を拡大して示す拡大平面図である。
図１５に示す半導体装置ＰＫＧ４の例では、金属パターンＭＰＨの辺ＭＨｓ１との間に複数の窪み部ＤＰが設けられず、かつ、半導体チップＣＴＨは、金属パターンＭＰＨの辺ＭＨｓ１側に寄せて搭載されている。この場合、図１５に示す出力ノードに接続される伝送経路を構成する複数のワイヤＢＷＯの延在距離は、図１０に示す複数のワイヤＢＷＬと同程度の長さにすることができる。
また、図１５に示す変形例では、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれに、出力端子ＵＴ、出力端子ＶＴ、および出力端子ＷＴのうちのいずれかが半田ＳＤを介して搭載されている。この場合、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと、出力端子ＵＴ、出力端子ＶＴ、および出力端子ＷＴのそれぞれとの伝送経路中にワイヤＢＷが介在しないので、出力ノードにおけるインピーダンスを低減することができる。
ただし、図１５に示す変形例の場合、出力ノードの電位を計測する経路を構成するワイヤＢＷＴの延在距離は、図１０に示すワイヤＢＷＴの延在距離と比較して長くなる。つまり、図１５に示す変形例は、出力ノードの電位を計測する経路のインピーダンス低減よりも、電力を出力する伝送経路のインピーダンスを低減することを優先した実施態様である。
＜剥離発生の傾向＞
次に、上記した金属パターンＭＰとセラミック基板ＣＳ１の接合界面における剥離が発生しやすい領域について、説明する。図１６〜図１８は、それぞれ図９に対する変形例である複数の金属パターンのレイアウトを示す平面図である。
まず、図９に示すセラミック基板ＣＳ１の実施態様は、以下で説明する剥離が発生する可能性がある部分のそれぞれに、窪み部ＤＰを設けた実施態様である。上記したように、本願発明者が検討した結果、上記した剥離は、金属パターンＭＰの周縁部において発生し、その剥離が中央部に進展することにより、剥離範囲が大きくなる。したがって、剥離が発生する可能性がある部分のそれぞれに窪み部ＤＰを設けることで、剥離が進展する始点の発生を抑制できる。図９に示す例では、辺ＭＵｓ１、辺ＭＶｓ１、辺ＭＷｓ１の一部、および辺ＭＨｓ２の複数箇所を除き、複数の金属パターンＭＰの周縁部を連続的に囲むように、複数の窪み部ＤＰが形成されている。
しかし、更に検討を進めると、剥離を発生させる要因となる応力は、セラミック基板ＣＳ１の上面ＣＳｔの中心からの距離が遠くなる程増加する。つまり、図１６に示す変形例のセラミック基板ＣＳ３のように、セラミック基板ＣＳ３の上面ＣＳｔにおける周縁部に最も近い位置に配置される複数の金属パターンＭＰのそれぞれに窪み部ＤＰを形成することが好ましい。
図１６に示す例では、複数の金属パターンＭＰのうち、セラミック基板ＣＳ３の周縁部を構成する基板辺ＣＳｓ１、基板辺ＣＳｓ２、基板辺ＣＳｓ３、および基板辺ＣＳｓ４のうちのいずれかと隣り合って設けられた辺（以下、最外周辺と記載する）を有する金属パターンＭＰに複数の窪み部ＤＰを形成している。また、複数の窪み部ＤＰは、複数の金属パターンＭＰが有する四辺のうち、上記した最外周辺に設けられている。言い換えれば、複数の金属パターンＭＰのそれぞれには、セラミック基板ＣＳ３の周縁部に近い側の辺に複数の窪み部ＤＰが形成されている。
また、図１６に示す例では、金属パターンＭＰの角部（金属パターンＭＰの四辺の交点）に応力集中が発生し易いことを考慮して、上記した最外周辺と交差する辺の一部にも複数の窪み部ＤＰを配置している。
図１６に示す変形例によれば、複数の金属パターンＭＰのうち、特に、セラミック基板ＣＳ３との接合界面における剥離が特に発生し易い箇所に複数の窪み部ＤＰを設けることにより、剥離の発生を抑制することができる。
また、図１６に示す変形例によれば、複数の窪み部ＤＰは、複数の金属パターンＭＰが有する四辺のうち、上記した最外周辺に設けられている。このため、図１４を用いて説明した変形例の半導体装置ＰＫＧ３と同様に、金属パターンＭＰの上面ＭＰｍのうち、ワイヤＢＷが接合されるワイヤボンディング領域と、金属パターンＭＰの上面ＭＰｍの周縁部との間に複数の窪み部ＤＰが形成されていない。したがって、図１３に示す半導体装置ＰＫＧ１と比較してワイヤＢＷの延在距離をさらに近づけることができる。
なお、図１４では、半導体チップＣＴＨと、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかと、を接続するワイヤＢＷＯについて示している。しかし、図１６に示す変形例によれば、金属パターンＭＰＵ、ＭＰＶ、ＭＰＷのそれぞれの周縁部には窪み部ＤＰが設けられていない。したがって、図１６に示す変形例の場合、図１０に示す複数のワイヤＢＷＬのそれぞれの延在距離も短くすることができる。
また、本願発明者が、剥離の発生原因についてさらに検討した所、金属パターンＭＰ上に部材が搭載されている場合、搭載された部材の線膨張係数、および搭載後の部材の高さと、上記剥離の発生し易さに相関関係があることが判った。すなわち、図５に示す複数の半導体チップＣＰよりも線膨張係数が大きく、かつ、複数の半導体チップＣＰのそれぞれの上面ＣＰｔ（図４参照）よりも高い位置まで延びる部材が金属パターンＭＰに搭載されている場合、当該部材の周辺で剥離が発生し易いことが判った。
本実施の形態で、上記条件に該当する部材は、図４に示すように半田ＳＤを介して金属パターンＭＰ上に搭載される端子ＬＤである。図４に示す例ではセラミック基板ＣＳ１を構成するセラミック材料の線膨張係数は３〜７程度である。また、半導体チップＣＰの大部分を構成する半導体基板は、例えばシリコン（Ｓｉ）であり、半導体チップＣＰ全体としての線膨張係数は３程度である。一方、複数の端子ＬＤの線膨張係数は、１８程度である。また、端子ＬＤを接合する半田ＳＤの線膨張係数は、２０〜３０程度である。
ここで、本願発明者の検討結果によれば、半導体チップＣＰが搭載された箇所の近傍では、端子ＬＤが搭載された箇所の近傍と比較して剥離は生じ難い。また、セラミックコンデンサなど、線膨張係数が半導体チップＣＰの線膨張係数以下である部材を、半田ＳＤ（図４参照）を介して金属パターンＭＰに搭載した場合、セラミックコンデンサの搭載領域周辺での剥離は確認されなかった。例えば、図１６に示す例では、コンデンサＣＡＰ１が半田を介して二個の金属パターンＭＰに跨って搭載されている。この場合、コンデンサＣＡＰ１の近傍よりも端子ＬＤの近傍において、剥離が発生し易いことが判った。また、金属パターンＭＰ上に、単に半田ＳＤ（図４参照）を接合させた場合には、半田ＳＤの近傍での剥離の発生は確認されなかった。
また、図４に示すように、半導体チップＣＰと金属パターンＭＰとを電気的に接続する複数のワイヤＢＷは、上記条件に該当するが、金属パターンＭＰのうち、ワイヤＢＷが接合された部分の近傍において、剥離の発生は確認されなかった。したがって、上記した剥離が発生し易くなるための条件には、剥離の発生原因となる部材の大きさ（体積および重さ）も関係すると考えられる。定性的には、半田ＳＤを用いて金属パターンＭＰ上に搭載するような部材は、剥離発生の原因になると考えられる。
以上の結果から、図４に示す端子ＬＤのように、半導体チップＣＰよりも線膨張係数が大きく、かつ、半導体チップＣＰの上面ＣＰｔよりも高い位置まで延びる部材が半田ＳＤを介して搭載された領域の近傍では、剥離が発生し易いことが判った。これは、金属パターンＭＰ上に、線膨張係数が大きい部材を搭載することで、金属パターンＭＰとセラミック基板ＣＳ１との接合界面における変形量の差が大きくなることが原因と考えられる。
そこで、端子ＬＤを搭載したことに起因する剥離を抑制する観点からは、図１７に示す変形例のセラミック基板ＣＳ４のように、複数の端子ＬＤのそれぞれが搭載された領域の周囲を囲むように、複数の窪み部ＤＰが設けられていることが好ましい。
図１７に示す変形例によれば、端子ＬＤが搭載された領域の周囲に複数の窪み部ＤＰを形成することで、温度変化に起因して生じる応力を緩和し易くなるので、端子ＬＤが搭載された領域の近傍における剥離の発生を抑制できる。
また、図１７に示すセラミック基板ＣＳ４は、図１６に示すセラミック基板ＣＳ３を用いて説明した構成を含むので、上記図１６を用いて説明した効果が得られる。
また、図１７に示す変形例では、複数の端子ＬＤのそれぞれが搭載された領域の周囲を連続的に囲むように、複数の窪み部ＤＰが設けられている。しかし、図１７に対する更なる変形例として、図１８に示すセラミック基板ＣＳ５のように、端子ＬＤが搭載された領域の周囲を囲む四辺のうち、セラミック基板ＣＳ５の上面ＣＳｔの周縁部から最も遠い位置に存在する辺には、複数の窪み部ＤＰが設けられていない構成でも良い。
図１８によれば、端子ＬＤが搭載された領域の周囲を囲む四辺のうちの一辺には、窪み部ＤＰが形成されていないので、図１７に示すセラミック基板ＣＳ４と比較して、半田ＳＤ（図４参照）が窪み部ＤＰ内に広がり難くなっている。剥離の発生を抑制する観点からは、図１７に示すセラミック基板ＣＳ４の構造の方が好ましいが、金属パターンＭＰＴの平面積との関係で、端子ＬＤが搭載された領域の周囲を連続的に囲むように、複数の窪み部ＤＰが設けることが難しい場合もある。このような場合には、図１８に示すセラミック基板ＣＳ５のような実施態様が好ましい。
また、図１８に示すセラミック基板ＣＳ５は、図１６に示すセラミック基板ＣＳ３を用いて説明した構成を含むので、上記図１６を用いて説明した効果が得られる。また、図１８に示すセラミック基板ＣＳ５は、端子ＬＤが搭載された領域の周囲に複数の窪み部ＤＰが形成されているので、図１６に示すセラミック基板ＣＳ３と比較すると、端子ＬＤが搭載されたことに起因する剥離を抑制することができる。
また、図１７および図１８に示すように、端子ＬＤを搭載したことによる剥離の発生は、相対的に平面積が小さい複数の金属パターンＭＰＴの他、金属パターンＭＰＨや金属パターンＭＰＬでも発生する。したがって、図１７および図１８に示すように、金属パターンＭＰＨおよび金属パターンＭＰＬのそれぞれにおいて、端子ＬＤを搭載した領域の周囲に複数の窪み部ＤＰが設けられていることが好ましい。
＜窪み部の構造＞
次に、上記した窪み部ＤＰの構造について説明する。図１９は、図９に示す複数の窪み部を金属パターンの周縁部に規則的に設けた例を模式的に示す平面図である。また、図２０は、図１９のＡ−Ａ線に沿った拡大断面図である。また、図２１は、図２０に対する変形例を示す拡大断面図である。また、図２２は、図１９に対する変形例を示す平面図である。
図１９および図２０に示す金属パターンＭＰ１は、図９に示す複数の金属パターンＭＰのそれぞれの周縁部に、複数の窪み部ＤＰが形成された状態を単純化したモデルパターンである。また、図１９に示す窪み部ＤＰ１は、図１１に示す窪み部ＤＰと同じ構造である。
図１９に示す金属パターンＭＰ１の上面ＭＰｍは、周縁部にＸ方向に沿って延びる辺ＭＰｓ１、辺ＭＰｓ１の反対側に位置する辺ＭＰｓ２、Ｘ方向に直交するＹ方向に沿って延びる辺ＭＰｓ３、および辺ＭＰｓ３の反対側に位置する辺ＭＰｓ４の四辺を備えている。また、上面ＭＰｍの周縁部を構成する四辺は、互いに交差し、金属パターンＭＰ１は、四辺の交点である四つの角部ＭＰｃを備える。
また、金属パターンＭＰ１の上面ＭＰｍの周縁部には、四辺のそれぞれに沿って、複数の窪み部ＤＰ１が規則的に配列されている。図１９および図２０に示す例では、窪み部ＤＰ１は、上記したハーフエッチング処理により形成されている。このため、図２０に示すように、窪み部ＤＰ１の最も深い位置（最深部）は、金属パターンＭＰ１の上面ＭＰｍと下面ＭＰｂとの間に設けられ、下地のセラミック基板ＣＳ１は露出していない。
ただし、図２０に対する変形例として、図２１に示す金属パターンＭＰ２に設けられた複数の窪み部ＤＰ２のように、窪み部ＤＰ２の最深部がセラミック基板ＣＳ１の上面ＣＳｔまで到達しても良い。このような窪み部ＤＰ２を形成した金属パターンＭＰ２に温度変化に起因する応力が印加されると、窪み部ＤＰ２の窪み部の開口形状が変化するように、周囲の金属が弾性変形することで、応力を緩和することができる。
また、窪み部ＤＰの平面形状の変形例として、図２２に示す金属パターンＭＰ３に設けられた、窪み部ＤＰ３のように、楕円形状であっても良い。一つの窪み部ＤＰ３の開口面積が大きくなれば、金属パターンＭＰ３は変形し易くなる。一方、図１９に示すように多数の窪み部ＤＰを規則的に配列すれば、応力集中が発生し難くなる。
また、窪み部ＤＰの平面形状の変形例として、図２２に示す金属パターンＭＰ３に設けられた、窪み部ＤＰ４のように、屈曲部を有するＬ字型の形状であっても良い。図２２に示す窪み部ＤＰ４は、金属パターンＭＰ３の角部ＭＰｃを結ぶ対角線上に屈曲部が位置するように、配置されている。金属パターンＭＰとセラミック基板ＣＳ１（図１９参照）の接合界面に生じる応力は、金属パターンＭＰの角部ＭＰｃにおいて大きくなりやすい。したがって、金属パターンＭＰの角部ＭＰｃに相対的に平面積が大きいＬ字型の窪み部ＤＰ４を形成することで、剥離の発生を抑制し易くなる。
なお、図示は省略するが、図２２に示す窪み部ＤＰ３や窪み部ＤＰ４は、それぞれ図２０に示す窪み部ＤＰ１のようにハーフエッチング処理により形成されても良いし、図２１に示す窪み部ＤＰ２のように、金属パターンＭＰ３を貫通するように形成されていても良い。
また、図２２に示す金属パターンＭＰ３のように一つの金属パターンＭＰ３に複数種類の窪み部ＤＰ３、ＤＰ４が形成されていても良い。
＜半導体装置の製造方法＞
次に、図１〜図１３を用いて説明した半導体装置ＰＫＧ１の製造工程について、図２３に示す工程フローに沿って説明する。図２３は、図２に示す半導体装置の組立てフローを示す説明図である。
＜基板準備＞
まず、図２３に示す基板準備工程では、図９に示すセラミック基板を準備する。本工程で準備するセラミック基板ＣＳ１は、例えばアルミナを主成分とするセラミックであって、上面ＣＳｔおよび下面ＣＳｂ（図４参照）に複数の金属パターンＭＰが接合されている。
これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、セラミック基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに共晶反応を利用して直接的に接合されている。また、銅膜には、電気メッキ法によりニッケル膜が積層されている。
また、複数の金属パターンＭＰの上面ＭＰｍには複数の窪み部ＤＰが形成されている。
なお、複数の金属パターンＭＰのレイアウトや窪み部ＤＰの形状やレイアウトについては、既に説明した通りなので、重複する説明は省略する。
＜ダイボンド＞
次に、図２３に示すダイボンド工程では、図５に示すように、セラミック基板ＣＳ１の金属パターンＭＰ上に、複数の半導体チップＣＰを搭載する。
本工程では、複数の金属パターンＭＰのうち、ハイサイド側の電位Ｅ１（図６参照）が供給される金属パターンＭＰＨには、複数（本実施の形態では３個）の半導体チップＣＴＨおよび複数（本実施の形態では３個）の半導体チップＣＤが搭載される。また、複数の金属パターンＭＰのうち、交流電力の出力端子に接続される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷには、それぞれ１個の半導体チップＣＴＬおよび１個の半導体チップＣＤが搭載される。また、複数の金属パターンＭＰのうち、ローサイド側の電位Ｅ２（図６参照）が供給される金属パターンＭＰＬには半導体チップＣＰは搭載されない。また、複数の金属パターンＭＰのうち、入出力用の端子ＬＤを接続するための複数の金属パターンＭＰＴには、半導体チップＣＰは搭載されない。
また、図８に示すように、本工程では、複数の半導体チップＣＰのそれぞれは、半導体チップＣＰの下面ＣＰｂと金属パターンＭＰの上面ＭＰｍを対向させた状態で、所謂フェイスアップ実装方式で搭載される。また、半導体チップＣＰの下面ＣＰｂには、電極ＰＤＫ、ＰＤＣが形成されており、電極ＰＤＫ、ＰＤＣと金属パターンＭＰとを電気的に接続するため、半導体チップＣＰは半田ＳＤを介して搭載される。
半田ＳＤを介して半導体チップＣＰを搭載する方法は、以下のように行う。まず、半導体チップの搭載予定領域に、ペースト状の半田を塗布する。このペースト状の半田には、半田成分と、フラックス成分が含まれる。次に、複数の半導体チップＣＰを準備して（図２３に示す半導体チップ準備工程）半導体チップＣＰのそれぞれを半田上に押し付ける。複数の半導体チップＣＰがペースト状の半田を介して金属パターンＭＰ上に仮接着された状態で、半田に対してリフロー処理（加熱処理）を施す。このリフロー処理により、半田が溶融し、一方は金属パターンＭＰに接合され、他方が半導体チップＣＰの電極ＰＤＫ、ＰＤＣに接合される。そして半田を冷却することで、硬化させると、半導体チップＣＰのそれぞれが金属パターンＭＰ上に固定される。
この時、本実施の形態によれば、金属パターンＭＰの上面ＭＰｍのうち、複数の半導体チップＣＰのそれぞれと厚さ方向に重なる位置には、窪み部ＤＰ（図９参照）が形成されていない。このため、窪み部ＤＰ内に半田ＳＤが埋め込まれる際にボイドが発生することを防止できる。
また、本工程において、半導体チップＣＰと金属パターンＭＰとを接続する半田ＳＤが広がる範囲には、窪み部ＤＰが形成されていない。このため、窪み部ＤＰ内に半田ＳＤが埋め込まれ、窪み部ＤＰの応力緩和特性が低下することを抑制できる。
なお、半導体チップＣＰの他、例えばコンデンサＣＡＰ１など、半導体チップＣＰ以外のチップ部品（電子部品、機能性素子）を搭載する場合には、本工程において、一括して搭載することができる。
＜ワイヤボンド＞
次に、図２３に示すワイヤボンド工程では、図５に示すように、半導体チップＣＰと金属パターンＭＰとをワイヤ（導電性部材）ＢＷを介して電気的に接続する。
本工程では、ハイサイド側の複数の半導体チップＣＴＨのエミッタの電極ＰＤＥ（図８参照）のそれぞれと、複数の金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれとを複数のワイヤＢＷを介して電気的に接続する。
また、本工程では、ローサイド側の複数の半導体チップＣＴＬのエミッタの電極ＰＤＥ（図８参照）のそれぞれと、複数の金属パターンＭＰＬとを複数のワイヤＢＷを介して電気的に接続する。
また、本工程では、ハイサイド側の複数の半導体チップＣＴＨのゲートの電極ＰＤＧ（図８参照）およびローサイド側の複数の半導体チップＣＴＬのゲートの電極ＰＤＧのそれぞれと、複数の金属パターンＭＰＴとをワイヤＢＷを介して電気的に接続する。
また本工程では、複数のワイヤＢＷを介して、ハイサイド側の複数の半導体チップＣＤのアノードの電極ＰＤＡと、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと、複数の金属パターンＭＰのそれぞれと、を複数のワイヤＢＷを介して電気的に接続する。図１３に示すように一本のワイヤＢＷで複数箇所を電気的に接続することもできる。図１３に示す例では、まず、ワイヤＢＷの一方の端部を複数の金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれか一つに接続する。次に、ワイヤＢＷの中間部分を半導体チップＣＤのアノードの電極ＰＤＡに接続する。次に、ワイヤＢＷの他方の端部を金属パターンＭＰＴに接合する。
また本工程では、複数のワイヤＢＷを介して、ローサイド側の複数の半導体チップＣＤのアノードの電極ＰＤＡと、複数の金属パターンＭＰＴのそれぞれと、を複数のワイヤＢＷを介して電気的に接続する。
なお、本実施の形態では、半導体チップＣＰと金属パターンＭＰとを電気的に接続する部材としてワイヤを用いる例を示しているが、変形例としては、帯状に形成された金属（例えばアルミリボン）を用いることもできる。またあるいは、パターニングされた金属板（銅クリップ）を用いて、半田を介して接続することもできる。
＜端子搭載＞
次に、図２３に示す端子搭載工程では、図５に示すように、複数の金属パターンＭＰ上に端子ＬＤを搭載する。端子ＬＤは、複数の金属パターンと、図示しない外部機器とを電気的に接続するためのリード端子であって、細長く伸びる一方の端部を金属パターンＭＰに接続する。図４に示す例では、複数の端子ＬＤのそれぞれは、半田ＳＤを介して金属パターンＭＰ上に搭載される。
また、図５に示す例では、複数の金属パターンＭＰのうち、ハイサイド側の電位が供給される金属パターンＭＰＨ、およびローサイド側の電位が供給される金属パターンＭＰＬには、それぞれ長手方向の両端（短辺である基板辺ＣＳｓ３側および基板辺ＣＳｓ４側）に端子ＬＤが搭載される。また、複数の金属パターンＭＰＴのそれぞれには、一本ずつ端子ＬＤが搭載される。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは直接的には接続されない。
＜蓋材取付＞
次に、図２３に示す蓋材取付工程では、図４に示すように、セラミック基板ＣＳ１の上面ＣＳｔを覆うように蓋材ＣＶを接着固定する。セラミック基板ＣＳ１の上面ＣＳｔの周縁部と蓋材ＣＶとは、接着材ＢＤ１を介して接着固定される。
この時、蓋材ＣＶの上面ＣＶｔには複数の貫通孔ＴＨＬが形成されており、複数の端子ＬＤは複数の貫通孔ＴＨＬにそれぞれ挿入される。
なお、図４に示す例では、蓋材ＣＶは複数の貫通孔ＴＨＬが形成された部分と、セラミック基板ＣＳ１に接着固定される部分とが一体成型されている。しかし、変形例として、セラミック基板ＣＳ１に接着固定される部分と、複数の貫通孔ＴＨＬが形成された部分とを分離可能な独立した部材としても良い。この場合、端子ＬＤのレイアウトが変更になった場合でも複数の貫通孔ＴＨＬが形成された部分のみを交換すれば良い。
＜封止＞
次に、図２３に示す封止工程では、図４に示すようにセラミック基板ＣＳ１と蓋材ＣＶとに囲まれた空間内に封止材ＭＧを供給し、複数の端子ＬＤのそれぞれの一部分、複数の半導体チップＣＰ、および複数のワイヤＢＷを封止する。封止材ＭＧは、ゲル状の材料であり、蓋材ＣＶの一部に図示しない供給用の貫通孔を形成しておき、貫通孔からゲル状の封止材ＭＧを充填する。
ここで、ゲル状の封止材ＭＧは、図９に示す複数の窪み部ＤＰ内に埋め込まれる。しかし、ゲル状の材料は、窪み部ＤＰの周辺領域よりも変形し易い柔らかい材料なので、ゲル状の材料が窪み部ＤＰに埋め込まれたとしても窪み部ＤＰの応力緩和特性は低下しない。
以上の各工程により、図１〜図１３を用いて説明した半導体装置ＰＫＧ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷される。また、図１に示す電力変換システムに組み込まれる。
＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、上記実施の形態では、スイッチング素子として、ハイサイド用のトランジスタＱ１を３個、およびローサイド用のトランジスタＱ１を３個用いて、三相交流電力を出力する電力変換回路について説明したが、スイッチング素子の数には種々の変形例がある。
例えば、一個のハイサイド用のトランジスタと、一個のローサイド用のトランジスタを用いて、ハーフブリッジ回路を構成すれば、単相交流電力を出力させることができる。また、フルブリッジ回路で単相交流電力を出力させる場合には、４個のトランジスタＱ１を用いる。
＜変形例２＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
ＢＤ１ 接着材
ＢＷ、ＢＷ２、ＢＷＧ、ＢＷＬ、ＢＷＯ、ＢＷＴ ワイヤ（導電性部材）
ＣＡＰ１ コンデンサ
ＣＤ、ＣＰ、ＣＴＨ、ＣＴＬ 半導体チップ
ＣＭＤ 制御回路
ＣＮＶ コンバータ回路
ＣＰｂ 下面
ＣＰｔ 上面
ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５ セラミック基板
ＣＳｂ 下面
ＣＳｓ１、ＣＳｓ２、ＣＳｓ３、ＣＳｓ４ 基板辺
ＣＳｔ 上面
ＣＶ 蓋材（キャップ、カバー部材）
ＣＶｂ 下面
ＣＶｓ１、ＣＶｓ２、ＣＶｓ３、ＣＶｓ４ 辺
ＣＶｔ 上面
Ｄ１ ダイオード
ＤＰ、ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４ 窪み部
ＤＴＣ 配電回路
Ｅ１、Ｅ２ 電位
ＦＬＧ フランジ部
ＨＴ、ＬＤ、ＬＴ 端子
ＩＮＶ インバータ回路
ＭＧ 封止材
ＭＨｓ１、ＭＨｓ２、ＭＬｓ１、ＭＬｓ２、ＭＰｓ１、ＭＰｓ２、ＭＰｓ３、ＭＰｓ４、ＭＵｓ１、ＭＵｓ２、ＭＶｓ１、ＭＶｓ２、ＭＷｓ１、ＭＷｓ２ 辺
ＭＰ、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰＢ、ＭＰＨ、ＭＰＬ、ＭＰＴ、ＭＰＵ、ＭＰＶ、ＭＰＷ 金属パターン
ＭＰｂ 下面
ＭＰｃ 角部
ＭＰｍ 上面
ＰＤＡ、ＰＤＣ、ＰＤＥ、ＰＤＧ、ＰＤＫ 電極
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４ 半導体装置
ＰＫＴ 収容部（ポケット）
Ｑ１ トランジスタ
ＳＣＭ 太陽電池モジュール
ＳＤ 半田
ＴＨＨ、ＴＨＬ 貫通孔
ＵＴ、ＶＴ、ＷＴ 出力端子
ＶＬ１ 仮想線（中心線）

Claims (14)

  1. 第１面、および前記第１面の反対側に位置する第２面を備えるセラミック基板と、
    前記セラミック基板の前記第１面と対向接触する第３面、および前記第３面の反対側に位置する第４面、を備える複数の金属パターンと、
    前記複数の金属パターンのうちの一部に搭載される複数の半導体チップと、
    を有し、
    前記複数の金属パターンは、
    第１辺を備え、前記複数の半導体チップのうちの第１半導体チップが搭載された第１金属パターンと、
    前記第１金属パターンの前記第１辺と対向する第２辺を備え、かつ、前記第１金属パターンとは分離された第２金属パターンと、
    を有し、
    前記第１半導体チップの第１電極と前記第２金属パターンとは、前記第１辺および前記第２辺と交差するように延びる第１導電性部材を介して電気的に接続され、
    前記複数の金属パターンの前記第４面の周縁部には、前記第４面側から前記第３面側に向かって窪んだ複数の窪み部が形成され、
    前記複数の窪み部は、前記複数の半導体チップと重なる領域および前記第１半導体チップと前記第１金属パターンの前記第１辺との間の領域には設けられておらず、前記複数の金属パターンのうち、前記セラミック基板の前記第１面の周縁部に最も近い位置に配置された第３金属パターンには設けられている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２金属パターンには、前記第２金属パターンと電気的に接続された外部端子が搭載されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第３金属パターンには、前記複数の半導体チップよりも線膨張係数が大きく、かつ、前記複数の半導体チップのそれぞれの上面よりも高い位置まで延びる部材が半田を介して搭載され、
    前記複数の窪み部が前記部材の周囲に設けられている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記セラミック基板の前記第１面は、第１方向に沿って延びる第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第１方向に交差する第２方向に沿って延びる第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を備え、
    前記セラミック基板が備える四辺のうち、前記第１基板辺および前記第２基板辺に沿って、それぞれ複数の前記第３金属パターンが設けられ、
    前記第１金属パターンの前記第１辺は、前記第１方向に沿って延び、
    複数の前記第３金属パターンのそれぞれには、前記セラミック基板の周縁部に相対的に近い辺に前記複数の窪み部が設けられている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記セラミック基板の前記第１面は、第１方向に沿って延びる第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第１方向に交差する第２方向に沿って延びる第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を備え、
    前記第１金属パターンの前記第１辺は、前記第１方向に沿って延び、
    前記セラミック基板が備える四辺のうち、前記第１基板辺および前記第２基板辺に沿って、それぞれ複数の前記第３金属パターンが設けられ、
    前記第１金属パターンは、前記第１辺の反対側に位置する第３辺を備え、
    前記複数の金属パターンは、
    前記第１金属パターンの前記第３辺と対向する第４辺を備え、かつ、前記第１金属パターンとは分離された第４金属パターンを有し、
    前記第４金属パターンには、前記複数の半導体チップのうちの第２半導体チップが搭載され、
    前記第２半導体チップの第２電極と前記第１金属パターンとは、前記第３辺および前記第４辺と交差するように延びる第２導電性部材を介して電気的に接続され、
    前記第１半導体チップの前記第１電極と前記第２金属パターンとを接続する前記第１導電性部材の延在距離は、前記第２半導体チップの前記第２電極と前記第１金属パターンとを接続する前記第２導電性部材の延在距離よりも短い、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２金属パターンには、前記第２金属パターンと電気的に接続された外部端子が搭載され、
    前記第１金属パターンには、前記外部端子が搭載されず、
    前記第１金属パターンが、前記第２基板辺および前記第４金属パターンの間に設けられ、かつ、外部端子が搭載された前記第３金属パターンと、第３導電性部材を介して電気的に接続されている、半導体装置。
  7. 請求項５に記載の半導体装置において、
    平面視において、前記第２半導体チップと、前記第４金属パターンの前記第４辺との間には、前記複数の窪み部が形成されている、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記第１半導体チップおよび前記第２半導体チップは、それぞれトランジスタを備えるスイッチング素子であって、
    前記第２金属パターンには、第１電位が供給され、
    前記第４金属パターンには、前記第１電位よりも大きい第２電位が供給され、
    前記第１金属パターンに供給される第３電位は、前記第１半導体チップおよび前記第２半導体チップのスイッチング動作に応じて変化する、半導体装置。
  9. 請求項５に記載の半導体装置において、
    前記第２金属パターンと前記第４金属パターンの間には、前記第１方向に沿って、複数の前記第１金属パターンが配列され、
    複数の前記第１金属パターンのそれぞれには複数の前記第１半導体チップが搭載され、
    前記第４金属パターンには、複数の前記第２半導体チップが搭載されている、半導体装置。
  10. 請求項５に記載の半導体装置において、
    前記第１半導体チップの前記第１電極と、前記セラミック基板の前記第１基板辺側に設けられた前記第３金属パターンとが、第１ワイヤを介して電気的に接続され、
    前記第１半導体チップから前記第１金属パターンの前記第１辺までの距離は、前記第１半導体チップから前記第１金属パターンの前記第３辺までの距離よりも短い、半導体装置。
  11. 請求項５に記載の半導体装置において、
    前記第２半導体チップの前記第２電極と、前記セラミック基板の前記第２基板辺側に設けられた前記第３金属パターンとが、第２ワイヤを介して電気的に接続され、
    前記第４金属パターンは前記第４辺の反対側に位置し、複数の前記第３金属パターンと対向する第５辺を備え、
    前記第２半導体チップから前記第４金属パターンの前記第５辺までの距離は、前記第２半導体チップから前記第４金属パターンの前記第４辺までの距離よりも短い、半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第１半導体チップの第１電極と前記第２金属パターンとを電気的に接続する前記第１導電性部材は、複数のワイヤである、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記複数の金属パターンのうちの一部には、半田を介して複数の外部端子が搭載され、
    前記複数の外部端子のそれぞれの周囲に、前記複数の窪み部が設けられている、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記複数の外部端子のそれぞれの周囲を連続的に囲むように、前記複数の窪み部が設けられている、半導体装置。
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