JP5053479B2 - Matrix array substrate and manufacturing method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に代表される平面表示装置や、Ｘ線検出装置に代表される平面検出器等を得るためのマトリクスアレイ基板に関する。
【０００２】
【従来の技術】
近年、液晶表示装置等の平面表示装置は、薄型、軽量、低消費電力の特徴を生かして、パーソナル・コンピュータ、ワードプロセッサあるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。
【０００３】
中でも、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。
【０００４】
以下に、光透過型のアクティブマトリクス型液晶表示装置を例にとり、その構成について簡単に説明する。
【０００５】
一般に、アクティブマトリクス型液晶表示装置は、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されて成っている。
【０００６】
アレイ基板においては、ガラス等の透明絶縁基板上に、上層の金属配線パターンとして例えば複数本の信号線と、下層の金属配線パターンとして例えば複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、各画素電極を制御するスイッチング素子が配されている。スイッチング素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）である場合には、ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【０００７】
対向基板は、ガラス等の透明絶縁基板上にＩＴＯ等から成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【０００８】
矩形状のアレイ基板は、通常、同様に矩形状の対向基板よりも少し寸法が大きく、アレイ基板が対向基板から一長辺側に突き出してなる長辺側の棚状周縁部には、各信号線に画像データ信号を入力するための信号線パッドが配列される。そして、これら信号線パッドには、１枚の駆動回路基板から、フレキシブル配線基板（ＦＰＣ:Flexible Print Circuit）またはテープキャリアパッケージ（ＴＣＰ:Tape Carrier Package）を介して、画像データ信号が供給される。ＦＰＣは、ポリイミドなどの可撓性絶縁フィルム上に銅線パターン等の金属配線が形成されたものである。ＴＣＰは、さらに、駆動ＩＣチップをそれぞれ一つ搭載してなるものである。長辺側の棚状周縁部に配列される信号線パッドは、通常、複数の信号線パッド群にまとめられており、ＴＣＰを用いる場合、各信号線パッド群にそれぞれ一つの信号線側ＴＣＰが接続する。
【０００９】
一方、アレイ基板が対向基板から一短辺側に突き出してなる短辺側の棚状周縁部には、各走査線にスイッチング素子駆動用の走査信号を入力するための走査線パッドが配列されている。そして、これら走査線パッドには、信号線パッドの場合と同様に、駆動回路基板からＦＰＣまたはＴＣＰを介して走査信号が供給される。短辺側の棚状周縁部に配列される走査線パッドも、通常、一つまたは複数の走査線パッド群にまとめられており、各走査線パッド群に走査線側ＴＣＰが接続する。
【００１０】
近年、液晶表示装置に対する市場・用途が急拡大するとともに、一般に画像表示性能に対する要求が高まっており、画像表示の高精細化が進みつつある。例えばノートＰＣ用としてはＶＧＡ（６４０×４８０画素）やＳＶＧＡ（８００×６００画素）のものが用いられていたところ、ＸＧＡ（１０２４×７６８画素）のものが用いられつつあり、ＳＸＧＡ（１２８０×１０２４画素）やＵＸＧＡ（１６００×１２００画素）を採用する例も出てきている。一部にはＱＵＸＧＡ（３２００×２４００画素）の液晶表示装置も開発されるに至っている。
【００１１】
ところがこのような高精細（高解像度）の液晶表示装置であると、信号線パッドや走査線パッドの配列間隔が約５０μｍまたはそれ以下まで狭くなりつつある。
【００１２】
一般に、アレイ基板または液晶表示装置の検査のためには、棚状周縁部にある各パッドにプローブピンを接触させ検査信号を入力して、電気的検査（断線の有無や電気容量またはＴＦＴ特性についての検査）、または点灯検査（画素表示による検査）を行なっていた。
【００１３】
【発明が解決しようとする課題】
しかし、パッド配列ピッチが約５０μｍ以下である場合に、各パッドに正確にプローブピンを接触させることは困難であった。また、可能であるとしても、非常に高精度のプローブピンを多数用いる必要があり、検査装置が高価なものとなるほか、作業負担も非常に大きいものとなる。
【００１４】
そこで、アレイ基板上に作り込んだ配線により、各信号線または各走査線に検査信号を入力することも考えられるが、これら配線は液晶表示装置の製品に残留するものである場合、液晶表示装置の使用時には、これら検査用配線が各信号線または各走査線を短絡させてしまうこととなる。
【００１５】
本発明は、上記問題点に鑑みなされたものであり、平面表示装置等を得るためのマトリクスアレイ基板において、検査を容易かつ安価に行なうことができるものを提供する。
【００１６】
【課題を解決するための手段】
請求項１のマトリクスアレイ基板は、略平行に配列される複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各領域に配置されて全体で一つの画素領域をなす画素電極と、この画素電極ごとに設けられ、一の前記走査線と一の前記信号線との交点近傍にあって、一方の電極端子が該画素電極に接続し、他方の電極端子が該一の信号線に接続する各スイッチング素子と、前記各信号線の一端または前記各走査線の一端から前記画素領域の外へと引き出されて形成され、前記画素領域の縁に沿って配列される接続パッドとを備えたマトリクスアレイ基板であって、前記画素領域の外側に、前記画素領域の縁に沿って延びる検査用配線が、前記画素領域に近い側から遠い側へと複数本配置され、前記検査用配線の近傍において、互いに隣り合う前記信号線または互いに隣り合う前記走査線が、それぞれ相異なる前記検査用配線に電気的に接続することを特徴とする。
【００１７】
上記構成により、検査を容易かつ安価に行なうことができる。特に、周縁部の接続パッドの配列ピッチが５０μｍ以下である場合にも容易かつ確実に検査を行なうことができる。
【００１８】
【発明の実施の形態】
実施例のマトリクスアレイ原基板について、図１〜３を用いて説明する。ここで、マトリクスアレイ原基板とは、いわゆる１面取りにおいては、周縁部がスクライブ等により分断除去される前の状態のアレイ基板をいう。また、いわゆる多面取りにおいては、個々のアレイ基板を切り出す前の状態のアレイ基板をいう。
以降、アレイ原基板ということにする。
【００１９】
図１は、実施例のアレイ原基板２の配線様式を模式的に示す配線図（等価回路図）である。図２は、各信号線パッド群の近傍の構成を示す模式的な平面図であり、図３は、１面取りの場合のアレイ原基板２の全体を示す模式的な平面図である。
【００２０】
実施例において、アレイ原基板２から作成される平面表示装置は、画像表示領域の対角寸法が１５インチであってＵＸＧＡ−ＴＦＴ型のノーマリホワイトモードの光透過型液晶表示装置である。アレイ原基板２は、３６０×４６５ｍｍの透明なガラス基板の上に種々の配線や成膜のパターンが作成されたものである。図３に示すように、実施例のアレイ原基板２は１面取りであり、一つのアレイ基板１０を切り出すためのものである。しかし、以下の説明において、多面取りであっても全く同様である。
【００２１】
アレイ原基板２は、矩形状の切り出し後のアレイ基板１０に対応する領域と、この四周の除去予定領域Ａ３とからなり、さらに、アレイ基板１０に対応する領域は、対向基板と重ね合わされる個所に形成される画素領域Ａ１と、対向基板から一長辺側及び一短辺側に突き出す周縁接続領域Ａ２とからなる。なお、アレイ基板１０の一長辺側及び一短辺側のみに、接続パッド等を設けるための周縁接続領域を配置し、例えばもう一方の長辺側に配置しないのは、アレイ基板１０における画素領域Ａ１の比率を大きくし、基板の利用効率を高めるためである。
【００２２】
画素領域Ａ１においては、１６００×３本の信号線６１と、１２００本の走査線１１とが互いにほぼ直交するように配列される(図２参照）。信号線６１及び走査線１１が形作る格子の各マス目中にはＩＴＯ(Indium Tin Oxide)等の透明導電材料からなる画素電極５１が配される。信号線６１及び走査線１１の各交点付近には、信号線６１から画素電極５１への画像データ電圧の入力をスイッチングするスイッチング素子としての画素電極用ＴＦＴ７が、それぞれ配される。
【００２３】
周縁接続領域Ａ２にあって、切りだし後のアレイ基板１０についての一長辺１０ａに沿った側には、信号線６１からの引き出し配線、及びその先端に形成される信号線パッド６４が配列される。これら信号線パッド６４は、図２に示すように、所定の数ｍごとにまとめられて、複数の信号線パッド群６５-1,-2・・をなしている。これら信号線パッド群６５は、周縁接続領域Ａ２に実装される各ＴＣＰの出力端子群に対応して設けられたものである。
【００２４】
また、各信号線パッド群６５の両端には、それぞれ、基板内側から信号線６１が接続しない二つのダミーパッド３２-1,-2が設けられている。ダミーパッドは、信号線パッド群６５上にＴＣＰまたは駆動ＩＣチップの出力端子部を実装する際に、両端における機械的接続を確実に行なわせ、機械的衝撃やひずみによる接続個所の剥離を確実に防止するものである。
【００２５】
図２中では、ダミーパッド３２-1,-2の寸法が信号線パッド６４の寸法に略一致するかのように描かれているが、通常、ダミーパッド３２-1,-2は他のパッドより大きく形成され、検査装置の端子を容易に接触させることができる。
【００２６】
図１〜２に示すように、各信号線パッド群６５の外側には、信号線パッド６４の配列方向に沿って、すなわち切りだし後のアレイ基板１０についての上記一長辺１０ａに沿って、信号線パッド６４の検査のための２本の検査用配線３１-1,-2が、それぞれ設けられている。各信号線パッド６４の外側端から検査用配線３１へと短い接続配線３３が延びており、各信号線パッド群６５内において互いに隣り合う信号線パッド６４が互いに異なる検査用配線３１に接続するように配線されている。例えば、図２に示すように、信号線パッド群６５の一端から数えて奇数番目（２ｎ＋１番、０≦ｎ(整数)≦ｍ／２）の信号線パッド６４-1,-3,・・が内側の検査用配線３１-1に接続され、偶数番目の信号線パッド６４-2,-4,・・が外側の検査用配線３１-2に接続される。
【００２７】
内側及び外側の検査用配線３１-1,-2は、両端が接続配線３４を介して、内側及び外側のダミーパッド３２-1,-2にそれぞれ接続している。すなわち、内側のダミーパッド３２-1は、内側の検査用配線３１-1を介して、信号線パッド群６５内の奇数番目の各信号線パッド６４-1,-3,・・と接続しており、外側のダミーパッド３２-2は、外側の検査用配線３１-2を介して、信号線パッド群６５内の偶数番目の各信号線パッド６４-2,-4,・・と接続している。
【００２８】
なお、検査用配線３１-1,-2は信号線パッド６４及び接続配線３３とは異なる金属層の配線パターンにより形成される。詳しくは、信号線６１、信号線パッド６４及び接続配線３３が第２金属層パターンにより形成されるのに対し、検査用配線３１-1,-2は、走査線１１及び走査線パッド１４と同時に第１の金属層パターンにより形成される。そして、接続配線３３と検査用配線３１-1,-2とは、金属層パターン間の絶縁膜を貫くコンタクトホール４１を介して接続される。
【００２９】
アレイ基板１０の一短辺１０ｂに沿った側、すなわち走査線パッド１４の個所についても、上記の信号線パッド６４付近の個所と全く同様である。
【００３０】
まず、周縁接続領域Ａ２にあって、切りだし後のアレイ基板１０の一短辺１０ｂに沿った側についても、同様に、走査線１１からの引き出し配線、及びその先端に形成される走査線パッド１４が配列される。走査線パッド１４は、一つまたは複数の走査線パッド群１５にまとめられており、各走査線パッド群１５の両端にも、二つのダミーパッドが設けられる。そして、各走査線パッド１４が接続配線３７を介して、内側及び外側の検査用配線３５-1,-2のいずれかに接続しており、隣り合う走査線パッド１４は異なる検査用配線３５に接続されるように配線されている。また、走査線１１、走査線パッド１４及び接続配線３７が第１の金属層パターンにより形成されるのに対して、検査用配線３５-1,-2は、信号線６１等と同時に第２の金属層パターンにより形成され、絶縁膜を貫くコンタクトホール４１を介して、各接続配線３７といずれかの検査用配線３５-1,-2とが接続される。
【００３１】
上記のようなアレイ原基板２は、複数の成膜、パターニング及び洗浄の工程を経て完成された際には、対向基板と貼り合わせる前に、断線の有無や電気容量またはＴＦＴ特性の不良の有無等についての検査が行なわれる。
【００３２】
このアレイ検査工程においては、検査パッドを兼ねるダミーパッド３２に検査装置の検査端子を接続させるだけで隣り合う信号線に異なる検査用信号電位を供給することができ、これにより、アレイ基板の各部分の電気的特性について充分な検査を行うことができる。例えば、隣り合う信号線６１間の短絡は、二つのダミーパッド３２-1,-2間の抵抗値を測定することにより検出することができる。隣り合う走査線１１についても全く同様である。
【００３３】
アレイ検査工程を経た後、アレイ原基板は、シール材を塗布した対向基板と貼り合わされて液晶材料が注入された後、周囲の不要部分がスクライブ等により分断除去される。
【００３４】
上記実施例のようなアレイ原基板であると、接続パッド間の間隔が５０μｍ以下となった場合にも、検査装置の検査端子を容易かつ確実に接触させて検査を行なうことができる。また、精密で高価な検査プローブを省くことができるので、製造コストを低減することができる。
【００３５】
上記実施例においては、信号線パッド群６５ごとに、２本の検査用配線３１-1,-2、及び検査用パッドを兼ねるダミーパッド３２-1,-2が設けられるものとして説明したが、信号線パッド６４の全てについて、２本の検査用共通配線、及び２個の検査用パッドを配する構成とすることもできる。走査線パッドの側についても同様である。このような場合にも、上記実施例とほぼ同様の効果が得られる。
【００３６】
また、上記実施例では、信号線６１と検査用配線３１とが、信号線パッド６４及び短い接続配線３３を介して接続するものとして説明したが、信号線パッド６４を経ずに引き出された接続配線と検査用配線３１とが接続するようにすることもできる。例えば、切り出し後のアレイ基板１０のもう一方の長辺１ｃに沿って検査用配線が配置され、信号線６１が信号線パッド６４とは逆の側で、除去予定領域Ａ３に引き出されて検査配線に接続するようにすることもできる。
【００３７】
上記実施例においては、内側及び外側の２本の検査用配線を並べるものとして説明したが、３本以上の検査用配線を設け、互いに隣り合う接続パッドが異なる検査用配線に接続されるようにすることもできる。
【００３８】
また、上記実施例においては、検査用配線３１，３５がスクライブ等のガラス基板の分断により除去されるものとして説明したが、検査後に、砥石やレーザーで除去されるものであっても良い。
【００３９】
さらに、上記実施例においては、検査用配線がアレイ検査工程で用いられるものとして説明したが、場合によっては、液晶セルに組み立てた後の点灯検査の際に用いることもできる。この場合は、点灯検査の後に、検査用配線が配された周縁部分を分断除去するか、または検査用配線の個所をレーザー等により除去することができる。
【００４０】
本実施例では、液晶表示装置用のマトリクスアレイ基板の例について説明したが、マトリクスアレイ基板をしようする製品であれば、例えば、平面型Ｘ線検出装置等に用いられるマトリクスアレイ基板であっても良い。
【００４１】
【発明の効果】
液晶表示装置用等のマトリクスアレイ基板において、検査を容易かつ安価に行なうことができる。特に、周縁部の接続パッドの配列ピッチが５０μｍ以下である場合にも容易かつ確実に検査を行なうことができる。
【図面の簡単な説明】
【図１】実施例の液晶表示装置におけるアレイ基板の配線様式を模式的に示す平面図である。
【図２】各信号線パッド群の近傍の構成を示す模式的な平面図である。
【図３】１面取りの場合のアレイ原基板２の全体を示す模式的な平面図である。
【符号の説明】
１１ 走査線
１４ 走査線パッド
２ アレイ原基板(分断除去前のアレイ基板）
３１ 信号線パッド群の検査用配線
３２ 信号線パッド群の両端のダミーパッド
３５ 走査線パッド群の検査用配線
３６ 走査線パッド群の両端のダミーパッド
４１ コンタクトホール
５１ 画素電極
６１ 信号線
６４ 信号線パッド
６５ 信号線パッド群
７ ＴＦＴ
Ａ１ 画素領域
Ａ２ 周縁接続領域
Ａ３ 除去予定領域
Ｌ１ スクライブ線（分断予定線）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matrix array substrate for obtaining a flat display device represented by a liquid crystal display device, a flat detector represented by an X-ray detection device, and the like.
[0002]
[Prior art]
In recent years, flat display devices such as liquid crystal display devices have been used in various fields as display devices for personal computers, word processors, TVs, etc., and as projection display devices, taking advantage of their thin, lightweight, and low power consumption characteristics. ing.
[0003]
In particular, active matrix display devices in which a switch element is electrically connected to each pixel electrode can achieve a good display image without crosstalk between adjacent pixels, and therefore are actively researched and developed. .
[0004]
Hereinafter, a light transmission type active matrix liquid crystal display device will be described as an example, and its configuration will be briefly described.
[0005]
In general, in an active matrix liquid crystal display device, a matrix array substrate (hereinafter referred to as an array substrate) and a counter substrate are arranged close to each other at a predetermined interval, and an alignment film provided on the surface layer of both substrates in the interval. The liquid crystal layer is held through the gap.
[0006]
In an array substrate, on a transparent insulating substrate such as glass, for example, a plurality of signal lines as an upper layer metal wiring pattern and a plurality of scanning lines as a lower layer metal wiring pattern, for example, in a grid pattern via an insulating film A pixel electrode made of a transparent conductive material such as ITO (Indium-Tin-Oxide) is arranged in a region corresponding to each square of the lattice. A switching element for controlling each pixel electrode is disposed at each intersection of the lattice. When the switching element is a thin film transistor (hereinafter abbreviated as TFT), the gate electrode of the TFT is electrically connected to the scanning line, the drain electrode is electrically connected to the signal line, and the source electrode is electrically connected to the pixel electrode. It is connected to the.
[0007]
The counter substrate is configured such that a counter electrode made of ITO or the like is disposed on a transparent insulating substrate such as glass, and if a color display is realized, a color filter layer is disposed.
[0008]
The rectangular array substrate is usually slightly larger in size than the rectangular counter substrate, and each array signal protrudes from the counter substrate to the one long side. Signal line pads for inputting image data signals to the lines are arranged. The signal line pads are supplied with image data signals from a single drive circuit board via a flexible printed circuit (FPC) or a tape carrier package (TCP). In FPC, a metal wiring such as a copper wire pattern is formed on a flexible insulating film such as polyimide. The TCP further includes one drive IC chip. The signal line pads arranged on the shelf-like peripheral edge on the long side are usually grouped into a plurality of signal line pad groups. When using TCP, one signal line side TCP is provided for each signal line pad group. Connecting.
[0009]
On the other hand, a scanning line pad for inputting a scanning signal for driving a switching element is arranged on each scanning line on the shelf-shaped peripheral edge on the short side where the array substrate protrudes from the counter substrate to the short side. Yes. Then, as in the case of the signal line pad, a scanning signal is supplied to these scanning line pads from the drive circuit board via the FPC or TCP. The scanning line pads arranged on the shelf-like peripheral edge on the short side are also usually grouped into one or a plurality of scanning line pad groups, and the scanning line side TCP is connected to each scanning line pad group.
[0010]
In recent years, the market and applications for liquid crystal display devices have expanded rapidly, and in general, there has been an increasing demand for image display performance. For example, VGA (640 × 480 pixels) and SVGA (800 × 600 pixels) are used for notebook PCs, but XGA (1024 × 768 pixels) are being used, and SXGA (1280 × 1024) is being used. Pixels) and UXGA (1600 × 1200 pixels) have been adopted. In part, a liquid crystal display device of QUXGA (3200 × 2400 pixels) has been developed.
[0011]
However, in such a high-definition (high-resolution) liquid crystal display device, the arrangement interval of signal line pads and scanning line pads is becoming narrower to about 50 μm or less.
[0012]
In general, in order to inspect an array substrate or a liquid crystal display device, probe pins are brought into contact with pads on the peripheral edge of the shelf and an inspection signal is inputted to conduct an electrical inspection (the presence or absence of disconnection, electric capacity or TFT characteristics). Inspection) or lighting inspection (inspection by pixel display).
[0013]
[Problems to be solved by the invention]
However, when the pad arrangement pitch is about 50 μm or less, it is difficult to accurately contact the probe pins with each pad. In addition, even if possible, it is necessary to use a large number of very high-precision probe pins, and the inspection apparatus becomes expensive and the work load becomes very large.
[0014]
Therefore, it is conceivable to input inspection signals to each signal line or each scanning line by wiring formed on the array substrate. If these wirings remain in the product of the liquid crystal display device, the liquid crystal display device When these are used, these inspection wirings short-circuit each signal line or each scanning line.
[0015]
The present invention has been made in view of the above problems, and provides a matrix array substrate for obtaining a flat display device or the like that can be easily and inexpensively inspected.
[0016]
[Means for Solving the Problems]
The matrix array substrate according to claim 1 includes a plurality of scanning lines arranged substantially in parallel, a plurality of signal lines arranged substantially orthogonal to the scanning lines, and a matrix shape defined by the scanning lines and the signal lines. A pixel electrode disposed in each region and forming one pixel region as a whole, and provided in each pixel electrode, in the vicinity of the intersection of one scanning line and one signal line, and one electrode terminal Is connected to the pixel electrode and the other electrode terminal is connected to the one signal line, and is pulled out of the pixel region from one end of each signal line or one end of each scanning line. A matrix array substrate formed and provided with connection pads arranged along an edge of the pixel region, and an inspection wiring extending along the edge of the pixel region outside the pixel region; The side far from the side closer to the area And a plurality of arranged in the vicinity of the test wiring, the scanning lines adjacent said signal lines or mutually adjacent, characterized in that electrically connected to different said test wiring respectively.
[0017]
With the above configuration, inspection can be performed easily and inexpensively. In particular, even when the arrangement pitch of the connection pads at the peripheral edge is 50 μm or less, the inspection can be performed easily and reliably.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
The matrix array original substrate of the embodiment will be described with reference to FIGS. Here, the matrix array original substrate refers to an array substrate in a state before the peripheral portion is separated and removed by scribing or the like in so-called single chamfering. In the so-called multi-chamfering, it means an array substrate in a state before individual array substrates are cut out.
Hereinafter, it will be referred to as an array original substrate.
[0019]
FIG. 1 is a wiring diagram (equivalent circuit diagram) schematically showing a wiring pattern of the array original substrate 2 of the embodiment. FIG. 2 is a schematic plan view showing a configuration in the vicinity of each signal line pad group, and FIG. 3 is a schematic plan view showing the entire array original substrate 2 in the case of one-chamfering.
[0020]
In the embodiment, the flat display device produced from the array original substrate 2 is a UXGA-TFT type normally white mode light transmission type liquid crystal display device in which the diagonal dimension of the image display area is 15 inches. The array original substrate 2 is obtained by forming various wiring and film formation patterns on a 360 × 465 mm transparent glass substrate. As shown in FIG. 3, the array original substrate 2 of the embodiment is one-chamfered, and is for cutting out one array substrate 10. However, in the following description, the same applies to the case of multiple layouts.
[0021]
The array original substrate 2 is composed of a region corresponding to the rectangular array substrate 10 after being cut out, and a four-round removal planned region A3. Further, the region corresponding to the array substrate 10 is overlapped with the counter substrate. And a peripheral edge connection region A2 protruding from the counter substrate to one long side and one short side. Note that a peripheral connection region for providing a connection pad or the like is disposed only on one long side and one short side of the array substrate 10, and for example, pixels on the array substrate 10 are not disposed on the other long side. This is because the ratio of the area A1 is increased to increase the utilization efficiency of the substrate.
[0022]
In the pixel region A1, 1600 × 3 signal lines 61 and 1200 scanning lines 11 are arranged so as to be substantially orthogonal to each other (see FIG. 2). A pixel electrode 51 made of a transparent conductive material such as ITO (Indium Tin Oxide) is disposed in each grid of the grid formed by the signal lines 61 and the scanning lines 11. In the vicinity of each intersection of the signal line 61 and the scanning line 11, a pixel electrode TFT 7 as a switching element for switching the input of the image data voltage from the signal line 61 to the pixel electrode 51 is arranged.
[0023]
In the peripheral connection region A2, on the side along the one long side 10a of the cut out array substrate 10, a lead-out wiring from the signal line 61 and a signal line pad 64 formed at the tip thereof are arranged. The As shown in FIG. 2, these signal line pads 64 are grouped every predetermined number m to form a plurality of signal line pad groups 65-1, -2,. These signal line pad groups 65 are provided corresponding to the output terminal groups of the TCPs mounted in the peripheral connection region A2.
[0024]
Further, at each end of each signal line pad group 65, two dummy pads 32-1, -2 to which the signal line 61 is not connected from the inside of the substrate are provided. When mounting the output terminal part of the TCP or driving IC chip on the signal line pad group 65, the dummy pad ensures the mechanical connection at both ends, and the connection part is surely peeled off due to mechanical shock or strain. It is to prevent.
[0025]
In FIG. 2, the dimensions of the dummy pads 32-1 and 2 are drawn as if they substantially match the dimensions of the signal line pad 64. It is formed larger, and the terminal of the inspection apparatus can be easily brought into contact.
[0026]
As shown in FIGS. 1 and 2, outside each signal line pad group 65, along the arrangement direction of the signal line pads 64, that is, along the one long side 10 a of the array substrate 10 after being cut out, Two inspection wirings 31-1 and -2 for inspecting the signal line pad 64 are provided. A short connection wiring 33 extends from the outer end of each signal line pad 64 to the inspection wiring 31, and adjacent signal line pads 64 in each signal line pad group 65 are connected to different inspection wirings 31. Wired to For example, as shown in FIG. 2, odd-numbered (2n + 1, 0 ≦ n (integer) ≦ m / 2) signal line pads 64-1, -3,. The even-numbered signal line pads 64-2, -4,... Are connected to the outer inspection wiring 31-2.
[0027]
Both ends of the inner and outer inspection wirings 31-1, -2 are connected to the inner and outer dummy pads 32-1, -2 via the connection wiring 34, respectively. That is, the inner dummy pad 32-1 is connected to each odd-numbered signal line pad 64-1, -3,... In the signal line pad group 65 via the inner inspection wiring 31-1. cage, connected outside of the dummy pads 32-2 through the inspection wire 31-2 of the outer side, the signal line even-numbered signal lines pads pads 65 64-2, -4, and ... is doing.
[0028]
The inspection wirings 31-1 and -2 are formed by a wiring pattern of a metal layer different from the signal line pad 64 and the connection wiring 33. Specifically, the signal lines 61, the signal line pads 64, and the connection wirings 33 are formed of the second metal layer pattern, whereas the inspection wirings 31-1, -2 are simultaneously formed with the scanning lines 11 and the scanning line pads 14. A first metal layer pattern is formed. The connection wiring 33 and the inspection wirings 31-1 and -2 are connected through a contact hole 41 that penetrates the insulating film between the metal layer patterns.
[0029]
The side along the short side 10 b of the array substrate 10, that is, the location of the scanning line pad 14 is exactly the same as the location near the signal line pad 64.
[0030]
First, in the peripheral connection region A2, similarly to the side along the short side 10b of the array substrate 10 after being cut out, similarly, the lead-out wiring from the scanning line 11 and the scanning line pad formed at the tip thereof 14 are arranged. The scanning line pads 14 are grouped into one or a plurality of scanning line pad groups 15, and two dummy pads are provided at both ends of each scanning line pad group 15. Each scanning line pad 14 is connected to one of the inner and outer inspection wirings 35-1 and -2 via the connection wiring 37, and the adjacent scanning line pads 14 are connected to different inspection wirings 35. It is wired to be connected. In addition, the scanning lines 11, the scanning line pads 14, and the connection wirings 37 are formed by the first metal layer pattern, whereas the inspection wirings 35-1, -2 are the second ones simultaneously with the signal lines 61 and the like. Each connection wiring 37 is connected to one of the inspection wirings 35-1 and -2 through a contact hole 41 formed of a metal layer pattern and penetrating the insulating film.
[0031]
When the array original substrate 2 as described above is completed through a plurality of film forming, patterning and cleaning steps, before being attached to the counter substrate, there is a disconnection or a defect in capacitance or TFT characteristics. Etc. are inspected.
[0032]
In this array inspection process, different inspection signal potentials can be supplied to adjacent signal lines simply by connecting the inspection terminal of the inspection apparatus to the dummy pad 32 that also serves as the inspection pad. It is possible to perform a sufficient inspection on the electrical characteristics. For example, a short circuit between adjacent signal lines 61 can be detected by measuring a resistance value between two dummy pads 32-1 and 2. The same applies to the adjacent scanning lines 11.
[0033]
After passing through the array inspection process, the array original substrate is bonded to a counter substrate coated with a sealing material, and a liquid crystal material is injected. Then, surrounding unnecessary portions are separated and removed by scribing or the like.
[0034]
In the case of the array original substrate as in the above embodiment, even when the distance between the connection pads is 50 μm or less, the inspection terminal of the inspection apparatus can be contacted easily and reliably for inspection. Further, since a precise and expensive inspection probe can be omitted, the manufacturing cost can be reduced.
[0035]
In the above-described embodiment, it has been described that each of the signal line pad groups 65 is provided with two inspection wirings 31-1, -2 and dummy pads 32-1, -2 that also serve as inspection pads. All of the signal line pads 64 may have a configuration in which two common inspection wirings and two inspection pads are arranged. The same applies to the scanning line pad side. Even in such a case, substantially the same effect as the above embodiment can be obtained.
[0036]
In the above embodiment, the signal line 61 and the inspection wiring 31 are described as being connected via the signal line pad 64 and the short connection wiring 33. However, the connection drawn without passing through the signal line pad 64 is used. It is also possible to connect the wiring and the inspection wiring 31. For example, an inspection wiring is arranged along the other long side 1c of the array substrate 10 after being cut out, and the signal line 61 is drawn out to the removal planned area A3 on the side opposite to the signal line pad 64 to be inspected. It can also be connected to.
[0037]
In the above-described embodiment, it has been described that the inner and outer inspection wirings are arranged side by side. However, three or more inspection wirings are provided so that adjacent connection pads are connected to different inspection wirings. You can also
[0038]
In the above embodiment, the inspection wirings 31 and 35 have been described as being removed by dividing the glass substrate such as a scribe, but may be removed by a grindstone or a laser after the inspection.
[0039]
Furthermore, in the above-described embodiment, the inspection wiring is described as being used in the array inspection process. However, in some cases, the inspection wiring can be used in the lighting inspection after being assembled into the liquid crystal cell. In this case, after the lighting inspection, the peripheral portion where the inspection wiring is arranged can be divided and removed, or the portion of the inspection wiring can be removed by a laser or the like.
[0040]
In this embodiment, an example of a matrix array substrate for a liquid crystal display device has been described. However, any product that uses a matrix array substrate may be, for example, a matrix array substrate used in a planar X-ray detection device or the like. good.
[0041]
【Effect of the invention】
A matrix array substrate for a liquid crystal display device or the like can be easily and inexpensively inspected. In particular, even when the arrangement pitch of the connection pads at the peripheral edge is 50 μm or less, the inspection can be performed easily and reliably.
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a wiring pattern of an array substrate in a liquid crystal display device of an embodiment.
FIG. 2 is a schematic plan view showing a configuration in the vicinity of each signal line pad group.
FIG. 3 is a schematic plan view showing the entire array original substrate 2 in the case of one chamfering.
[Explanation of symbols]
11 Scan line 14 Scan line pad 2 Array original substrate (array substrate before separation removal)
31 Signal line pad group inspection wiring 32 Signal line pad group dummy pads 35 Scan line pad group inspection wiring 36 Scan line pad group dummy pads 41 Contact hole 51 Pixel electrode 61 Signal line 64 Signal line Pad 65 Signal line pad group 7 TFT
A1 Pixel area A2 Peripheral connection area A3 Planned removal area L1 Scribe line (scheduled parting line)

Claims (2)

複数の画素が配列されてなる一つの画素領域と、この画素領域に隣接する周縁接続領域と、この周縁接続領域の外側に位置する除去予定領域と、前記画素領域にあって、略平行に配列される複数の走査線と、この走査線に絶縁膜を介して略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各領域に配置される画素電極と、
この画素電極ごとに設けられ、一の前記走査線と一の前記信号線との交点近傍にあって、一方の電極端子が該画素電極に接続し、他方の電極端子が該一の信号線に接続する各スイッチング素子と、
前記各信号線の一端または前記各走査線の一端から前記周縁接続領域へと引き出されて形成され、前記周縁接続領域に配列される接続パッドとを備えたマトリクスアレイ基板であって、
前記周縁接続領域には、一群の前記接続パッドがなす列と同列上で前記接続パッドの群の両側に配置されるとともに前記信号線または前記走査線もしくはその延在部と直接に接続されない複数のダミーパッドが形成され、
前記除去予定領域には前記画素領域の縁に略平行に延びる検査用配線が、前記画素領域からの距離を違えて複数本配置されるとともに、
前記検査用配線は、対応する前記信号線または前記走査線とは別の配線層に異なる金属パターンにて形成され、
互いに隣り合う前記信号線または互いに隣り合う前記走査線が、前記絶縁膜を貫通するコンタクトホールを介して、それぞれ相異なる前記検査用配線に電気的に接続されていることを特徴とするマトリクスアレイ基板。One pixel region in which a plurality of pixels are arranged, a peripheral connection region adjacent to the pixel region, a removal planned region located outside the peripheral connection region, and the pixel region, which are arranged substantially in parallel A plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines via an insulating film, and pixels arranged in each of the matrix regions defined by the scanning lines and the signal lines Electrodes,
Provided for each pixel electrode, in the vicinity of the intersection of one scanning line and one signal line, one electrode terminal is connected to the pixel electrode, and the other electrode terminal is connected to the one signal line. Each switching element to be connected;
The formed is drawn into the peripheral connection region from one end of one or each of the scanning lines of the signal lines, a matrix array substrate having a connection pad which is arranged in the peripheral connection region,
In the peripheral connection region, a plurality of lines arranged on both sides of the group of connection pads on the same row as the group of the connection pads and not directly connected to the signal line or the scanning line or its extension part A dummy pad is formed,
Both the inspection wire extending substantially parallel to the edge of the pixel area in the to be removed region is a plurality of arranged Chigae the distance from the pixel region,
The inspection wiring is formed with a different metal pattern in a wiring layer different from the corresponding signal line or the scanning line ,
The matrix array substrate, wherein the signal lines adjacent to each other or the scanning lines adjacent to each other are electrically connected to the different inspection wirings through contact holes penetrating the insulating film. . 複数の画素が配列されてなる一つの画素領域と、この画素領域に隣接する周縁接続領域と、この周縁接続領域の外側に位置する除去予定領域と、前記画素領域にあって、略平行に配列される複数の走査線と、この走査線に絶縁膜を介して略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各領域に配置される画素電極と、
この画素電極ごとに設けられ、一の前記走査線と一の前記信号線との交点近傍にあって、一方の電極端子が該画素電極に接続し、他方の電極端子が該一の信号線に接続する各スイッチング素子と、
前記各信号線の一端または前記各走査線の一端から前記周縁接続領域へと引き出されて形成され、前記周縁接続領域に配列される接続パッドとを備えたマトリクスアレイ基板の製造方法であって、
アレイ原基板上にあって前記周縁接続領域中に、一群の前記接続パッドがなす列と同列上で前記接続パッドの群の両側に配置されるとともに前記信号線または前記走査線もしくはその延在部と直接に接続されない複数のダミーパッドが形成され、
前記除去予定領域中には前記画素領域の縁に略平行に延びる検査用配線が、前記画素領域の縁からの距離を違えて複数本配置され、
前記検査用配線は、対応する前記信号線または前記走査線とは別の配線層に異なる金属パターンにて形成され、
互いに隣り合う前記信号線または互いに隣り合う前記走査線が、前記絶縁膜を貫通するコンタクトホールを介して、それぞれ相異なる前記検査用配線に電気的に接続されるとともに、
検査の終了後、前記除去予定領域が除去されることを特徴とするマトリクスアレイ基板の製造方法。One pixel region in which a plurality of pixels are arranged, a peripheral connection region adjacent to the pixel region, a removal planned region located outside the peripheral connection region, and the pixel region, which are arranged substantially in parallel A plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines via an insulating film, and pixels arranged in each of the matrix regions defined by the scanning lines and the signal lines Electrodes,
Provided for each pixel electrode, in the vicinity of the intersection of one scanning line and one signal line, one electrode terminal is connected to the pixel electrode, and the other electrode terminal is connected to the one signal line. Each switching element to be connected;
The formed is drawn into the peripheral connection region from one end of one or each of the scanning lines of the signal lines, a method of manufacturing a matrix array substrate having a connection pad which is arranged in the peripheral connection region,
The signal line or the scanning line or an extending portion thereof is disposed on both sides of the group of connection pads on the array original substrate in the peripheral connection region on the same row as the row formed by the group of connection pads. A plurality of dummy pads that are not directly connected to are formed,
In the to-be- removed area, a plurality of inspection wirings extending substantially parallel to the edge of the pixel area are arranged at different distances from the edge of the pixel area ,
The inspection wiring is formed with a different metal pattern in a wiring layer different from the corresponding signal line or the scanning line,
The scan lines adjacent said signal lines or to each other adjacent to each other, via a contact hole penetrating the insulating layer, to together when it is electrically connected to different said inspection wire respectively,
A method of manufacturing a matrix array substrate, wherein the to-be-removed area is removed after the inspection is completed.

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