JP5044151B2 - 半導体装置 - Google Patents

半導体装置

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Description

本発明は、半導体装置に関する。
パワー半導体装置では、オン抵抗を低くし且つ耐圧を高めることが重要である（例えば、特許文献１参照）。高耐圧パワーＭＯＳＦＥＴは、低オン抵抗及び高耐圧であり、しかも高速スイッチングを行うことができるため、スイッチング電源等のパワー回路のスイッチング素子として広く用いられている。
高耐圧パワーＭＯＳＦＥＴでは、ゲート電極にオン電圧を印加することでチャネル領域が導通状態となり、Ｐ型半導体層間のＪＦＥＴ領域からＮ型ドリフト層に電子が流れ込むことにより、低オン抵抗化を実現している。また、オフ状態では、Ｐ型半導体層からＮ型ドリフト層に空乏層が広がり、この空乏層によって電圧を支えることで高耐圧化を実現している。
近年、シリコンよりも破壊電界強度が高いシリコンカーバイド（ＳｉＣ）を半導体材料として用いた高耐圧パワーＭＯＳＦＥＴが提案されている。ＳｉＣは、破壊電界強度が高いため、高耐圧化に対して有効である。
しかしながら、上述した従来のパワーＭＯＳＦＥＴでは、逆バイアス印加時（オフ時）において、ＪＦＥＴ領域上のゲート絶縁膜に高電界が印加されるという問題がある。特に、シリコンカーバイド（ＳｉＣ）を半導体材料として用いた場合、ＳｉＣは誘電率が高いため、このような問題は顕著になる。すなわち、ＳｉＣの比誘電率は１０程度であり、ゲート絶縁膜として一般的に用いられるシリコン酸化膜の比誘電率（３．９〜４．５程度）の２．５倍程度である。電磁気学の基本法則により、ＳｉＣ層とシリコン酸化膜（ゲート絶縁膜）の境界では、
ε1Ｅ1＝ε2Ｅ2
なる関係が成り立つ。ただし、ε1はシリコン酸化膜の誘電率、Ｅ1はシリコン酸化膜に印加される電界、ε2はＳｉＣ層の誘電率、Ｅ2はＳｉＣ層とシリコン酸化膜との境界部においてＳｉＣ層に印加される電界である。Ｅ2が２ＭＶ／ｃｍであるとすると、上式から、Ｅ1は５ＭＶ／ｃｍ程度となる。したがって、このような高電界により、ゲート絶縁膜の信頼性が大きく低下するおそれがある。
このように、従来の高耐圧パワーＭＯＳＦＥＴでは、逆バイアス印加時（オフ時）にゲート絶縁膜に高電界が印加され、ゲート絶縁膜の信頼性が大きく低下するという問題があった。
特開２００３−３１８３９８号公報
本発明は、ゲート絶縁膜に高電界が印加されることを防止することができ、ゲート絶縁膜の信頼性低下を防止することが可能な半導体装置を提供することを目的としている。
本発明の第１の視点に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面上に設けられ、前記半導体基板に接する第１の部分及び前記第１の部分から突出した第２の部分を有する第１導電型の第１の半導体領域であって、前記第２の部分は下面の幅が上面の幅よりも狭く、前記第２の部分の上面に凹部が設けられた第１の半導体領域と、前記第１の部分上に設けられ、前記第２の部分を挟む第２導電型の第２の半導体領域と、前記凹部内に設けられ、前記第２の部分の上面の幅よりも幅が狭い第２導電型の第３の半導体領域と、前記第２の半導体領域の上面に設けられたソース領域と、前記第２の部分、前記第２の半導体領域及び前記第３の半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記第２の部分と前記ソース領域との間の前記第２の半導体領域の部分にチャネルを形成するゲート電極と、前記ソース領域に接続されたソース電極と、前記半導体基板の下面に接続されたドレイン電極と、を備える。
本発明の第２の視点に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面上に設けられ、前記半導体基板に接する第１の部分及び前記第１の部分上の一部に設けられた第２の部分を有する第１導電型の第１の半導体領域であって、前記第２の部分は下面の幅が上面の幅よりも狭い第１の半導体領域と、前記第１の部分上に設けられ、前記第２の部分を挟む第２導電型の第２の半導体領域と、前記第２の部分の上面に設けられ、前記第２の部分の上面の幅よりも幅が狭い第２導電型の第３の半導体領域と、前記第２の半導体領域の上面に設けられたソース領域と、前記第２の部分、前記第２の半導体領域及び前記第３の半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記第２の部分と前記ソース領域との間の前記第２の半導体領域の部分にチャネルを形成するゲート電極と、前記ソース領域に接続されたソース電極と、前記半導体基板の下面に接続されたドレイン電極と、を備える。
本発明によれば、ゲート絶縁膜に高電界が印加されることを防止することができ、ゲート絶縁膜の信頼性低下を防止することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（高耐圧パワーＭＯＳＦＥＴ）の構成を模式的に示した断面図である。
半導体基板１１には、Ｎ型シリコンカーバイド（ＳｉＣ）基板が用いられる。このＳｉＣ基板１１の上面上には、厚さ１０μｍ程度のＮ型ドリフト層１２が設けられている。このＮ型ドリフト層１２には、Ｎ型不純物を含有したＳｉＣが用いられる。Ｎ型不純物としては窒素が用いられ、Ｎ型不純物濃度は１×１０16ｃｍ-3程度である。ＳｉＣ基板１１の下面にはドレイン電極１３が設けられている。
Ｎ型ドリフト層１２上には、Ｐ型半導体層としてＰ型ＳｉＣ層１４が設けられている。このＰ型ＳｉＣ層１４には、Ｐ型不純物としてアルミニウムが含有されている。Ｐ型ＳｉＣ層１４の厚さは０．６μｍ程度である。Ｐ型ＳｉＣ層１４の下部分（厚さ０．４μｍ程度）のＰ型不純物濃度は１×１０18ｃｍ-3程度であり、Ｐ型ＳｉＣ層１４の上部分（厚さ０．２μｍ程度）のＰ型不純物濃度は１×１０16ｃｍ-3程度である。
また、Ｎ型ドリフト層１２上には、Ｎ型半導体層としてＮ型ＳｉＣ層１５が設けられている。このＮ型ＳｉＣ層１５のＮ型不純物濃度は、Ｎ型ドリフト層１２のＮ型不純物濃度よりも高くなっている。また、Ｎ型ＳｉＣ層１５は下面の幅が上面の幅よりも狭くなっている。より具体的には、Ｎ型ＳｉＣ層１５の幅は、Ｎ型ＳｉＣ層１５の上面から下面に向かってしだいに狭くなっている。すなわち、Ｎ型ＳｉＣ層１５の側面はテーパー状になっている。また、Ｎ型ＳｉＣ層１５の上面には凹部が設けられている。なお、Ｎ型ＳｉＣ層１５の上面の幅は、図１に示すように、Ｎ型ＳｉＣ層１５の上面のエッジ間距離Ｄによって規定される。
Ｎ型ＳｉＣ層１５の凹部内には、Ｐ型半導体層としてＰ型ＳｉＣ層１６が設けられており、このＰ型ＳｉＣ層１６の幅はＮ型ＳｉＣ層１５の上面の幅よりも狭くなっている。また、Ｐ型ＳｉＣ層１６は下面の幅が上面の幅よりも狭くなっている。より具体的には、Ｐ型ＳｉＣ層１６の幅は、Ｐ型ＳｉＣ層１６の上面から下面に向かってしだいに狭くなっている。すなわち、Ｐ型ＳｉＣ層１６の側面はテーパー状になっている。また、Ｐ型ＳｉＣ層１６の幅は、Ｎ型ＳｉＣ層１５の下面の幅よりも広くなっている。
上述したＮ型ドリフト層１２及びＮ型ＳｉＣ層１５によって、Ｎ型の第１の半導体領域が構成される。すなわち、第１の半導体領域は、ＳｉＣ基板１１に接する第１の部分（図１ではＮ型ドリフト層１２に対応）と、第１の部分から突出した第２の部分（図１ではＮ型ＳｉＣ層１５に対応）とを有している。また、Ｐ型ＳｉＣ層１４によって、上記第２の部分を挟むＰ型の第２の半導体領域が構成され、Ｐ型ＳｉＣ層１６によってＰ型の第３の半導体領域が構成される。なお、図１に示した例では、Ｎ型ドリフト層１２が第１の半導体領域の第１の部分に対応し、Ｎ型ＳｉＣ層１５が第１の半導体領域の第２の部分に対応しているが、後述するように、そのような対応関係でない場合もある。
Ｐ型ＳｉＣ層１４、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６上には、ゲート絶縁膜１７が設けられている。このゲート絶縁膜１７は、シリコン酸化膜によって形成されている。ゲート絶縁膜１７上には、ゲート電極１８が設けられている。
Ｐ型ＳｉＣ層１４の表面には、ゲート電極１８下の領域を挟むソース領域１９が設けられている。また、Ｐ型ＳｉＣ層１４の表面には、コンタクト領域２１も設けられている。ソース領域１９は、Ｐ型ＳｉＣ層１４にＮ型不純物を導入することによって形成され、コンタクト領域２１は、Ｐ型ＳｉＣ層１４にＰ型不純物を導入することによって形成される。
ゲート電極１８の上面及び側面は分離絶縁膜２２によって覆われており、この分離絶縁膜２２によってゲート電極１８が他の導電部から電気的に分離されている。ソース領域１９及びコンタクト領域２１にはソース電極２３が接続されている。ゲート電極１８が分離絶縁膜２２によって覆われているため、ゲート電極１８とソース電極２３とは電気的に分離されている。
上述した半導体装置では、ゲート電極１８にオン電圧を印加することにより、Ｐ型ＳｉＣ層１４の表面にチャネルが誘起され、ソース電極２３、ソース領域１９、チャネル領域、Ｎ型ＳｉＣ層１５、Ｎ型ドリフト層１２、ＳｉＣ基板１１、ドレイン電極１３、という経路で電流を流すことができる。
図２は、図１に示した半導体装置（高耐圧パワーＭＯＳＦＥＴ）の概略構成を模式的に示した平面図である。図２のＡ−Ａ線に沿った断面が、図１の断面図に対応している。ただし、図２は、図１に示した半導体装置のパターンレイアウトの概略を示したものにすぎず、図１に示した構成要素の全てが図２に示されているわけではない。なお、後述する各実施形態の基本的なパターンレイアウトも図２と同様である。
図２に示すように、複数の正六角形パターンが網目状に配置されている。ソース領域１９及びコンタクト領域２１のパターンは、Ｐ型ＳｉＣ層１４の正六角形パターン上に配置されている。また、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６のパターンは、Ｐ型ＳｉＣ層１４の正六角形パターン間の領域に沿って配置されている。言い換えると、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６のパターンは、Ｐ型ＳｉＣ層１４の正六角形パターンを囲むように配置されている。このようなパターン配置を採用することで、単位面積あたりのオン電流を増大させることができる。上述したパターンの周囲には、終端領域３１、ＪＴＥ構造３２及びチャネルストッパ３３が設けられている。
図３は、本実施形態の比較例に係る半導体装置（高耐圧パワーＭＯＳＦＥＴ）の構成を模式的に示した断面図である。比較例では、図１に示したＰ型ＳｉＣ層１６が設けられていない。また、比較例では、Ｎ型ＳｉＣ層１５の下面の幅と上面の幅が互いに等しくなっている。
図４及び図５はそれぞれ、図１に示した本実施形態の半導体装置のＡ−Ａ線及びＢ−Ｂに沿った電界強度分布を示した図である。図６は、図３に示した比較例の半導体装置のＡ−Ａ線に沿った電界強度分布を示した図である。いずれも、逆方向バイアス印加時（オフ時）の電界強度分布を示したものである。
比較例の場合（図６）には、Ｐ型ＳｉＣ層１６が設けられていないため、ＳｉＣ基板１１とＮ型ドリフト層１２との界面からＮ型ＳｉＣ層１５とゲート絶縁膜１７との界面に向かって、電界が単調に増加している。そのため、Ｎ型ＳｉＣ層１５とゲート絶縁膜１７との境界部では電界強度が高くなる。背景技術の項でも述べたように、Ｎ型ＳｉＣ層１５とゲート絶縁膜１７との境界では、
ε1Ｅ1＝ε2Ｅ2
なる関係が成り立つ。ただし、ε1はゲート絶縁膜１７の誘電率、Ｅ1はゲート絶縁膜１７に印加される電界、ε2はＮ型ＳｉＣ層１５の誘電率、Ｅ2はＮ型ＳｉＣ層１５とゲート絶縁膜１７との境界部においてＮ型ＳｉＣ層１５に印加される電界である。ＳｉＣの比誘電率は１０程度であり、ゲート絶縁膜の比誘電率よりも高い。したがって、図６に示すように、ゲート絶縁膜１７には高電界が印加されることとなり、ゲート絶縁膜１７の信頼性が大きく低下するおそれがある。
本実施形態の場合には、図４及び図５に示すように、ゲート絶縁膜１７に印加される電界は大幅に低減される。すなわち、図１のＡ−Ａ線に沿った領域では、Ｎ型ＳｉＣ層１５とゲート絶縁膜１７との間にＰ型ＳｉＣ層１６が介在しているため、Ｐ型ＳｉＣ層１６で電界が急激に低下する。そのため、Ｐ型ＳｉＣ層１６とゲート絶縁膜１７との境界部では電界強度が低くなり、図４に示すように、ゲート絶縁膜１７には高電界は印加されない。また、図１のＢ−Ｂ線に沿った領域では、Ｎ型ドリフト層１２とＮ型ＳｉＣ層１５との間にＰ型ＳｉＣ層１４が介在しているため、Ｐ型ＳｉＣ層１４で電界が急激に低下する。そのため、Ｎ型ＳｉＣ層１５とゲート絶縁膜１７との境界部では電界強度が低くなり、図５に示すように、ゲート絶縁膜１７には高電界は印加されない。
このように、本実施形態では、ゲート絶縁膜１７に印加される電界を大幅に低減することができ、ゲート絶縁膜１７の信頼性の低下を防止することができる。すなわち、本実施形態では、Ｎ型ＳｉＣ層１５の上面にＰ型ＳｉＣ層１６が設けられているため、Ｐ型ＳｉＣ層１６が設けられた領域では、図４に示したような電界分布が得られる。また、本実施形態では、Ｎ型ＳｉＣ層１５の下面の幅が上面の幅よりも狭くなっているため、Ｐ型ＳｉＣ層１４とＮ型ＳｉＣ層１５とが互いにオーバーラップしており、このオーバーラップ領域では、図５に示したような電界分布が得られる。したがって、本実施形態では、ゲート絶縁膜１７に印加される電界を低減することができ、ゲート絶縁膜１７の信頼性の低下を防止することが可能となる。
また、本実施形態では、Ｐ型ＳｉＣ層１６の幅がＮ型ＳｉＣ層１５の下面の幅よりも広くなっているため、Ｐ型ＳｉＣ層１４とＰ型ＳｉＣ層１６とがオーバーラップしている。そのため、Ｎ型ドリフト層１２とゲート絶縁膜１７との間には、Ｐ型ＳｉＣ層１４及びＰ型ＳｉＣ層１６の少なくとも一方が介在している。したがって、図４或いは図５に示したような電界分布を確実に得ることができ、ゲート絶縁膜１７に印加される電界を確実に低減することができる。
なお、上述したように、Ｐ型ＳｉＣ層１６の幅がＮ型ＳｉＣ層１５の下面の幅よりも広い、すなわちＰ型ＳｉＣ層１４とＰ型ＳｉＣ層１６とがオーバーラップしていることが望ましいが、Ｐ型ＳｉＣ層１６の幅がＮ型ＳｉＣ層１５の下面の幅よりも多少狭い程度であれば、ゲート絶縁膜１７に印加される電界をある程度低減することは可能である。この場合、Ｐ型ＳｉＣ層１６に隣接した領域では、Ｐ型ＳｉＣ層１４とＰ型ＳｉＣ層１６とがオーバーラップしておらず、Ｎ型ドリフト層１２とゲート絶縁膜１７との間にはＮ型ＳｉＣ層１５のみが介在することになる。しかしながら、Ｐ型ＳｉＣ層１６とＮ型ＳｉＣ層１５とのＰＮ接合による空乏層が横方向にも延びるため、この空乏層の存在によって電界を低減させることができる。そのため、比較例の場合（図６）のような高電界がゲート絶縁膜１７に印加されることはない。したがって、Ｐ型ＳｉＣ層１６の幅がＮ型ＳｉＣ層１５の下面の幅より狭くても、ゲート絶縁膜１７に印加される電界を低減することは十分に可能であり、ゲート絶縁膜１７の信頼性の低下を防止することができる。
次に、Ｐ型ＳｉＣ層１６のＰ型不純物濃度及び厚さについて述べる。逆方向バイアス印加時にＰ型ＳｉＣ層１６全体が空乏化していると、Ｐ型ＳｉＣ層１６とゲート絶縁膜１７との境界部で電界が完全に下がりきらない。そのため、ゲート絶縁膜１７には、ある程度の電界が印加されることになる。したがって、理想的には、逆方向バイアス印加時にＰ型ＳｉＣ層１６全体が空乏化しないように、Ｐ型ＳｉＣ層１６のＰ型不純物濃度及び厚さが設定されていることが望ましい。ただし、Ｐ型ＳｉＣ層１６の破壊電界強度（Ｐ型ＳｉＣ層１６がブレークダウンする電界強度）の半分程度以下の電界強度であれば、ゲート絶縁膜１７の信頼性に大きな影響を及ぼすことはない。具体的には、Ｐ型ＳｉＣ層１６のＰ型不純物濃度をＮａ、Ｐ型ＳｉＣ層１６の厚さをＬ、Ｐ型ＳｉＣ層１６の誘電率をε、Ｐ型ＳｉＣ層１６の破壊電界強度をＥmax、素電荷をｑとすると、
ｑ×Ｎａ×Ｌ＞ε×Ｅmax／２
なる関係が満たされていればよい。
次に、本実施形態の半導体装置の製造方法について、図７〜図１１及び図１を参照して説明する。
まず、図７に示すように、Ｎ型ＳｉＣ基板１１の上面上に、厚さ１０μｍ程度のＮ型ドリフト層１２（Ｎ型不純物を含有したＳｉＣ層）をエピタキシャル成長によって形成する。Ｎ型不純物には窒素を用い、Ｎ型不純物濃度は１×１０16ｃｍ-3程度に設定する。
次に、図８に示すように、ＳｉＣ基板１１の下面にドレイン電極１３を形成し、Ｎ型ドリフト層１２上面上にＰ型ＳｉＣ層１４を形成する。具体的には、Ｎ型ドリフト層１２上に、厚さは０．６μｍ程度のＰ型ＳｉＣ層１４をエピタキシャル成長によって形成する。Ｐ型不純物にはアルミニウムを用いる。このとき、Ｐ型ＳｉＣ層１４の下部分（厚さ０．４μｍ程度）では、Ｐ型不純物濃度を１×１０18ｃｍ-3程度に設定し、Ｐ型ＳｉＣ層１４の上部分（厚さ０．２μｍ程度）では、Ｐ型不純物濃度を１×１０16ｃｍ-3程度に設定する。
次に、図９に示すように、Ｐ型ＳｉＣ層１４上にマスク部４１を形成する。具体的には、まず、Ｐ型ＳｉＣ層１４上に、マスク部４１を形成するためのシリコン酸化膜を形成する。続いて、このシリコン酸化膜上に、通常のフォトリソグラフィを用いてフォトレジストパターン４２を形成する。さらに、フォトレジストパターン４２をマスクとして用いて、ウエットエッチングによってシリコン酸化膜を等方的にエッチングし、マスク部４１を形成する。等方性エッチングによってマスク部４１を形成するため、マスク部４１に形成された開口部４３の幅は、上から下に向かってしだいに狭くなる。
次に、図１０に示すように、フォトレジストパターン４２を除去した後、マスク部４１をマスクとして用いてＮ型不純物及びＰ型不純物のイオン注入をそれぞれ行い、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６を形成する。このとき、マスク部４１の開口部の形状が反映される結果、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６はテーパー形状となる。すなわち、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６の幅はいずれも、上面から下面に向かってしだいに狭くなる。
次に、図１１に示すように、マスク部４１を除去した後、Ｐ型ＳｉＣ層１４の表面領域にＮ型不純物をイオン注入してソース領域１９を形成し、Ｐ型不純物をイオン注入してコンタクト領域２１を形成する。
次に、図１に示すように、ゲート絶縁膜１７を形成し、ゲート絶縁膜１７上にゲート電極１８を形成する。続いて、ゲート電極１８の上面及び側面に分離絶縁膜２２を形成し、さらにソース電極２３を形成する。このようにして、図１に示すような半導体装置（高耐圧パワーＭＯＳＦＥＴ）が形成される。
上述した製造方法では、等方性エッチングによって形成されたマスク部４１をイオン注入マスクとして用いて、Ｎ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６を形成している。このような方法を用いることにより、図１に示すようなテーパー形状を有するＮ型ＳｉＣ層１５及びＰ型ＳｉＣ層１６を形成することができ、図１に示すような構造を容易に形成することが可能となる。
（実施形態２）
図１２は、本発明の第２の実施形態に係る半導体装置（高耐圧パワーＭＯＳＦＥＴ）の構成を模式的に示した断面図である。なお、基本的な構成及び事項は第１の実施形態と同様であるため、第１の実施形態で説明した構成及び事項については説明を省略する。また、第１の実施形態の図１に示した構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
本実施形態では、Ｎ型ドリフト層１２が凸部１２ａを有しており、この凸部１２ａを挟むようにＰ型ＳｉＣ層１４の下部分１４ａが設けられている。Ｐ型ＳｉＣ層１４の総厚は０．６μｍ程度である。Ｐ型ＳｉＣ層１４の下部分１４ａ（厚さ０．４μｍ程度）のＰ型不純物濃度は１×１０18ｃｍ-3程度であり、Ｐ型ＳｉＣ層１４の上部分１４ｂ（厚さ０．２μｍ程度）のＰ型不純物濃度は１×１０16ｃｍ-3程度である。Ｎ型ＳｉＣ層１５は、Ｐ型ＳｉＣ層１４の上部分１４ｂで挟まれた領域に形成されており、Ｎ型ＳｉＣ層１５の幅は、Ｎ型ドリフト層１２の凸部１２ａの幅よりも広くなっている。Ｎ型ＳｉＣ層１５の上面の凹部内にはＰ型ＳｉＣ層１６が設けられており、このＰ型ＳｉＣ層１６の幅はＮ型ドリフト層１２の凸部１２ａの幅よりも広くなっている。
上述したＮ型ドリフト層１２及びＮ型ＳｉＣ層１５によって、Ｎ型の第１の半導体領域が構成される。すなわち、第１の半導体領域は、ＳｉＣ基板１１に接する第１の部分（Ｎ型ドリフト層１２の凸部１２ａ以外の部分に対応）と、第１の部分から突出した第２の部分（Ｎ型ドリフト層１２の凸部１２ａ及びＮ型ＳｉＣ層１５に対応）とを有している。図に示すように、第２の部分の幅はステップ状に変化している。また、Ｐ型ＳｉＣ層１４によって、上記第２の部分を挟むＰ型の第２の半導体領域が構成され、Ｐ型ＳｉＣ層１６によってＰ型の第３の半導体領域が構成される。
本実施形態でも、上述した第１の半導体領域、第２の半導体領域及び第３の半導体領域の基本的な位置関係は、第１の実施形態と同様である。したがって、逆方向バイアス印加時（オフ時）の基本的な電界強度分布も、第１の実施形態と同様の傾向を示す。すなわち、Ｎ型ＳｉＣ層１５の上面にＰ型ＳｉＣ層１６が設けられているため、Ｐ型ＳｉＣ層１６が設けられた領域の基本的な電界分布は、図４に示した電界分布と同様の傾向を示す。また、Ｎ型ドリフト層１２の凸部１２ａの幅がＮ型ＳｉＣ層１５の幅よりも狭くなっており、Ｐ型ＳｉＣ層１４の下部分１４ａがＮ型ＳｉＣ層１５とオーバーラップしている。したがって、このオーバーラップ領域の基本的な電界分布は、図５に示した電界分布と同様の傾向を示す。したがって、本実施形態においても第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を低減することができ、ゲート絶縁膜１７の信頼性の低下を防止することができる。
また、本実施形態では、Ｐ型ＳｉＣ層１６の幅がＮ型ドリフト層１２の凸部１２ａの幅よりも広くなっているため、Ｐ型ＳｉＣ層１４とＰ型ＳｉＣ層１６とがオーバーラップしている。そのため、Ｎ型ドリフト層１２とゲート絶縁膜１７との間には、第１の実施形態と同様、Ｐ型ＳｉＣ層１４及びＰ型ＳｉＣ層１６の少なくとも一方が介在している。したがって、第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を確実に低減することができる。
上述したように、Ｐ型ＳｉＣ層１６の幅がＮ型ドリフト層１２の凸部１２ａの幅よりも広い、すなわちＰ型ＳｉＣ層１４とＰ型ＳｉＣ層１６とがオーバーラップしていることが望ましい。しかしながら、Ｐ型ＳｉＣ層１６の幅がＮ型ドリフト層１２の凸部１２ａの幅よりも多少狭い程度であれば、第１の実施形態で述べた理由と同様の理由により、ゲート絶縁膜１７に印加される電界をある程度低減することは可能であり、ゲート絶縁膜１７の信頼性の低下を防止することができる。
次に、本実施形態の半導体装置の製造方法について、図１３〜図１６及び図１２を参照して説明する。
まず、図１３に示すように、第１の実施形態と同様にして、Ｎ型ＳｉＣ基板１１の上面上にＮ型ドリフト層１２（Ｎ型不純物を含有したＳｉＣ層）をエピタキシャル成長によって形成し、ＳｉＣ基板１１の下面にドレイン電極１３を形成する。また、Ｎ型ドリフト層１２上に形成したフォトレジストパターン５１をマスクとして用いて、Ｎ型ドリフト層１２の表面領域にＰ型不純物をイオン注入する。これにより、Ｎ型ドリフト層１２の表面領域にＰ型ＳｉＣ層１４の下部分１４ａが形成される。
次に、図１４に示すように、フォトレジストパターン５１を除去した後、Ｎ型ドリフト層１２及びＰ型ＳｉＣ層１４の下部分１４ａ上に、Ｐ型ＳｉＣ層１４の上部分１４ｂを形成する。このＰ型ＳｉＣ層１４の上部分１４ｂのＰ型不純物濃度は、下部分１４ａのＰ型不純物濃度よりも低い。
次に、図１５に示すように、マスク部５２を形成する。具体的には、まず、マスク部５２となるポリシリコン膜を全面に形成する。続いて、フォトレジストパターン（図示せず）をマスクとして用いて、ＲＩＥ（reactive ion etching）によりポリシリコン膜を異方性エッチングすることで、マスク部５２が形成される。さらに、このマスク部５２をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５が形成される。
次に、図１６に示すように、マスク部５２の側面に側壁部５３を形成する。具体的には、まず、全面にシリコン酸化膜を形成する。続いて、ＲＩＥによりシリコン酸化膜を異方性エッチングすることで、側壁部５３が形成される。さらに、この側壁部５３をマスクとして用いて、Ｐ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５の表面領域にＰ型ＳｉＣ層１６が形成される。さらに、マスク部５２及び側壁部５３を除去する。
以後の工程は第１の実施形態と同様であり、ソース領域１９、コンタクト領域２１、ゲート絶縁膜１７、ゲート電極１８、分離絶縁膜２２及びソース電極２３を形成する。これにより、図１２に示すような半導体装置（高耐圧パワーＭＯＳＦＥＴ）が形成される。
上述した製造方法では、マスク部５２をイオン注入マスクとして用いてＮ型ＳｉＣ層１５を形成し、マスク部５２の側面に形成された側壁部５３をイオン注入マスクとして用いてＰ型ＳｉＣ層１６を形成する。そのため、Ｐ型ＳｉＣ層１６を形成する際に、Ｎ型ＳｉＣ層１５に対する位置合わせをしなくても、Ｐ型ＳｉＣ層１６を精度よく形成することができる。したがって、図１２に示すような構造を容易に高精度で形成することが可能となる。
（実施形態３）
図１７は、本発明の第３の実施形態に係る半導体装置（高耐圧パワーＭＯＳＦＥＴ）の構成を模式的に示した断面図である。なお、基本的な構成及び事項は第１の実施形態と同様であるため、第１の実施形態で説明した構成及び事項について説明は省略する。また、第１の実施形態の図１に示した構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
本実施形態では、Ｎ型ＳｉＣ層１５が上部分１５ａ及び下部分１５ｂを有しており、下部分１５ｂの幅が上部分１５ａの幅よりも狭くなっている。Ｎ型ＳｉＣ層１５の上面の凹部内にはＰ型ＳｉＣ層１６が設けられている。Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とは互いに整合しており、Ｎ型ＳｉＣ層１５の下部分１５ｂの幅とＰ型ＳｉＣ層１６の幅とは互いに等しくなっている。Ｐ型ＳｉＣ層１４の総厚は０．６μｍ程度であり、Ｐ型ＳｉＣ層１４の下部分（厚さ０．４μｍ程度）のＰ型不純物濃度は１×１０18ｃｍ-3程度、Ｐ型ＳｉＣ層１４の上部分（厚さ０．２μｍ程度）のＰ型不純物濃度は１×１０16ｃｍ-3程度である。
上述したＮ型ドリフト層１２及びＮ型ＳｉＣ層１５によって、Ｎ型の第１の半導体領域が構成される。すなわち、第１の半導体領域は、ＳｉＣ基板１１に接する第１の部分（Ｎ型ドリフト層１２及び、Ｎ型ＳｉＣ層１５の下部分１５ｂのうちＰ型ＳｉＣ層１４で挟まれていない部分に対応）と、第１の部分から突出した第２の部分（Ｎ型ＳｉＣ層１５の上部分１５ａ及び、Ｎ型ＳｉＣ層１５の下部分１５ｂのうちＰ型ＳｉＣ層１４で挟まれた部分に対応）とを有している。図に示すように、第２の部分の幅はステップ状に変化している。また、Ｐ型ＳｉＣ層１４によって、上記第２の部分を挟むＰ型の第２の半導体領域が構成され、Ｐ型ＳｉＣ層１６によってＰ型の第３の半導体領域が構成される。
本実施形態でも、上述した第１の半導体領域、第２の半導体領域及び第３の半導体領域の基本的な位置関係は、第１の実施形態と同様である。したがって、逆方向バイアス印加時（オフ時）の基本的な電界強度分布も、第１の実施形態と同様の傾向を示す。すなわち、Ｎ型ＳｉＣ層１５の上面にＰ型ＳｉＣ層１６が設けられているため、Ｐ型ＳｉＣ層１６が設けられた領域の基本的な電界分布は、図４に示した電界分布と同様の傾向を示す。また、Ｎ型ＳｉＣ層１５の下部分１５ｂの幅が上部分１５ａの幅よりも狭くなっており、Ｐ型ＳｉＣ層１４がＮ型ＳｉＣ層１５の上部分１５ａとオーバーラップしている。したがって、このオーバーラップ領域の基本的な電界分布は、図５に示した電界分布と同様の傾向を示す。したがって、本実施形態においても第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を低減することができ、ゲート絶縁膜１７の信頼性の低下を防止することができる。
また、本実施形態では、Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とが互いに整合している（Ｎ型ＳｉＣ層１５の下部分１５ｂの幅とＰ型ＳｉＣ層１６の幅とが互いに等しくなっている）。そのため、Ｎ型ドリフト層１２とゲート絶縁膜１７との間には、Ｐ型ＳｉＣ層１４及びＰ型ＳｉＣ層１６の少なくとも一方が介在している。したがって、第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を確実に低減することができる。
次に、本実施形態の半導体装置の製造方法について、図１８〜図２０及び図１７を参照して説明する。
まず、図１８に示すように、第１の実施形態と同様にして、Ｎ型ＳｉＣ基板１１の上面上にＮ型ドリフト層１２（Ｎ型不純物を含有したＳｉＣ層）をエピタキシャル成長によって形成する。また、第１の実施形態と同様にして、ＳｉＣ基板１１の下面にドレイン電極１３を形成し、Ｎ型ドリフト層１２上にＰ型ＳｉＣ層１４をエピタキシャル成長によって形成する。次に、Ｐ型ＳｉＣ層１４上にマスク部６１を形成する。具体的には、まず、マスク部６１となるポリシリコン膜を全面に形成する。続いて、フォトレジストパターン（図示せず）をマスクとして用いて、ＲＩＥ（reactive ion etching）によりポリシリコン膜を異方性エッチングすることで、マスク部６１が形成される。さらに、このマスク部６１をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層の上部分１５ａが形成される。
次に、図１９に示すように、マスク部６１の側面に側壁部６２を形成する。具体的には、まず、全面にシリコン酸化膜を形成する。続いて、ＲＩＥによりシリコン酸化膜を異方性エッチングすることで、側壁部６２が形成される。さらに、この側壁部６２をマスクとして用いて、Ｐ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５ａの表面領域にＰ型ＳｉＣ層１６が形成される。
次に、図２０に示すように、側壁部６２をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５の下部分１５ｂが形成される。Ｎ型ＳｉＣ層１５の下部分１５ｂ及びＰ型ＳｉＣ層１６はいずれも、側壁部６２をイオン注入マスクとして用いて形成されるため、Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とは互いに整合している。さらに、マスク部６１及び側壁部６２を除去する。
以後の工程は第１の実施形態と同様であり、ソース領域１９、コンタクト領域２１、ゲート絶縁膜１７、ゲート電極１８、分離絶縁膜２２及びソース電極２３を形成する。これにより、図１７に示すような半導体装置（高耐圧パワーＭＯＳＦＥＴ）が形成される。
上述した製造方法では、マスク部６１をイオン注入マスクとして用いてＮ型ＳｉＣ層１５の上部分１５ａを形成し、マスク部６１の側面に形成された側壁部６２をイオン注入マスクとして用いてＰ型ＳｉＣ層１６及びＮ型ＳｉＣ層１５の下部分１５ｂを形成する。そのため、互いの位置合わせを行わずに、Ｎ型ＳｉＣ層１５の上部分１５ａ及び下部分１５ｂ並びにＰ型ＳｉＣ層１６を形成することができる。したがって、図１７に示すような構造を容易に高精度で形成することが可能となる。
（実施形態４）
図２１は、本発明の第４の実施形態に係る半導体装置（高耐圧パワーＭＯＳＦＥＴ）の構成を模式的に示した断面図である。なお、基本的な構成及び事項は第１の実施形態と同様であるため、第１の実施形態で説明した構成及び事項について説明は省略する。また、第１の実施形態の図１に示した構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
本実施形態では、Ｎ型ＳｉＣ層１５が上部分１５ａ及び下部分１５ｂを有しており、下部分１５ｂの幅が上部分１５ａの幅よりも狭くなっている。Ｎ型ＳｉＣ層１５の上面の凹部内にはＰ型ＳｉＣ層１６が設けられている。Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とは互いに整合しており、Ｎ型ＳｉＣ層１５の下部分１５ｂの幅とＰ型ＳｉＣ層１６の幅とは互いに等しくなっている。Ｐ型ＳｉＣ層１４の総厚は０．６μｍ程度であり、Ｐ型ＳｉＣ層１４の下部分１４ａ（厚さ０．４μｍ程度）のＰ型不純物濃度は１×１０18ｃｍ-3程度、Ｐ型ＳｉＣ層１４の上部分１４ｂ（厚さ０．２μｍ程度）のＰ型不純物濃度は１×１０16ｃｍ-3程度である。
上述したＮ型ドリフト層１２及びＮ型ＳｉＣ層１５によって、Ｎ型の第１の半導体領域が構成される。すなわち、第１の半導体領域は、ＳｉＣ基板１１に接する第１の部分（Ｎ型ドリフト層１２及び、Ｎ型ＳｉＣ層１５の下部分１５ｂのうちＰ型ＳｉＣ層１４で挟まれていない部分に対応）と、第１の部分から突出した第２の部分（Ｎ型ＳｉＣ層１５の上部分１５ａ及び、Ｎ型ＳｉＣ層１５の下部分１５ｂのうちＰ型ＳｉＣ層１４で挟まれた部分に対応）とを有している。図に示すように、第２の部分の幅はステップ状に変化している。また、Ｐ型ＳｉＣ層１４によって、上記第２の部分を挟むＰ型の第２の半導体領域が構成され、Ｐ型ＳｉＣ層１６によってＰ型の第３の半導体領域が構成される。
本実施形態でも、上述した第１の半導体領域、第２の半導体領域及び第３の半導体領域の基本的な位置関係は、第１の実施形態と同様である。したがって、逆方向バイアス印加時（オフ時）の基本的な電界強度分布も、第１の実施形態と同様の傾向を示す。すなわち、Ｎ型ＳｉＣ層１５の上面にＰ型ＳｉＣ層１６が設けられているため、Ｐ型ＳｉＣ層１６が設けられた領域の基本的な電界分布は、図４に示した電界分布と同様の傾向を示す。また、Ｎ型ＳｉＣ層１５の下部分１５ｂの幅が上部分１５ａの幅よりも狭くなっており、Ｐ型ＳｉＣ層１４がＮ型ＳｉＣ層１５の上部分１５ａとオーバーラップしている。したがって、このオーバーラップ領域の基本的な電界分布は、図５に示した電界分布と同様の傾向を示す。したがって、本実施形態においても第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を低減することができ、ゲート絶縁膜１７の信頼性の低下を防止することができる。
また、本実施形態では、Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とが互いに整合している（Ｎ型ＳｉＣ層１５の下部分１５ｂの幅とＰ型ＳｉＣ層１６の幅とが互いに等しくなっている）。そのため、Ｎ型ドリフト層１２とゲート絶縁膜１７との間には、Ｐ型ＳｉＣ層１４及びＰ型ＳｉＣ層１６の少なくとも一方が介在している。したがって、第１の実施形態と同様、ゲート絶縁膜１７に印加される電界を確実に低減することができる。
次に、本実施形態の半導体装置の製造方法について、図２２〜図２６及び図２１を参照して説明する。
まず、図２２に示すように、第１の実施形態と同様にして、Ｎ型ＳｉＣ基板１１の上面上にＮ型ドリフト層１２（Ｎ型不純物を含有したＳｉＣ層）をエピタキシャル成長によって形成し、ＳｉＣ基板１１の下面にドレイン電極１３を形成する。また、Ｎ型ドリフト層１２上に形成したフォトレジストパターン７１をマスクとして用いて、Ｎ型ドリフト層１２の表面領域にＰ型不純物をイオン注入する。これにより、Ｎ型ドリフト層１２の表面領域にＰ型ＳｉＣ層１４の下部分１４ａが形成される。
次に、図２３に示すように、フォトレジストパターン７１を除去した後、Ｎ型ドリフト層１２及びＰ型ＳｉＣ層１４の下部分１４ａ上に、Ｐ型ＳｉＣ層１４の上部分１４ｂを形成する。このＰ型ＳｉＣ層１４の上部分１４ｂのＰ型不純物濃度は、下部分１４ａのＰ型不純物濃度よりも低い。
次に、図２４に示すように、マスク部７２を形成する。具体的には、まず、マスク部７２となるポリシリコン膜を全面に形成する。続いて、フォトレジストパターン（図示せず）をマスクとして用いて、ＲＩＥ（reactive ion etching）によりポリシリコン膜を異方性エッチングすることで、マスク部７２が形成される。さらに、このマスク部７２をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層の上部分１５ａが形成される。
次に、図２５に示すように、マスク部７２の側面に側壁部７３を形成する。具体的には、まず、全面にシリコン酸化膜を形成する。続いて、ＲＩＥによりシリコン酸化膜を異方性エッチングすることで、側壁部７３が形成される。さらに、この側壁部７３をマスクとして用いて、Ｐ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５ａの表面領域にＰ型ＳｉＣ層１６が形成される。
次に、図２６に示すように、側壁部７３をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、Ｎ型ＳｉＣ層１５の下部分１５ｂが形成される。Ｎ型ＳｉＣ層１５の下部分１５ｂ及びＰ型ＳｉＣ層１６はいずれも、側壁部７３をイオン注入マスクとして用いて形成されるため、Ｎ型ＳｉＣ層１５の下部分１５ｂとＰ型ＳｉＣ層１６とは互いに整合している。さらに、マスク部７２及び側壁部７３を除去する。
以後の工程は第１の実施形態と同様であり、ソース領域１９、コンタクト領域２１、ゲート絶縁膜１７、ゲート電極１８、分離絶縁膜２２及びソース電極２３を形成する。これにより、図２１に示すような半導体装置（高耐圧パワーＭＯＳＦＥＴ）が形成される。
上述した製造方法では、マスク部７２をイオン注入マスクとして用いてＮ型ＳｉＣ層１５の上部分１５ａを形成し、マスク部７２の側面に形成された側壁部７３をイオン注入マスクとして用いてＰ型ＳｉＣ層１６及びＮ型ＳｉＣ層１５の下部分１５ｂを形成している。そのため、互いの位置合わせを行わずに、Ｎ型ＳｉＣ層１５の上部分１５ａ及び下部分１５ｂ並びにＰ型ＳｉＣ層１６を形成することができる。したがって、図２１に示すような構造を容易に高精度で形成することが可能となる。
なお、以上説明した第１〜第４の実施形態において、Ｎ型構成要素とＰ型構成要素とを全て逆にした場合にも、第１〜第４の実施形態で示したような構成を採用することは可能である。このような場合にも、第１〜第４の実施形態で述べた作用効果と同様の作用効果を得ることが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の構成を模式的に示した平面図である。 本発明の第１の実施形態の比較例に係る半導体装置の構成を模式的に示した断面図である。 図１に示した半導体装置のＡ−Ａ線に沿った電界強度分布を示した図である。 図１に示した半導体装置のＢ−Ｂ線に沿った電界強度分布を示した図である。 図３に示した半導体装置のＡ−Ａ線に沿った電界強度分布を示した図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
符号の説明
１１…ＳｉＣ基板 １２…Ｎ型ドリフト層 １３…ドレイン電極
１４…Ｐ型ＳｉＣ層 １５…Ｎ型ＳｉＣ層 １６…Ｐ型ＳｉＣ層
１７…ゲート絶縁膜 １８…ゲート電極 １９…ソース領域
２１…コンタクト領域 ２２…分離絶縁膜 ２３…ソース電極
３１…終端領域 ３２…ＪＴＥ構造 ３３…チャネルストッパ
４１…マスク部 ４２…フォトレジストパターン ４３…開口部
５１…フォトレジストパターン ５２…マスク部 ５３…側壁部
６１…マスク部 ６２…側壁部
７１…フォトレジストパターン ７２…マスク部 ７３…側壁部

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上面上に設けられ、前記半導体基板に接する第１の部分及び前記第１の部分から突出した第２の部分を有する第１導電型の第１の半導体領域であって、前記第２の部分は下面の幅が上面の幅よりも狭く、前記第２の部分の上面に凹部が設けられた第１の半導体領域と、
    前記第１の部分上に設けられ、前記第２の部分を挟む第２導電型の第２の半導体領域と、
    前記凹部内に設けられ、前記第２の部分の上面の幅よりも幅が狭い第２導電型の第３の半導体領域と、
    前記第２の半導体領域の上面に設けられたソース領域と、
    前記第２の部分、前記第２の半導体領域及び前記第３の半導体領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第２の部分と前記ソース領域との間の前記第２の半導体領域の部分にチャネルを形成するゲート電極と、
    前記ソース領域に接続されたソース電極と、
    前記半導体基板の下面に接続されたドレイン電極と、
    を備え、
    前記第３の半導体領域の幅は、前記第２の部分の下面の幅よりも広く、
    前記第２の半導体領域と前記第２の部分とは互いにオーバーラップしている
    ことを特徴とする半導体装置。
  2. 第１導電型の半導体基板と、
    前記半導体基板の上面上に設けられ、前記半導体基板に接する第１の部分及び前記第１の部分上の一部に設けられた第２の部分を有する第１導電型の第１の半導体領域であって、前記第２の部分は下面の幅が上面の幅よりも狭い第１の半導体領域と、
    前記第１の部分上に設けられ、前記第２の部分を挟む第２導電型の第２の半導体領域と、
    前記第２の部分の上面に設けられ、前記第２の部分の上面の幅よりも幅が狭い第２導電型の第３の半導体領域と、
    前記第２の半導体領域の上面に設けられたソース領域と、
    前記第２の部分、前記第２の半導体領域及び前記第３の半導体領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第２の部分と前記ソース領域との間の前記第２の半導体領域の部分にチャネルを形成するゲート電極と、
    前記ソース領域に接続されたソース電極と、
    前記半導体基板の下面に接続されたドレイン電極と、
    を備え、
    前記第３の半導体領域の幅は、前記第２の部分の下面の幅よりも広く、
    前記第２の半導体領域と前記第２の部分とは互いにオーバーラップしている
    ことを特徴とする半導体装置。
  3. 前記第２の部分の幅は、前記第２の部分の上面から下面に向かってしだいに狭くなっている
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２の部分の幅は、ステップ状に変化している
    ことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第２の半導体領域は上部分及び下部分を有し、前記上部分の方が前記下部分よりも第２導電型不純物濃度が低い
    ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第３の半導体領域の第２導電型不純物濃度をＮａ、前記第３の半導体領域の厚さをＬ、前記第３の半導体領域の誘電率をε、前記第３の半導体領域の破壊電界強度をＥmax、素電荷をｑとすると、
    ｑ×Ｎａ×Ｌ＞ε×Ｅmax／２
    なる関係が満たされる
    ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第１の半導体領域、第２の半導体領域及び第３の半導体領域の半導体材料は、シリコンカーバイドである
    ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
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