JP3944575B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP3944575B2
JP3944575B2 JP2003073708A JP2003073708A JP3944575B2 JP 3944575 B2 JP3944575 B2 JP 3944575B2 JP 2003073708 A JP2003073708 A JP 2003073708A JP 2003073708 A JP2003073708 A JP 2003073708A JP 3944575 B2 JP3944575 B2 JP 3944575B2
Authority
JP
Japan
Prior art keywords
silicon carbide
region
concentration
conductivity type
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003073708A
Other languages
English (en)
Other versions
JP2004281875A (ja
Inventor
光央 岡本
信介 原田
憲司 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2003073708A priority Critical patent/JP3944575B2/ja
Publication of JP2004281875A publication Critical patent/JP2004281875A/ja
Application granted granted Critical
Publication of JP3944575B2 publication Critical patent/JP3944575B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、溝構造を有するオフ基板上へ堆積されたエピタキシャル膜から構成される半導体装置に関するものである。
【0002】
【従来の技術】
炭化珪素(SiC)は、大きなバンドギャップ、高い熱伝導率、高い飽和電子ドリフト速度、高い絶縁破壊電圧といった優れた特徴を有する半導体材料である。そのため、次世代の低損失パワーデバイス素子材料として注目されており、様々な素子構造が提案されている。
そのなかで、高耐圧・低オン抵抗のパワーMOSFETとして、二重エピタキシャルMOSFET構造を提案した(特許文献1参照)。その構造の例を図5に示す。
【0003】
この二重エピタキシャルMOSFET構造を図5に基づいて説明すると、第1伝導型の高濃度炭化珪素基板1表面上に形成されている第1伝導型の低濃度炭化珪素からなる第1の堆積膜2と、前記第1の堆積膜2上に選択的にエッチングされている第1の領域を有する第2伝導型の高濃度ゲート領域からなる第2の堆積膜31と、前記第2の堆積膜上に選択的にエッチングされている前記第1の領域より幅が広い第2の領域と第1伝導型の高濃度ソース領域5と第2伝導型の低濃度ゲート領域11からなる第3の堆積膜32と、前記第1の堆積膜2に接し、前記第2の領域に形成されている第1伝導型の低濃度ベース領域4と、少なくとも前記第3の堆積膜の表面上に形成されたゲート絶縁膜6と、前記ゲート絶縁膜を介して形成されたゲート電極7と、前記第1伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極10と、前記ゲート電極7の上に層間絶縁膜8を介して形成されていると共に、前記第1伝導型の高濃度ソース領域5および第2伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極9とから構成される。
【0004】
この構造によれば、チャネルを欠陥等の少ない低濃度堆積膜により構成できることにより、チャネル移動度が向上し、オン抵抗の低減を図ることができる。
さらに、第1伝導型のベース領域の第1伝導型の不純物濃度が、第2伝導型の高濃度ゲート層の第2伝導型の不純物濃度よりも低くすることができ、高耐圧化することができるなどの効果がある。
【0005】
前記のような二重エピタキシャルMOSFET構造を実現するためには、エッチングにより形成された溝である第1の領域の上にエピタキシャル膜を堆積させることが必要となる。
ところで、炭化珪素は結晶多形と称される、同じ組成においても結晶の積層順序の異なる結晶構造が存在する。炭化珪素をエピタキシャル成長させる場合、異なる結晶多形が混入しないようにすることが重要である。
【0006】
通常、化学気相成長法(CVD)を用い、結晶の低指数面が基板最表面に対して数度傾いた基板(オフ基板)上にステップフローモードで成長を行うことにより、異なる結晶多形が混入することを防ぐ方法が用いられる(特許文献2参照)。
したがって、溝領域の上に高品質な堆積膜を形成するためには、オフ基板上に溝を形成し、その上へエピタキシャル成長を行う必要がある。そのような成長においては、ステップフロー成長に起因する成長膜の形状変化が生じる可能性がある。
【0007】
これに関連する技術として、(0001)面から5°オフした6H型の炭化珪素基板にメサ構造を形成し、エピタキシャル成長を行った結果が報告されている(非特許文献1参照)。
その報告によると、メサ構造で形作られる段差のうち、ステップフロー成長の上流にあたる段差にc面ファセットが現れると報告されている。このような堆積膜の形状変化はデバイス特性に影響を与えると考えられる。しかし、その影響に関しては未だ十分に検討されていない。
しかし、c面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生じる可能性があり、また溝の幅も増加することから、微細構造を作製することが困難となる問題がある。
オフ基板に形成された溝構造上のエピタキシャル膜に現れるc面ファセットの影響は、二重エピタキシャルMOSFETのみならず、溝構造上のエピタキシャル膜を用いるその他の半導体装置においても生じると考えられる。
【0008】
【特許文献1】
特願2002−304596
【特許文献2】
アメリカ合衆国特許第4912064号
【非特許文献1】
T.Kimoto et al, Journal of Applied Physics,76(1994)7322
【0009】
【発明が解決しようとする課題】
本発明は、段差の上へのエピタキシャル成長についてさらに詳細に調べ、最もデバイス特性が向上する溝構造を有する半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、次のような手段を提供する。
1.(0001)又は(000−1)面から傾いた面を最表面とする六方晶系炭化珪素層と、
前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域と、
前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層と、を具備することを特徴とする炭化珪素半導体装置。
2.第1伝導型であり、(0001)あるいは(000−1)面より傾斜した面を最表面とする高濃度六方晶系炭化珪素基板と、
前記高濃度炭化珪素基板の上に堆積された第1伝導型の低濃度炭化珪素からなる第1のエピタキシャル層と、
第1のエピタキシャル層の上に堆積された第2伝導型の高濃度炭化珪素からなり、選択的に切り欠かれている長方形の溝であり、長手方向がオフ方向に対して平行である第1の領域を有する第2のエピタキシャル層と、
第1の領域と当該第1の領域上を含み、第1の領域よりも幅が広く形成された第1伝導型の低濃度炭化珪素からなる第2の領域、および第2の領域に隣接して第2伝導型の低濃度炭化珪素からなるベース領域を有し、第2のエピタキシャル層の上に堆積された第3のエピタキシャル層と、
前記ベース領域に選択的に形成された第1伝導型の高濃度ソース領域と、
少なくとも前記ベース領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第1伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極と、
前記ゲート電極の上に層間絶縁膜を介して形成されていると共に、前記第1伝導型の高濃度ソース領域および第2伝導型のベース領域の一部に低抵抗接続されているソース電極とを含む炭化珪素半導体装置。
3.上記オフ角の大きさが1°乃至15°の範囲であることを特徴とする1又は2に記載の炭化珪素半導体装置。
4.上記炭化珪素基板結晶のオフ方向が[11−20]又は[1−100]方向であることを特徴とする1乃至3のいずれかに記載の炭化珪素半導体装置。
5.上記溝の深さがその上に堆積される第3のエピタキシャルの厚さと同程度か、それより大きいことを特徴とする1乃至4のいずれかに記載の炭化珪素半導体装置。
【0012】
【発明の実施の形態】
(0001)面に対してオフ角8°の4H型炭化珪素基板に溝領域を形成し、その溝領域上へエピタキシャル成長を行ったサンプルの断面を走査型電子顕微鏡(SEM)で観察した像を図1に示す。
オフ方向に対して垂直な方向の段差上への成長である(a)において、c面ファセットが現れていることがわかる。これは(000−1)面上に成長を行った場合でも同様である。
このエピタキシャル層にキャリアを流すような電子デバイスを作製した際、c面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生ると考えられる。また、溝の幅も増加することから、微細構造を作製することが困難となる。
【0013】
以上から、本発明の炭化珪素半導体装置は、(0001)又は(000−1)面からある角度傾いた面を最表面とする六方晶系炭化珪素層、前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域、及び前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層を備えるようにしたものである。
これによって、図1(c)および(d)に示すように、オフ方向と平行な方向の段差上の、エピタキシャル膜の断面ではc面ファセットが生じておらず、したがって伝導路の狭帯化などは生じない。この構造が本発明の大きな特徴である。
【0014】
また、本発明は、図5に示すような二重エピタキシャルMOSFET構造において、溝形状が長方形であり、長辺がオフ方向に対して平行である、オフ基板を用いて製造された炭化珪素半導体装置を提供する。
さらに、本発明の半導体装置は、高品質なエピタキシャル膜を得るためには、オフ角の大きさが1°乃至15°の範囲であること、炭化珪素基板結晶のオフ方向が[11−20]又は[1−100]方向であることが望ましい。
また、溝の深さがエピタキシャル膜の厚みと同程度かより大きい場合に、c面ファセットによる伝導路の狭帯化が顕著に生じることが分かった。そこで、溝の深さがその上に堆積されるエピタキシャル膜の厚さと同程度か、それより大きくすることが望ましい。
【0015】
上記によって、c面ファセットの影響を受けずに半導体装置を作ることができる。しかし、段差上へエピタキシャル成長を行ったサンプルの断面SEM像図1を見ると、c面ファセットが生じている図1(a)以外においても、エピ後の段差位置(イ)とエピ前の段差位置(ロ)とがずれていることがわかる。
これは、横方向にも成長が生じるためである。この段差位置のずれが、デバイスを作製する際に問題となる場合がある。
【0016】
そこで、炭化珪素の酸化速度が、[000−1]方向よりも、[11−20]あるいは[1−100]方向の方が速く進むことを利用して段差位置を後退させる。(0001)面上に形成された溝構造を酸化すると、図6に示すように表面よりも溝斜面の酸化速度の方が大きくなる。
したがって、酸化膜をフッ化水素酸(HF)溶液や反応性イオンエッチング等により除去することにより、エピタキシャル成長後の段差位置が後退させることができ、図1に示す成長後の段差位置(イ)と成長前の段差位置(ロ)の位置を近づけることができる。
【0017】
【実施例】
本発明は上記のような特徴を持つものであるが、以下にその実施例を具体的に示しながら詳細に説明する。
【0018】
[実施例1]
図2に示すような断面構造を持つ半導体装置を作製し、溝方向による特性の違いを検証した。図2において、たとえば1×1018cm−3の窒素がドーピングされた厚さ300μmの高濃度n+型基板1表面上には、たとえば2×1018cm−3のアルミニウムがドーピングされた厚さたとえば0.5μmの高濃度p+型層3が堆積されている。
前記高濃度p+型層3には、選択的に形成された溝領域が反応性イオンエッチング技術により設けられており、溝は前記n+基板1にまで貫通している。
さらに、前記高濃度p+型層3の上には、たとえば5×1015cm−3の窒素がドーピングされた低濃度n型層4が化学気相成長法にて、例えば0.5μm堆積されている。
【0019】
前記低濃度n型層4は、溝領域において前記n+型基板1に直接接している。前記低濃度n型層には約1×1020cm−3のリン(P)がドーピングされた高濃度n+型ソース領域5がイオン注入により形成されており、その表面に低抵抗接続されたソース電極9が形成されている。前記高濃度n+型基板の裏面には、ドレイン電極10が形成されている。
高濃度n+型基板1表面上は、(0001)面が最表面に対して[11−20]方向に傾いている4H型の炭化珪素オフ基板を用いた。炭化珪素結晶は、6H型、2H型でもよく、結晶面は(000−1)面、オフ方向は[1−100]でもよい。高品質なエピタキシャル膜を得るためには、オフ角は、1°〜15°必要である。ここでは、オフ角8°の基板を用いた。
【0020】
図2のデバイスにおいて、ソース電極をアース電位に、ドレイン電極を正電位に設定すると、ソース領域5からn型層4、n+型基板1を通ってドレイン電極10へ電子が流れる。
ここで、溝の形成方向とオフ方向について調べた。キャリアの流れる溝側面を基板のオフ方向に対して平行となるように溝を形成した図3(a)ではc面ファセットの影響を受けないが、垂直に溝を形成した図3(b)ではc面ファセットが出現した領域をキャリアが流れることとなる。
それぞれの場合においてソース−ドレイン間の抵抗を測定した結果、オフ方向に対して平行に溝を形成することによって、垂直に形成した場合よりもオン抵抗を低減することができた。以上より、オン抵抗を低減させるには溝側面はオフ方向に対して平行になるように形成するのが望ましいことがわかる。
【0021】
また、溝構造の形状は図4(a)に示すような円形や六角形や正方形によるメッシュ構造よりも、図4(b)に示すような細長い溝からなるストライプ型で、長手方向をオフ方向と平行とし、オフ方向に平行な溝側面を流れるキャリアが主となるように形成するのが望ましい。
以上のことは、オフ角を有する基板に溝を形成し、溝の上へ堆積させたエピタキシャル膜にキャリアを流すようなその他の素子にも適用できることは容易に類推できる。すなわち、低濃度n型層4の表面に酸化膜を介してゲート電極を設ければ、MOSFET構造に適用される。
また、ゲート領域を溝側面に設ければ溝ゲートMOSFETとなる。さらに、低濃度n型層4の表面にショットキー電極を設ければ、ショットキーバリアダイオードに適用できる。
【0022】
[実施例2]
本発明を用いた半導体装置の一例として図5に示す断面図を持つMOSFETデバイスを作製した。図5において、1×1018cm−3の窒素がドーピングされた厚さ300μmの高濃度n+型基板1表面上には、たとえば、5×1015cm−3の窒素がドーピングされた厚さ10μmの低濃度n型ドリフト層2が堆積されている。
前記低濃度n型ドリフト層2の表面上には、たとえば、2×1018cm−3のアルミニウムがドーピングされた厚さ0.5μmの高濃度p+型層31が堆積されている。さらに、前記高濃度p+型層31の上には、たとえば、5×1015cm−3のアルミニウムがドーピングされた厚さ0.5μmの低濃度p型層32が堆積されている。
【0023】
前記低濃度p型層32の表面部分には、たとえば、選択的に約1×1020cm−3のリンがドーピングされた高濃度n+型ソース領域5がイオン注入により形成されている。前記高濃度p+型層31には、選択的に形成された幅2μmの切り欠き部からなる第1の領域が設けられており、前記低濃度p型層32には、前記切り欠き部より幅の広い第2の領域が形成されている。
【0024】
前記第2の領域には、たとえば、1×1016cm−3の窒素がドーピングされた低濃度n型ベース領域4が前記低濃度n型ドリフト層2に直接接して設けられている。前記低濃度p型層32における幅の広い第2の領域は、抵抗成分が小さくなり、炭化珪素半導体装置のオン抵抗を低減することができる。前記低濃度n型ベース領域4と高濃度n+型ソース領域5の中間部分には、低濃度p型層3の表面層にチャネル領域11が形成される。
【0025】
前記チャネル領域11上、および低濃度n型ベース領域4の表面上には、ゲート絶縁膜6を介してゲート電極7が設けられている。前記ゲート電極7上には、層間絶縁膜8を介して、高濃度n+型ソース領域5とp型ウェル層3とのそれぞれの表面に低抵抗接続されたソース電極9が形成されている。また、前記高濃度n+型基板1の裏面には、ドレイン電極10が低抵抗接続で形成されている。
高濃度n+型基板1表面上は、(0001)面が最表面に対して[11−20]方向に数°傾いている4H型炭化珪素オフ基板を用いた。炭化珪素結晶は、6H型、2H型でもよく、結晶面は(000−1)面、オフ方向は[1−100]でもよい。高品質なエピタキシャル膜を得るためには、オフ角は、1°〜15°必要である。ここでは、オフ角8°の基板を用いた。
この構造においてソース−ドレイン間の抵抗を測定した結果、オフ方向に対して平行に溝を形成することによって、垂直に形成した場合と比較してオン抵抗を低減することができた。
【0026】
[実施例3]
(0001)面を最表面にもつ炭化珪素に溝構造を形成し、その上にエピタキシャル成長を行った基板に酸化処理を行った。酸化は温度1000°C〜1200°Cであり、望ましくは1100°Cである。
酸化雰囲気は望ましくは、水素を酸素で燃焼させることによって生じた水蒸気であるが、乾燥酸素、オゾンでもよい。以上の条件で、10時間酸化を行ったところ、(0001)面である基板表面は約20nm酸化が進んだが、溝側面は約400nm酸化された。
形成された酸化膜をフッ酸溶液等で除去することによって、溝の段差位置を約400nm後退させることができた。
【0027】
【発明の効果】
本発明は、溝構造が形成されている炭化珪素オフ基板上に堆積されたエピタキシャル膜からなる半導体装置において、溝側面をオフ方向に対して平行に形成することにより、溝の段差に現れるc面ファセットの影響を受けずに炭化珪素半導体装置を作製することができ、c面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生じるのを防止できるという著しい効果を有する。
また、溝の幅も増加することから、微細構造を作製することが可能となる利点がある。さらに、酸化工程と酸化膜除去工程により、炭化珪素(0001)面に形成された溝の段差の位置を後退させることができる効果を有する。
【図面の簡単な説明】
【図1】溝構造上にエピタキシャル成長を行った際の、断面SEM像である。(a)および(b)はオフ方向に平行な、(c)および(d)はオフ方向に垂直な面での断面である。
【図2】溝の方向による電気特性の変化を調べるために作製した半導体装置の断面図である。
【図3】図2に記載した構造が、溝を形成する方向とオフ方向との関係によってどのような影響を受けるかを示した図である。(a)はオフ方向に垂直な面、(b)はオフ方向に平行な面での断面である。
【図4】溝構造の形状の種類を示す図である。
【図5】本発明を用いて作製された二重エピタキシャルMOSFET構造の一例を示す図である。
【図6】炭化珪素(0001)面に段差を設け、酸化処理を行った場合の酸化の様子を示す図である。
【符号の説明】
1 高濃度n+型バルク基板
2 低濃度n型エピタキシャルドリフト層
3 p型エピタキシャル層
4 低濃度n型ベース領域
5 高濃度n+型ソース領域
6 ゲート絶縁膜
7 ゲート電極
8 層間絶縁膜
9 ソース電極
10 ドレイン電極
11 チャネル領域
31 高濃度p+型エピタキシャルウェル層
32 低濃度p−型エピタキシャルウェル層

Claims (5)

  1. (0001)又は(000−1)面から傾いた面を最表面とする六方晶系炭化珪素層と、
    前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域と、
    前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層と、を具備することを特徴とする炭化珪素半導体装置。
  2. 第1伝導型であり、(0001)あるいは(000−1)面より傾斜した面を最表面とする高濃度六方晶系炭化珪素基板と、
    前記高濃度炭化珪素基板の上に堆積された第1伝導型の低濃度炭化珪素からなる第1のエピタキシャル層と、
    第1のエピタキシャル層の上に堆積された第2伝導型の高濃度炭化珪素からなり、選択的に切り欠かれている長方形の溝であり、長手方向がオフ方向に対して平行である第1の領域を有する第2のエピタキシャル層と、
    第1の領域と当該第1の領域上を含み、第1の領域よりも幅が広く形成された第1伝導型の低濃度炭化珪素からなる第2の領域、および第2の領域に隣接して第2伝導型の低濃度炭化珪素からなるベース領域を有し、第2のエピタキシャル層の上に堆積された第3のエピタキシャル層と、
    前記ベース領域に選択的に形成された第1伝導型の高濃度ソース領域と、
    少なくとも前記ベース領域の表面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記第1伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極と、
    前記ゲート電極の上に層間絶縁膜を介して形成されていると共に、前記第1伝導型の高濃度ソース領域および第2伝導型のベース領域の一部に低抵抗接続されているソース電極とを含む炭化珪素半導体装置。
  3. 上記オフ角の大きさが1°乃至15°の範囲であることを特徴とする請求項1又は2に記載の炭化珪素半導体装置。
  4. 上記炭化珪素基板結晶のオフ方向が[11−20]又は[1−100]方向であることを特徴とする請求項1乃至3のいずれか1項に記載の炭化珪素半導体装置。
  5. 上記溝の深さがその上に堆積される第3のエピタキシャルの厚さと同程度か、それより大きいことを特徴とする請求項1乃至4のいずれか1項に記載の炭化珪素半導体装置。
JP2003073708A 2003-03-18 2003-03-18 炭化珪素半導体装置 Expired - Lifetime JP3944575B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003073708A JP3944575B2 (ja) 2003-03-18 2003-03-18 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003073708A JP3944575B2 (ja) 2003-03-18 2003-03-18 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2004281875A JP2004281875A (ja) 2004-10-07
JP3944575B2 true JP3944575B2 (ja) 2007-07-11

Family

ID=33289539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003073708A Expired - Lifetime JP3944575B2 (ja) 2003-03-18 2003-03-18 炭化珪素半導体装置

Country Status (1)

Country Link
JP (1) JP3944575B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素mos電界効果トランジスタおよびその製造方法
JP5044151B2 (ja) * 2006-06-26 2012-10-10 株式会社東芝 半導体装置
JP2008071896A (ja) * 2006-09-13 2008-03-27 Nippon Steel Corp 金属−絶縁膜−炭化珪素半導体構造
JP4907401B2 (ja) * 2007-03-26 2012-03-28 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5761533B2 (ja) * 2010-08-27 2015-08-12 国立大学法人 奈良先端科学技術大学院大学 SiC半導体素子
JP5811977B2 (ja) 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置
JP6277173B2 (ja) * 2015-11-20 2018-02-07 ローム株式会社 半導体装置
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2910573B2 (ja) * 1993-09-10 1999-06-23 株式会社日立製作所 電界効果トランジスタ及びその製造方法
JP3719323B2 (ja) * 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
JP3496509B2 (ja) * 1998-03-18 2004-02-16 株式会社デンソー 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP2004281875A (ja) 2004-10-07

Similar Documents

Publication Publication Date Title
US7790557B2 (en) Method of manufacturing silicon carbide semiconductor device
US9722017B2 (en) Silicon carbide semiconductor device
US8198675B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP3620513B2 (ja) 炭化珪素半導体装置
JP5017823B2 (ja) 半導体素子の製造方法
JP5209152B1 (ja) 炭化珪素半導体素子およびその製造方法
JP5084262B2 (ja) 半導体装置
US7981817B2 (en) Method for manufacturing semiconductor device using multiple ion implantation masks
US20110018004A1 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
KR20060050861A (ko) 에피택셜 기판 및 반도체 소자
WO2010116886A1 (ja) 絶縁ゲート型バイポーラトランジスタ
KR20120023710A (ko) 반도체 장치
JP2005340685A (ja) 炭化珪素半導体素子
JP2008108824A (ja) 炭化珪素半導体素子およびその製造方法
TW201108388A (en) Insulated gate field effect transistor
JP2005166930A (ja) SiC−MISFET及びその製造方法
JP5463725B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2007207935A (ja) 炭化珪素半導体素子の製造方法
JP3944575B2 (ja) 炭化珪素半導体装置
JP2005183943A (ja) 半導体素子
JP2006148048A (ja) 半導体素子およびその製造方法
WO2016204112A1 (ja) 炭化珪素半導体装置およびその製造方法
JP4691989B2 (ja) 炭化けい素半導体素子の製造方法
WO2016204035A1 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070313

R150 Certificate of patent or registration of utility model

Ref document number: 3944575

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term