JP6363542B2 - 半導体装置、半導体装置の製造方法および回路システム - Google Patents
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Description
以上より、横型に電流を流し、耐圧を確保する本構造に代表されるLDMOSFETにおいては、フィールド酸化膜、及び層間絶縁膜内部の寄生電荷に因る特性変動といった信頼性問題が在り、回路適用に際しては、その信頼性向上に関する技術が求められる。
しかし、製造コストの増大、性能低下の副作用を伴う為、別観点での解決策が求められている。
2…スイッチ素子(p型チャネルLDMOSFET)
3…論理回路
4…出力点(出力端子)
5…正高電圧電源線
6…負高電圧電源線
7…p型ドレイン給電層
8…p型ドリフト層
9…p型ソース層
10…ゲート酸化膜
11…ゲート電極
12…n型ウェル層
13…n型ウェル給電層
14…n型半導体基板
15…フィールド酸化膜
16…ソース電極
17…ドレイン電極
18…単位面積当たりの電流性能
19…オフ耐圧
20…n型半導体基板
22…p型ドリフト層
23…ゲート酸化膜
24…ゲートポリシリコン電極
25…n型ウェル層
26…n型ウェル給電層
27…p型ソース層
28…p型ドレイン層
29…ソースプラグ
30…ドレインプラグ
31…ソース電極
32…n型ウェル層
33…ドレイン電極
34…フィールド酸化膜
35…層間絶縁膜
36…電子を導入する領域
37…埋め込み酸化膜
38…素子分離絶縁膜
39…導入された電子
40…正孔キャリア41,75に働く電荷クーロン力
41…正孔キャリア
42…空乏層端
43…pn接合
44…n型基板
45…フィールド酸化膜
46…p型ドリフト層
47…p型ドレイン層
48…ゲート酸化膜
49…ゲート電極
50…p型ソース層
51…p型ドリフトセンス層
52…ドリフトセンスプラグ
53…ドリフトセンス電極
54…ドレイン電極
55…ソース電極
56…n型ウェル給電層
57…素子分離領域
58…層間絶縁膜
59…LDMOSFETの適用回路
60…LDMOSFET
61…LDMOSFETの耐圧母集団
62…ESD保護用ダイオード
63…並列接続する素子(ESDダイオード)のアバランシェ降伏による印加可能な従来の最大スクリーニング電圧
64…市場不良に成り得るサンプル
65…不良発生下限電圧
66…高圧電源
67…出力端子
68…LDMOSFET
69…ドリフトセンス端子
70…コンパレータ
71…ゲート駆動回路
72…フィールド電極
73…フィールド電極プラグ
74…フィールド電極給電電極
75…酸化膜内部電荷
76…外部電源
77…接地
78…LDMOSFET
79…スイッチ
80…フィールド電極端子
81…電荷引き抜き高電圧電源
82…n型コレクタ層
83…p型エミッタ層
84…コレクタ電極
85…エミッタ電極
86…n型ベース給電層
87…p型コレクタ層
88…n型ベース層
89…ベース電極
90…p型アノード層
91…n型カソード層
92…n型カソード給電層
93…カソード電極
94…アノード電極。
Claims (15)
- 半導体基板の主面に選択的に形成され、素子間分離層となるフィールド酸化膜と、
前記フィールド酸化膜の下層に形成され、ドリフト層となる第1の導電領域と、
前記フィールド酸化膜の近傍に前記第1の導電領域と電気的に接して形成された第1の給電領域と、
前記フィールド酸化膜を挟んで前記第1の給電領域の反対側に設けられた第2の給電領域と、
前記第2の給電領域と前記第1の導電領域の間に形成され、前記第1の導電領域と異なる第2の導電領域と、
前記第2の導電領域上に、ゲート酸化膜を介して、前記第2の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、
前記第1の導電領域と電気的に接して形成され、前記第1の導電領域のドリフト抵抗値を測定するドリフトセンス領域を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第1の導電領域に少なくとも2箇所以上に分割して形成されており、
各ドリフトセンス領域間に電位差を与えることで、前記第1の導電領域、或いは、前記第1の導電領域に含まれる所定の領域のドリフト抵抗値を測定することを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第1の給電領域から前記第2の給電領域へ向かう方向と直交する方向における端部に設けられ、
前記第1の給電領域、前記第2の給電領域および前記ゲート電極に所定の電圧が供給されることで前記第1の導電領域内に流れるドリフト電流方向に対し垂直方向に対向して複数設けられていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記フィールド酸化膜を挟んで前記第1の導電領域に対向するようにフィールド電極が設けられていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置であって、
前記フィールド電極は、前記第1の給電領域、前記第2の給電領域、前記ゲート電極、前記ドリフトセンス領域と電気的に絶縁して設けられ、独立して給電制御が可能であることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1の給電領域および前記第2の給電領域のいずれか一方に対し、少なくとも2つ以上の対となる領域を有し、繰り返し複数形成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1の導電領域はドレインドリフト層であり、
前記第2の導電領域、前記ゲート酸化膜、前記ゲート電極により電界効果トランジスタを構成するLDMOSFETであることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1の導電領域はコレクタドリフト層であり、
前記第2の導電領域、前記ゲート酸化膜、前記ゲート電極により絶縁ゲートバイポーラトランジスタを構成するIGBTであることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1の導電領域はコレクタドリフト層であり、
前記第2の導電領域と前記第2の給電領域の間に、ベース層となる第3の導電領域をさらに備え、
前記第2の導電領域、前記第3の導電領域、前記ゲート酸化膜、前記ゲート電極によりバイポーラトランジスタを構成することを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1の導電領域はカソードドリフト層であり、
前記第2の導電領域、前記ゲート酸化膜、前記ゲート電極によりダイオードを構成することを特徴とする半導体装置。 - 以下の工程を含む半導体装置の製造方法;
(a)半導体基板の主面に選択的にフィールド酸化膜を形成する工程、
(b)前記フィールド酸化膜の下にドリフト層となる第1の導電領域を形成するためのイオン打ち込みを行う工程、
(c)前記半導体基板の主面に選択的にゲート絶縁膜およびゲート電極を形成する工程、
(d)前記ゲート電極によるセルフアラインで、前記半導体基板に第2の導電領域を形成するためのイオン打ち込みを行う工程、
(e)前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、前記第1の導電領域内に第1の給電領域および複数のドリフトセンス領域、前記第2の導電領域内に第2の給電領域を形成するためのイオン打ち込みを行う工程。 - 請求項11に記載の半導体装置の製造方法であって、
前記(c)工程において、前記フィールド酸化膜上にフィールド電極を形成することを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法であって、
前記フィールド電極は、前記ゲート電極と同じ材料で形成されていることを特徴とする半導体装置の製造方法。 - 並列に接続された複数の半導体装置と、
電圧値および電流値を比較するコンパレータと、
前記半導体装置の動作を制御する駆動回路と、を有する回路システムであって、
前記半導体装置は、当該半導体装置のドリフト層のドリフト抵抗値をモニタするドリフトセンス端子を備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記複数の半導体装置の動作を制御することを特徴とする回路システム。 - 請求項14に記載の回路システムであって、
前記半導体装置は、当該半導体装置のフィールド電極と電気的に接続されたフィールド電極端子をさらに備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記フィールド電極端子に電圧を印加することを特徴とする回路システム。
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