JP5037819B2 - 電子機器 - Google Patents
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Description
なお、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。また、本明細書においては、以下に説明するように構成部材の各部位について具体的な寸法値を挙げて説明しているが、各寸法値は中心基準値である。各部位は、この中心基準値に限定された寸法値で形成されることに限定されず、一般的な公差範囲の寸法値をもって形成されることは勿論である。また、振動型ジャイロセンサは、かかる寸法値の形状に限定されず、特性仕様に応じて各部が適宜形成される。
[振動型ジャイロセンサの概略構成]
振動型ジャイロセンサ1は、図1に示すように支持基板2と、この支持基板2の第1主面2−1上に組み付けられて部品実装空間部3を構成するカバー部材15とにより外観部材を構成し、例えばビデオカメラに搭載されて手振れ補正機構を構成する。また、振動型ジャイロセンサ1は、例えばバーチャルリアリティ装置に用いられて動作検知器を構成し、或いはカーナビゲーション装置に用いられて方向検知器を構成する。
振動型ジャイロセンサ1は、支持基板2を薄厚とすることによって小型、薄型化が図られていることから、外部から加えられる振動や衝撃等の外部負荷によって支持基板2に歪みや応力が発生することがある。そこで、本実施の形態では、支持基板2に外部負荷の緩衝構造が設けられることによって、歪みや応力が生じた場合でも支持基板2に搭載した振動素子20への影響が低減されるように構成されている。
次に、支持基板2には、振動素子20X,20Yに対応して部品実装領域6に、振動子部23をその厚さ方向に自由振動させる空間部を構成する凹部11A,11B(以下、個別に説明する場合を除いて間隔構成凹部11と総称する。)が形成されている。間隔構成凹部11は、支持基板2の第1主面2−1に対して例えばエッチング加工や溝切り加工を施すことで所定の深さと開口寸法を有する矩形の有底溝状に形成される。
振動素子20は、後述するようにシリコン基板21の第2主面21−2によって構成される基部22の第2主面(22−2)が支持基板2に対する固定面(実装面)を構成して上述した振動素子実装領域13上に実装される。図4に示すように基部22の実装面22−2には、第1端子部25A〜第4端子部25D(以下、個別に説明する場合を除いて端子部25と総称する。)が形成されるとともに、これら端子部25上にそれぞれ金属凸部として第1金バンプ26A〜第4金バンプ26D(以下、個別に説明する場合を除いて金バンプ26と総称する。)が形成されている。
また、各金バンプ26を基部22から突出される振動子部23の基端部位から振動子部23の幅寸法t6の2倍を半径とする領域の外側領域に位置して形成することにより、金バンプ26による振動子部23の振動動作を吸収する作用を低減して高Q値を保持することが可能となる。
さらに、少なくとも1個の金バンプ26が、振動子部23の基端部から基部22の厚み寸法t1(図8参照)の2倍の範囲の領域内に形成されることで、振動子部23の振動動作が基部22に伝達されて共振周波数のズレを生じさせることが防止されるようになる。
さて、本実施の形態の振動素子20は、図8に示すように、振動子部23が、基部22の第2主面(実装面)22−2と同一面を構成する第2主面(基板対向面)23−2を有し、一端部を基部22に一体化されて片持ち梁状に突設されている。振動子部23は、その上面23−1が図2に示すように基部22の第1主面(上面)22−1から段落ちされることによって所定の厚みとされる。振動子部23は、所定の長さと断面積を有して基部22の一側周部と一体に形成された断面矩形の片持ち梁によって構成される。
振動素子20には、後述する振動素子製造工程により、図4に示すように振動子部23の第2主面(基板対向面)23−2上に長さ方向の略全長に亘って、基準電極層(第1電極層)27と、圧電薄膜層28と、駆動電極層(第2電極層)29とが積層形成されている。振動子部23の第2主面(基板対向面)23−2上には、駆動電極層29を挟んで一対の検出電極30R、30L(以下、個別に説明する場合を除いて検出電極30と総称する。)が形成されており、これら駆動電極層29と検出電極30とにより第2電極層が構成されている。
振動素子20には、図4に示すように基部22の第2主面(実装面)22−2上に、基準電極層27と第1端子部25Aとを接続する第1リード31Aが形成されるとともに、駆動電極層29と第3端子部25Cとを接続する第3リード31Cが形成されている。同様に、基部22の実装面22−2上には、第1検出電極30Rと第2端子部25Bとを接続する第2リード31Bが形成されるとともに、第2検出電極30Lと第4端子部25Dとを接続する第4リード31Dが形成されている。なお、各リード31A〜31Dについては、以下、個別に説明する場合を除いてリード31と総称する。
振動素子20には、図2及び図4に示すように、第2主面21−2側において基部22と振動子部23を被覆する絶縁保護層45が形成されている。絶縁保護層45は、第1層の第1アルミナ(酸化アルミニウム:Al2O3)層46と、第2層の酸化シリコン(SiO2)層47と、第3層の第2アルミナ層48とからなる3層構造によって構成される。
振動型ジャイロセンサ1においては、同一形状の第1振動素子20Xと第2振動素子20Yとを支持基板2に対して精密に位置決めして実装するために、支持基板2が各ランド4の位置を実装機側に認識される。振動素子20には、実装機によって認識された各ランド4に対して位置決めされて実装されるようにするために、基部22の第1主面(上面)22−1に位置合わせ用マーク32A,32B(以下、位置合わせ用マーク32と総称する。)が設けられている。
続いて、支持基板2の第1主面2−1を外部から遮蔽するカバー15の詳細について説明する。
次に、振動型ジャイロセンサ1を駆動する回路構成について図7を参照して説明する。
以下、本実施の形態の振動型ジャイロセンサ1の製造方法について説明する。図10は振動型ジャイロセンサ1の製造方法を説明する主要工程フロー図である。
シリコン基板21は、外形寸法が、工程に用いられる設備仕様に応じて切り出し寸法が適宜決定され、例えば300×300(mm)とされる。シリコン基板21は図11に示すように平面視矩形状の基板に限らず、平面視円形のウェーハ形状でもよい。シリコン基板21は、作業性やコスト等によって厚み寸法を決定されるが、少なくとも振動素子20の基部22の厚み寸法よりも大きな厚みであればよい。シリコン基板21は、上述したように基部22の厚みが300μmであるとともに振動子部23の厚みが100μmであることから、300μm以上の基板が用いられる。
振動素子製造工程は、半導体プロセスの薄膜工程と同様の工程からなり、シリコン基板21の第1主面21−1側から各振動素子20の振動子部23を形成する部位を所定の厚み寸法とする上述したエッチング凹部37を形成するエッチング凹部形成工程を有する。
上述したエッチング凹部形成工程により、シリコン基板21にエッチング凹部37の底面と第2主面21−2との間に、所定の厚みを有する矩形のダイヤフラム部38が構成される。ダイヤフラム部38は、振動素子20の振動子部23を構成する。エッチング凹部形成工程の後、ダイヤフラム部38の第2主面21−2側を加工面として電極形成工程が施される。
次に、最上層に形成された第2電極層42に対してパターニング処理を施す第2電極層パターニング工程が行われる。第2電極層パターニング工程では図21及び図22に示すように所定形状の駆動電極層29と一対の検出電極30R,30Lとを形成する。
振動素子製造工程においては、上述した各工程を経て基部22の形成部位に対応して、駆動電極層29と検出電極30のリード接続部29−1,30R−1,30L−1及び端子部25B〜25Dを形成するとともに、これら各端子部25と一体化されるリード31B〜31Dを形成する。この際、リード31B〜31Dをリード接続部29−1,30R−1,30L−1と円滑に接続するために、図27及び図28に示す平坦化層24を形成する。
次に、基部22の形成部位に上述した第2端子部25B〜第4端子部25D及び第2リード31B〜第4リード31Dを形成する配線層形成工程が施される。配線層形成工程は、基部22の形成部位に全面に亘って感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して第2端子部25B〜第4端子部25Dや第2リード31B〜第4リード31Dに対応する開口パターンを形成し、さらにスパッタリングによって各開口部内に導体層を形成して配線層を形成する。配線層形成工程は、所定の導体部を形成した後に、フォトレジスト層を除去して図29及び図30に示す第2端子部25B〜第4端子部25D及び第2リード31B〜第4リード31Dをパターン形成する。
続いて、上述した工程を経て主面上に端子部25とリード31とを形成した基部22と、各電極層と圧電薄膜層28とを形成した振動子部23の主面上に3層構成の絶縁保護層45を形成する絶縁保護層形成工程が施される。絶縁保護層形成工程は、レジスト層形成工程と、レジスト層パターニング形成工程と、第1アルミナ層形成工程と、酸化シリコン層形成工程と、第2アルミナ層形成工程と、レジスト層除去工程とを有する。
次に、シリコン基板21の第1主面21−1上に、図34に示すようにエッチングストップ層70を形成する工程が施される。エッチングストップ層70は、後述する外形溝形成工程をシリコン基板21に対して施す際に、第1主面21−1側にプラズマ集中が生じて所定のエッジ形状が形成されない形状不良の発生を抑制する機能を奏する。エッチングストップ層形成工程は、例えばシリコン基板21の第1主面21−1上に、スパッタ法によって全面に亘って厚みが500nm程度の酸化シリコンを形成する。
続いて、シリコン基板21上に形成される各振動素子20の圧電薄膜層28を一括して分極処理する分極処理工程が行われる。分極処理ための分極用配線にはCu配線が用いられる。Cu配線は、後述する分極処理を行った後に湿式エッチング処理によって容易に溶解することで、各振動素子20にダメージを与えることなく除去することが可能である。なお、分極用配線については、Cu配線に限定されず、上述した機能を奏する適宜の導電体によって形成してもよいことは勿論である。
次に、金バンプ形成工程が行われる。振動素子20は、上述したように支持基板2に表面実装されることから、各端子部25上に金バンプ26が形成される。金バンプ形成工程は、各端子部25に金ワイヤのボンディングツールを押し当てて所定形状のスタッドバンプを形成する。金バンプ形成工程においては、必要に応じて基部22上にいわゆるダミーバンプも形成される。なお、金バンプ26の他の形成方法としては、後述するめっきバンプ法がある。
続いて、シリコン基板21から各振動素子20を切り分ける切断工程が実施される。切断工程においては、例えばダイヤモンドカッタ等によって基部22の対応部位を切り分けることによって、各振動素子20の切り分けが行われる。切断工程では、ダイヤモンドカッタによって切断溝を形成した後に、シリコン基板21を折って切り分けが行われる。なお、切断工程は、砥石や研削によりシリコン基板21の面方位を利用して切断を行うようにしてもよい。
以上の工程を経て製造された振動素子20は、シリコン基板21の第2主面21−2側を実装面として、支持基板2の第1主面2−1上に表面実装法によって実装される。振動素子20は、各端子部25に設けられた金バンプ26を支持基板2側の相対するランド4に位置合わせされる。この際、振動素子20は、上述したように位置合わせ用マーク32が読み取られて、実装機により位置と向きを高精度に位置決めされる。
振動素子製造工程においては、上述したように誘導結合型プラズマを用いたエッチング処理を施してシリコン基板21から各振動素子20の振動子部23をそれぞれ高精度に切り抜くようにするが、材料取りの歩留まり等の条件によって各振動子部23がプラズマの出射中心線上に対して全て左右対称に位置して形成されることが困難である。このため、各振動素子20の位置ずれやその他種々の工程条件等によって各振動子部23の形状にバラツキが生じることがある。振動素子20は、例えば振動子部23の断面形状が台形状又は平行四辺形状に形成された場合に、正規の矩形形状の振動子部23との比較で垂直な上下振動からずれて中心軸線に対して質量が小さな側に傾いた状態で振動動作を行うようになる。
振動素子製造工程においては、上述したように基部22に振動子部23を一体に形成してなる多数個の振動素子20をシリコン基板21に一括して製作してそれぞれを切り分けるようにする。振動素子製造工程においては、支持基板2の主面上に2軸上に位置して実装されて2軸の検出信号を得る振動型ジャイロセンサ1に備えられる同一形状の第1振動素子20Xと第2振動素子20Yとを製作する。
振動素子20の動作周波数は数kHzから数百kHzの範囲で設定可能であり、この2軸角速度センサ(振動型ジャイロセンサ1)では、2個の振動素子20X,20Yの動作周波数(fx,fy)を変えて周波数差(fx−fy)による干渉信号の大きさを測定したところ、図43に示す結果が得られた。図43において、横軸は振動素子20X,20Yの動作周波数差(fx−fy)、縦軸はセンサ出力(直流)に重畳される交流のノイズ成分Vo(ノイズを表す交流波形の上振幅ピークと下振幅ピーク間の大きさ)を示しており、ここでは軸間クロストークと称する。
サンプル1 第1振動素子20Xの動作周波数37kHz
第2振動素子20Yの動作周波数36kHz
サンプル2 第1振動素子20Xの動作周波数40kHz
第2振動素子20Yの動作周波数39kHz
本実施の形態では、支持基板2に対するIC回路素子7の実装領域について検討する。
続いて本発明の第3の実施の形態について説明する。
1.複数個のランドを有する配線パターンが形成された支持基板と、この支持基板の表面に実装された振動素子とを備えた振動型ジャイロセンサにおいて、
上記振動素子は、上記ランドに接続される複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され上記基部の実装面と同一面を構成する基板対向面を有する振動子部とを有し、
上記振動子部の基板対向面には、第1電極層と、この第1電極層の上に積層された圧電層と、この圧電層の上に積層された第2電極層とがそれぞれ形成されており、
上記振動子部は、上記第1電極層と上記第2電極層との間に交流信号を印加することで振動し、上記交流信号の中心電界強度は、上記圧電層のヒステリシスループの中心から正方向にシフトした位置に設定されていることを特徴とする振動型ジャイロセンサ。
2.上記交流信号の中心電界強度のシフト量は、15V/μm以下である上記1に記載の振動型ジャイロセンサ。
3.上記第1電極層は、グランド電位に接続されている上記1に記載の振動型ジャイロセンサ。
4.上記振動素子は、上記支持基板上に各々の振動子部の軸方向を異ならせて複数実装されている上記1に記載の振動型ジャイロセンサ。
5.上記各振動素子は、動作周波数を1kHz以上離してそれぞれ駆動される上記4に記載の振動型ジャイロセンサ。
6.上記支持基板には、上記複数の振動素子のほか、回路素子や複数の電子部品が実装されている上記4に記載の振動型ジャイロセンサ。
7.上記回路素子はIC部品であり、上記複数の振動素子の実装領域間を結ぶ直線の中間領域が当該IC部品の主要実装領域とされている上記6に記載の振動型ジャイロセンサ。
Claims (12)
- 制御基板と、
前記制御基板にリフロー実装された振動型ジャイロセンサと、を具備し、
前記振動型ジャイロセンサは、
第1の面と、前記第1の面の裏側の第2の面とを有し、複数個のランドを有する配線パターンが前記第1の面に形成され、前記配線パターンと電気的に接続され前記制御基板に表面実装される複数個の外部接続端子が前記第2の面に形成された1個の支持基板と、
前記複数個のランドに接続される複数の端子部が形成された基部と、前記基部の側周部から片持ち梁状に突設された振動子部とをそれぞれ有し、各々の共振周波数を2kHz以上離してそれぞれ設定され、それぞれ異なる軸方向の振動を検出する2個の振動素子と、
前記第1の面に組み付けられ、前記第1の面を被覆する遮光性のカバー部材と、
前記第1の面にリフロー実装されたIC部品と、を有し、
前記カバー部材と前記支持基板の前記第2の面が当該振動型ジャイロセンサの外装を構成し、
前記2個の振動素子のうち一方の基部は、前記支持基板のコーナ部位に実装され、
前記2個の振動素子のうち他方の基部は、前記コーナ部位以外の部位に実装され、
前記2個の振動素子の基部の実装領域間を結ぶ直線の中間点が前記IC部品の実装領域とされている
電子機器。 - 請求項1に記載の電子機器であって、
前記第1の面を第1〜第4の象限に分けたとき、各象限に前記IC部品の実装領域の一部が属する
電子機器。 - 請求項1に記載の電子機器であって、
前記2個の振動素子のうち他方の基部が、前記一方の基部が実装された前記支持基板のコーナ部位と対角位置のコーナ部位に実装されている
電子機器。 - 請求項1に記載の電子機器であって、
前記2個の振動素子の前記振動子部は、前記基部の実装面と同一面を構成する基板対向面を有し、
前記基板対向面には、第1電極層と、この第1電極層の上に積層された圧電層と、この圧電層の上に積層された第2電極層とがそれぞれ形成されている
電子機器。 - 請求項1に記載の電子機器であって、
前記2個の振動素子が、各々の前記振動子部を互いに90°異なる軸線上に配置して実装されている
電子機器。 - 請求項1に記載の電子機器であって、
前記2個の振動素子は、前記基部に形成された複数の端子部に金属バンプが設けられており、これらの金属バンプを介して前記複数の端子部が前記複数個のランドに接続されている
電子機器。 - 請求項1に記載の電子機器であって、
前記支持基板は、セラミック基板である
電子機器。 - 請求項1に記載の電子機器であって、
前記振動子部の先端側には、共振周波数調整用の加工痕が形成されている
電子機器。 - 請求項1に記載の電子機器であって、
前記2個の振動素子には、前記支持基板に対する位置合わせ用の位置合わせマークが設けられている
電子機器。 - 請求項1に記載の電子機器であって、
前記IC部品は単数で、前記複数の振動素子の駆動検出を行う
電子機器。 - 請求項1に記載の電子機器であって、
前記支持基板の前記第1の面に前記振動子部との対向間隔を保持するための凹部を形成した
電子機器。 - 請求項1に記載の電子機器であって、
前記カバー部材は、前記支持基板に接着により接合されている
電子機器。
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