以下、本発明の実施の形態として図面に示した振動型ジャイロセンサ1について、詳細に説明する。振動型ジャイロセンサ1は、図1に示すように支持基板2と、この支持基板2の主面2−1上に組み付けられて部品実装空間部3を構成するカバー部材15とにより外観部材を構成し、例えばビデオカメラに搭載されて手振れ補正機構を構成する。また、振動型ジャイロセンサ1は、例えばバーチャルリアリティ装置に用いられて動作検知器を構成し、或いはカーナビゲーション装置に用いられて方向検知器を構成する。
振動型ジャイロセンサ1は、支持基板2に例えばセラミック基板やガラス基板等が用いられ、主面2−1上に詳細を省略するが多数個のランド4等を有する所定の配線パターン5が形成されて部品実装領域6が構成される。支持基板2には、各ランド4に接続されて主面2−1上に詳細を後述する一対の振動素子20X、20Y(以下、個別に説明する場合を除いて振動素子20と総称する。)と、IC回路素子7或いは外付け用の多数個のセラミックコンデンサや適宜の電子部品8が搭載されている。
振動型ジャイロセンサ1は、手振れ等により生じるコリオリ力による振動素子20の変位を、詳細を後述するようにこの圧電素子20に形成した圧電薄膜層28と検出電極30とによって検出して検出信号を出力する。振動型ジャイロセンサ1においては、圧電薄膜層28に光が照射されると焦電効果により電圧が発生し、この焦電圧が検出動作に影響を及ぼして検出特性が低下する。
振動型ジャイロセンサ1においては、支持基板2とカバー部材15とによる部品実装空間部3の遮光対応が図られ、外部光の影響による特性低下の防止が図られている。支持基板2には、図1に示すように部品実装領域を縁ち取るようにして外周部位が全周に亘って主面2−1から段落ちされて、垂直壁からなる遮光段部9を構成してカバー固定部10が形成されている。振動型ジャイロセンサ1においては、支持基板2に対して金属薄板によって形成したカバー部材を、カバー固定部9上に接着樹脂によって全周に亘って接合することによって、部品実装空間部3を密閉して防塵、防湿するとともに遮光空間部として構成する。
カバー部材15は、図1に示すように支持基板2の部品実装領域6を被覆するに足る外形寸法を有する主面部16と、この主面部16の外周部に全周に亘って一体に折曲形成された外周壁部17とからなる全体箱状に形成されている。カバー部材15は、外周壁部17が、支持基板2に組み付けられた状態において振動素子20の振動子部23が振動動作を可能とする部品実装空間部3を構成する高さ寸法を以って形成されている。カバー部材15には、外周壁部17の開口縁に全周に亘って、支持基板2に形成したカバー固定部10よりもやや小幅とされた外周フランジ部18が一体に折曲形成されている。カバー部材15には、図示しないが外周フランジ部にアース凸部を形成し、振動型ジャイロセンサ1が実装基板等に搭載された状態でグランド接続される。
カバー部材15は、金属薄板によって形成されることで振動型ジャイロセンサ1が小型軽量化を保持されるようにするが、赤外波長の外部光に対する遮光性が低下して充分な遮光機能を奏し得ないこともある。したがって、カバー部材15は、主面部16と外周フランジ部42の表面全体に例えば赤外波長の光を吸収する赤外線吸収塗料を塗布して遮光層19が形成され、部品実装空間部3内への赤外波長の外部光の放射を遮蔽して振動素子20が安定した動作を行うようにする。なお、カバー部材15は、遮光層19を、赤外線吸収塗料溶液中にディップして表裏主面に形成したり、黒色クロムめっき処理や黒染め処理或いは黒色アルマイト(登録商標)処理を施して形成してもよい。
振動型ジャイロセンサ1においては、支持基板2に対してカバー部材15が、外周フランジ部18をカバー固定部10上に重ね合わせて接着剤によって接合することによって組み付けられ、密閉かつ遮光された部品実装空間部3を構成する。ところが、振動型ジャイロセンサ1においては、重ね合わされたカバー固定部10と外周フランジ部18との間の隙間に介在する接着材層を透過して外部光が部品実装空間部3内に進入する。振動型ジャイロセンサ1においては、上述したように支持基板2が主面2−1に対して遮光段部9を介してカバー固定部10を段落ち形成したことにより、接着剤層を透過した外部光が遮光段部9によって遮光されるようにする。
振動型ジャイロセンサ1においては、支持基板2に対してカバー部材15も他の構成部材と同様に表面実装法によって組み付けるようにすることで、組立工程の合理化が図られるようにする。振動型ジャイロセンサ1においては、カバー部材15を支持基板2の段落ちされたカバー固定部10上に固定することから薄型化が図られるとともに、接着材の部品実装領域6への流れ込みも防止される。振動型ジャイロセンサ1においては、部品実装空間部3が防塵、防湿空間部として構成されるとともに遮光空間部として構成されることで、振動素子20における焦電効果の発生を抑制して安定した手振れ等の検出動作を行うことを可能とする。
なお、振動型ジャイロセンサ1においては、支持基板2とカバー部材15とが上述した組立構造に限定されず、適宜の組立構造が採用される。振動型ジャイロセンサ1においては、例えば支持基板2の主面2−1に部品実装領域6を囲んで枠状のカバー嵌合溝を形成し、このカバー嵌合溝に外周壁部17の開口縁を嵌合して接着材によって固定することによりカバー部材15を組み付けるようにしてもよい。また、振動型ジャイロセンサ1においては、例えば支持基板2の主面2−1に部品実装領域6を囲んで枠状の遮光凸部を一体に形成し、この遮光凸部の外周部位においてカバー部材15の外周フランジ部18を接合するようにしてもよい。
支持基板2は、部品実装領域6上に、IC回路素子7や電子部品8とともに振動素子20を適宜の実装機を用いてそれぞれフリップチップ法等の表面実装法によって実装する。支持基板2は、詳細を後述するように同一形状に形成した一対の振動素子20X、20Yを、主面2−1の相対するコーナ部位2C−1、2C−2に位置して互いに軸線を異にして実装する。支持基板2は、詳細を省略するが実装機に位置決めされて載置されるとともに、各ランド4の位置が実装機側に認識されるようにする。支持基板2には、詳細を後述するように、実装機によって振動素子20が実装位置を特定されて正確に実装される。
支持基板2には、振動素子20X、20Yに対応して部品実装領域6に間隔構成凹部11A、11B(以下、個別に説明する場合を除いて間隔構成凹部11と総称する。)が形成されている。間隔構成凹部11は、支持基板2にの主面2−1に対して例えばエッチング加工や溝切り加工を施して所定の深さと開口寸法を以って形成される。
振動型ジャイロセンサ1は、詳細を後述するようにシリコン基板21を基材として基部22と片持ち梁状の振動子部23が一体に形成された振動素子20が、金バンプ26を介して支持基板2の主面2−1上に実装される。振動素子20は、金バンプ26の厚みにより振動子部23と支持基板2の主面2−1との対向間隔が規定され、全体を薄型化するとともに金バンプ26の加工限界とによって充分な間隔を保持し得ない状態となる。
振動素子20は、振動子部23の振動動作に伴って支持基板2の主面2−1との間に空気流を生じさせ、この空気流が支持基板2の主面2−1に当たって振動子部23を押し上げるダンピング効果の作用を受ける。振動型ジャイロセンサ1は、この振動素子20に作用するダンピング効果の影響が、上述したように支持基板2の主面2−1に間隔構成凹部11を形成することにより、図2に示すように主面2−1と振動子部23とが充分な間隔に保持されて低減されるようにする。
振動型ジャイロセンサ1においては、振動素子20の振動子部23の寸法に合わせて間隔構成凹部11が最適化されて支持基板2に形成される。振動型ジャイロセンサ1においては、振動素子20を後述する寸法値で形成するとともに振動子部23の最大振幅量をpとした場合に、間隔構成凹部11が開口寸法を2.1mm×0.32mmとされるとともに深さ寸法kが、k≧p/2+0.5(mm)に形成される。振動型ジャイロセンサ1においては、支持基板2にかかる間隔構成凹部11を形成することによって、高さ寸法を抑制して薄型化が図られるとともに、振動素子20に対するダンピング効果の影響を低減して高Q値化が保持されるようにして高感度で安定した手振れ等の検出動作が行われるようにする。
なお、本明細書においては、各部について具体的な寸法値を示して説明するが、各寸法値には中心基準値のみが示されている。各部位は、この中心基準値に限定された寸法値で形成されることに限定されず、一般的な公差範囲の寸法値を以って形成されることは勿論である。
振動型ジャイロセンサ1は、各振動素子20X、20Yが、詳細を後述するようにシリコン単結晶基板21(以下、シリコン基板21と略称する。)をベースにして形成され、図1に示すように支持基板2の主面2−1上に互いに90°ずれた状態で搭載される。振動素子20は、詳細を後述するが、図2及び図3に示すようにそれぞれやや厚みのある断面が変形5角形状を呈する矩形ブロック状に形成された基部22と、この基部22の一側部から一体に突設された振動子部23とから構成される。
振動素子20は、後述するようにシリコン基板21の第2主面21−2によって構成される基部22の第2主面が支持基板2に対する固定面を構成する。振動素子20には、基部22の第2主面上に詳細を省略するが平坦化層24を介して第1端子部25A乃至第4端子部25D(以下、個別に説明する場合を除いて端子部25と総称する。)が形成されるとともに、これら端子部25上にそれぞれ第1金バンプ26A乃至第4金バンプ26D(以下、個別に説明する場合を除いて金バンプ26と総称する。)が形成されている。
振動素子20は、各端子部25がそれぞれ支持基板2側の配線パターン5に形成した各ランド4に対応して形成されており、詳細を後述するように相対する端子部25とランド4とを位置合わせして支持基板2に組み合わされる。振動素子20は、この状態で支持基板2に押し当てながら金バンプ26に超音波を印加して溶着させる溶着処理を施すことによって各端子部25とランド4とを接合して、支持基板2上に実装される。振動素子20は、所定の高さを有する金バンプ26を介して実装することによって、上述したように振動子部23がその第2主面を支持基板2の主面2−1に対して所定の高さ位置に保持されて振動動作を行うようにする。
振動素子20は、後述する解析説明によって詳細に説明するように次の条件を満たす範囲で金バンプ26を端子部25に設けて、基部22が支持基板2の主面2−1上に固定されるようにする。すなわち、振動素子20は、各金バンプ26が、振動子部23の長手方向の中心軸線Cに対して振動子部23の幅寸法t6の範囲内の領域に全体の重心を位置させて設けられるようにする。
また、振動素子20は、各金バンプ26が、基部22から突出される振動子部23の根元部位43(図17参照)から、振動子部23の幅寸法t6の2倍を半径rとした領域の外側領域に位置して設けられるようにする。
さらに、振動素子20は、各金バンプ26の少なくとも1個が、基部22から突出される振動子部23の根元部位43から、基部22の厚み寸法t1の2倍の領域内に位置するようにして設けられる。
振動素子20は、振動子部23が、基部22の第2主面、すなわちシリコン基板21の第2主面21−2によって構成される第2主面を基部22の第2主面と同一面を構成し、一端部を基部22に一体化されて片持ち梁状に突設されている。振動素子20は、振動子部23が、第1主面側がシリコン基板21の第1主面21−1によって構成される基部22の第1主面から段落ちされることによって所定の厚みとされる。振動素子20は、振動子部23が、所定の長さと断面積を有して基部22と一体に形成された矩形の片持ち梁によって構成される。
振動素子20は、後述する工程によってシリコン基板21から図5に示すように、例えば基部22が、厚み寸法t1を300μm、振動子部23の先端部までの長さ寸法t2を3mm、幅寸法t3を1mmの大きさを以って形成される。振動素子20は、振動子部23が図6に示すように、厚み寸法t4を100μm、長さ寸法t5を2.5mm、幅寸法t6を100μmを以って形成される。振動素子20は、詳細を後述するように駆動検出回路部50から印加される所定周波数の駆動電圧により振動動作するが、上述した形状から40KHzの共振周波数で振動する。なお、振動素子20は、かかる構成に限定されるものでは無く、使用する周波数や目標とする全体形状に応じて種々設定される。
振動素子20は、基部22と振動子部23とが上述した具体的な寸法値を以って形成されるが、後述する解析説明によって詳細に説明するように次の条件を満たす範囲で適宜設定されて形成される。すなわち、振動素子20は、基部22がその幅寸法t3を振動子部23の幅寸法t6の少なくとも2倍よりも大きな寸法となるように形成される。また、振動素子20は、基部22が重心Gを振動子部23の長手方向の中心軸線Cに対して[±2×t6]の範囲内の領域に位置させて形成される。さらに、振動素子20は、基部22がその厚み寸法t1を少なくとも振動子部23の厚み寸法t4に対して1.5倍以上で形成される。
振動素子20には、後述する振動素子製造工程により、図2及び図3に示すように振動子部23の第2主面上に長さ方向の略全長に亘って、基準電極層(第1電極層)27と、圧電薄膜層28と、駆動電極層(第2電極層)29とが積層形成されている。振動素子20には、振動子部23の第2主面上に、駆動電極層29を挟んで一対の検出電極30R、30L(以下、個別に説明する場合を除いて検出電極30と総称する。)が積層形成されている。振動素子20は、振動子部23の第2主面上に第1層として基準電極層27を形成し、この基準電極層27上にほぼ同長の圧電薄膜層28を積層形成する。振動素子20は、圧電薄膜層28上にほぼ同長でかつ幅狭の駆動電極層28を幅方向の中央部に位置して積層形成するとともに、この駆動電極層2を挟んで圧電薄膜層28上に一対の検出電極30R、30Lを積層形成する。
振動素子20には、図3に示すように基部22の第2主面上に、基準電極層27と第1端子部25Aとを接続する第1リード31Aが形成されるとともに、駆動電極層29と第3端子部25Cとを接続する第3リード31Cが形成されている。振動素子20には、第1検出電極25Rと第3端子部25Cとを接続する第2リード31Bが形成されるとともに、第2検出電極30Lと第4端子部25Dとを接続する第4リード31Dが形成されている。なお、各リード31A〜31Dについては、以下、個別に説明する場合を除いてリード31と総称する。
第1リード31Aは、振動子部23に形成した基準電極層27の基端部から基部22側に一体に延長され、図3に示すように基部22の第2主面上に振動子部23を一体に形成した側の一方コーナ部に位置して形成された第1端子部25Aと一体化される。駆動電極層29と検出電極30は、詳細を省略するがそれぞれの基端部が振動子部23から基部22までやや幅広の部位で一体に延長され、これら幅広部位が平坦化層24によって被覆される。
第2リード31Bは、一端部が平坦化層24を乗り越えるようにして形成され、基部22の一側部に沿って第1端子部25Aと対向する後方側のコーナ部へと導かれることにより、このコーナ部に形成された第2端子部25Bと接続される。第3リード31Cは、一端部が平坦化層24を乗り越えるようにして形成され、基部22の略中央部を横切って後方側へと導かれるとともに後端側に沿って第2端子部25Bと対向するコーナ部へと導かれることにより、このコーナ部に形成された第3端子部25Cと接続される。第4リード31Dも、一端部が平坦化層24を乗り越えるようにして形成され、第2リード31Bと対向して基部22の他側部に沿って第1端子部25Aと対向する前方側の他方コーナ部へと導かれることにより、このコーナ部に形成された第4端子部25Dと接続される。
なお、振動素子20には、上述した構成にかかわらず端子部25が、基部22の第2主面上に最適化される適宜の位置でかつ適宜の個数を以って形成される。また、振動素子20は、各電極層のリード31と端子部25との接続パターンが上述した構成に限定されるものでは無いことは勿論であり、端子部25の位置や個数に応じて基部22の第2主面上に適宜に形成される。
振動素子20は、各端子部25に対してそれぞれ金バンプ26を形成したが、これら金バンプ26がいわゆる2段バンプによって形成されるようにしてもよい。また、振動素子20は、基部22の第2主面上に電気的接続を行わないいわゆるダミーの第5金バンプを形成するようにしてもよい。勿論、支持基板2側には、この第5金バンプが溶着固定されるダミー端子部が形成される。
振動型ジャイロセンサ1においては、振動素子20が支持基板2に対する固定構造によりQ値が決定される。振動型ジャイロセンサ1においては、表面実装法によって支持基板2に対して振動素子20を実装することによって実装工程の効率化を図っている。表面実装法においては、接続子として上述した金バンプ26ばかりでなく、半田ボールや銅バンプ等の各種の金属バンプが用いられる。振動型ジャイロセンサ1においては、半導体プロセスにおいて一般に採用されており、機器の実装工程においてリフロー半田処理等が施されることから耐熱性の大きい金バンプ26が接続子として採用される。
振動素子20においては、基部22を金バンプ26を介して支持基板2の主面2−1から浮かした状態で実装されることによって、例えば金接続層によって基部22の全面を接合した場合と比較して振動子部23の先端部の減衰割合が大きくなって良好なQ値が得られるようになる。また、振動素子20においては、基部22を支持基板2の主面2−1に対して1箇所で固定するよりも複数箇所で固定する構造によって良好なQ値特性を得る。振動素子20においては、基部22を支持基板2の主面2−1に対して四隅の位置を固定することによって良好なQ値特性を得る。
振動型ジャイロセンサ1においては、上述したように2個の振動素子20X、20Yを支持基板2の相対するコーナ部位2C−1、2C−2に位置して互いに軸線を異にして実装する。振動型ジャイロセンサ1においては、図1に示すように第1振動素子20Xが、基部22をコーナ部位2C−1において上述した金バンプ26を介して支持基板2の主面2−1上に固定され、この基部22から一体に突設された振動子部23が支持基板2の側縁に沿って隣り合うコーナ部位2C−3に向けられる。
振動型ジャイロセンサ1においては、第2振動素子20Yが、基部22をコーナ部位2C−2において上述した金バンプ26を介して支持基板2の主面2−1上に固定され、この基部22から一体に突設された振動子部23が支持基板2の側縁に沿って隣り合うコーナ部位2C−3に向けられる。振動型ジャイロセンサ1においては、第1振動素子20Xと第2振動素子20Yとが、それぞれの振動子部23を互いにコーナ部位2C−3に向けて90°の角度を付されてそれぞれ支持基板2に実装される。
振動型ジャイロセンサ1においては、同一形状の第1振動素子20Xと第2振動素子20Yとを支持基板2に対して精密に位置決めして実装するために、上述したように支持基板2が各ランド4の位置を実装機側に認識される。振動素子20には、実装機によって認識された各ランド4に対して位置決めされて実装されるようにするために、基部22に位置合わせ用マーク32A、32B(以下、位置合わせ用マーク32と総称する。)が設けられている。
振動素子20は、位置合わせ用マーク32が、図1及び図3に示すように、基部22の第1主面上に幅方向に離間して形成された金属箔等からなる一対の矩形部によって構成される。振動素子20は、実装機によって位置合わせ用マーク32が読み取られ、支持基板2に対する位置や姿勢の実装データが生成されるようにする。振動素子20は、この実装データと上述したランド4のデータとに基づいて、支持基板2に対して精密に位置決めされて実装される。
振動素子20は、位置合わせ用マーク32を基部22の第1主面上に形成したが、かかる構成に限定されるものでは無い。位置合わせ用マーク32は、基部22の第2主面に、例えば配線工程と同一工程で導体部からなる位置合わせ用マークを端子部25やリード31を避けた適宜の位置に形成するようにしてもよい。位置合わせ用マーク32は、詳細を後述するように振動素子20の電極層や振動子部23を形成する外形溝形成工程において用いられる誘導結合型プラズマ装置による反応性イオンエッチング処理に際して用いられる基準マーカに合わせて、位置決めされて形成されることが好ましい。位置合わせ用マーク32は、ステッパー露光装置を用いることによって、振動子部23に対して0.1m以下の精度で形成することが可能である。
位置合わせ用マーク32は、適宜の方法によって形成されるが、例えば基部22の第2主面に後述するようにチタン層と金層とからなる第1電極層40のパターニングによって形成した場合に、実装工程に際して読み取りが行われて画像処理を施す際に良好なコントラストが得られて実装精度の向上が図られるようになる。
振動型ジャイロセンサ1においては、それぞれの振動素子20が、上述したように矩形断面の振動子部23に生じる長手方向に加えられた一方向の角速度を検出する。振動型ジャイロセンサ1においては、第1振動素子20Xと第2振動素子20Yとを支持基板2に角度を異にして搭載することによって、X軸方向とY軸方向の角速度を同時に検出する。振動型ジャイロセンサ1は、互いに軸線を異にして搭載した第1振動素子20Xと第2振動素子20Yとによってビデオカメラの手振れによる振動状態に基づく制御信号を出力して手振れ補正機構を構成する。
振動型ジャイロセンサ1は、第1振動素子20Xと第2振動素子20Yとにそれぞれ接続されIC回路素子7や電子部品8等によって構成された例えば図4に示す第1駆動検出回路部50Xと第2駆動検出回路部50Yとを備えている。振動型ジャイロセンサ1は、これら第1駆動検出回路部50Xと第2駆動検出回路部50Yとが互いに同一の回路構成とされることから、以下、駆動検出回路部50と総称して説明する。駆動検出回路部50は、インピーダンス変換回路51と、加算回路52と、発振回路53と、差動増幅回路54と、同期検波回路55と、直流増幅回路56等を備えている。
駆動検出回路部50は、図4に示すように、振動素子20の第1検出電極30Rに対してインピーダンス変換回路51と差動増幅回路54とが接続される。駆動検出回路部50は、インピーダンス変換回路51に加算回路52が接続され、この加算回路52に接続された発振回路53が第2検出電極30Lと接続される。駆動検出回路部50は、差動増幅回路54と発振回路53とに同期検波回路55が接続され、この同期検波回路55に直流増幅回路56が接続される。なお、振動素子20の基準電極層27は、支持基板2側の基準電位57と接続される。
駆動検出回路部50は、振動素子20とインピーダンス変換回路51と加算回路52と発振回路53とによって自励発振回路を構成し、発振回路53から振動素子20の振動子部23に形成した駆動電極層29に対して所定周波数の発振出力Vg0を印加することによって固有振動を生じさせる。駆動検出回路部50は、振動素子20の第1検出電極30Rからの出力Vgrと第2検出電極30Lからの出力Vglとがインピーダンス変換回路51に供給され、これらの入力に基づいてインピーダンス変換回路51から加算回路52に対してそれぞれ出力VzrとVzlとを出力する。駆動検出回路部50は、これらの入力に基づいて加算回路52から発振回路53に対して加算出力Vsaが帰還される。
駆動検出回路部50は、振動素子20の第1検出電極30Rからの出力Vgrと第2検出電極30Lからの出力Vglとが差動増幅回路54に供給される。駆動検出回路部50は、後述するように振動素子20が手振れを検出した状態でこれら出力Vgrと出力Vglとに差異が生じることから、差動増幅回路54によって所定の出力Vdaを得る。駆動検出回路部50は、差動増幅回路54からの出力Vdaが、同期検波回路55に供給される。駆動検出回路部50は、同期検波回路55において出力Vdaを同期検波することで直流信号Vsdに変換して直流増幅回路56に供給し、所定の直流増幅を行った直流信号Vsdを出力する。
駆動検出回路部50は、同期検波回路55が、差動増幅回路54の出力Vdaを、発振回路53から駆動信号に同期して出力されるクロック信号Vckのタイミングで全波整流した後で積分して直流信号Vsdを得る。駆動検出回路部50は、上述したようにこの直流信号Vsdを直流増幅器14において増幅して、出力することにより手振れにより生じる角速度信号の検出が行われるようにする。
駆動検出回路部50は、インピーダンス変換回路51がハイ・インピーダンス入力z2の状態でロー・インピーダンス出力z3を得るようになっており、第1検出電極30Rと第2検出電極30L間のインピーダンスz1と加算回路52の入力間のインピーダンスz4とを分離する作用を奏する。駆動検出回路部50においては、インピーダンス変換回路51を設けることによってこれら第1検出電極30Rと第2検出電極30Lとから大きな出力差異を得ることが可能となる。
駆動検出回路部50においては、上述したインピーダンス変換回路51が入力と出力とのインピーダンス変換機能を奏し信号の大きさに影響を与えることは無い。したがって、駆動検出回路部50においては、第1検出電極30Rからの出力Vgrとインピーダンス変換回路51の一方側の出力Vzr及び第2検出電極30Lからの出力Vglとインピーダンス変換回路51の他方側の出力Vzlとがそれぞれ同一の大きさである。駆動検出回路部50においては、振動素子20によって手振れ検出が行われて第1検出電極30Rからの出力Vgrと第2検出電極30Lからの出力Vglとに差があっても、加算回路52からの出力Vsaに保持される。
駆動検出回路部50においては、例えばスイッチング動作等によってノイズが重畳されることがあっても、発振回路53の出力Vgoに重畳されたノイズ成分が振動素子20におけるバンドフィルタと同等の働きによって共振周波数以外の成分が除去されることで、差動増幅回路54からノイズ成分が除去された高精度の出力Vdaを得ることが可能となる。なお、振動型ジャイロセンサ1は、上述した駆動検出回路部50に限定されるものでは無く、固有振動する振動素子部23の手振れ動作による変位を圧電薄膜層28と一対の検出電極30とによって検出し、適宜の処理を行って検出出力を得るように構成されればよい。
振動型ジャイロセンサ1においては、上述したようにX軸方向の角速度を検出する第1振動素子20XとY軸方向の角速度を検出する第2振動素子20Yとを備えている。振動型ジャイロセンサ1においては、第1振動素子20Xに接続された第1駆動検出回路部50XからX軸方向の検出出力VsdXを得るとともに、第2振動素子20Yに接続された第2駆動検出回路部50YからY軸方向の検出出力VsdYを得る。振動型ジャイロセンサ1においては、1個の支持基板2にそれぞれの振動子部23の軸線を異にして2個の振動素子20を精密に実装することで、構造の簡易化と小型化を図り、2軸方向の検出動作を高精度に行うことが可能である。
振動型ジャイロセンサ1においては、上述した振動素子20が、例えば図7及び図8に示すように、主面21−1の方位面が(100)面、側面21−3の方位面が(110)面となるように切り出されたシリコン基板21を基材にして多数個が一括して形成された後に、切断工程を経て1個ずつに切り分けられる。なお、シリコン基板21については、振動素子20を完成させた状態で所定の大きさに切り分けられるが、説明の便宜上、大型の素材についても同一符号を付すものとする。
シリコン基板21は、外形寸法が、工程に用いられる設備仕様に応じて切り出し寸法が適宜決定され例えば300×300(mm)とされる。シリコン基板21は、作業性やコスト等によって厚み寸法を決定されるが、少なくとも振動素子20の基部22の厚み寸法よりも大きな厚みであればよい。シリコン基板21は、上述したように基部22の厚みが300μmであるとともに振動子部23の厚みが100μmとすることから、300μmの基板が用いられる。
また、シリコン基板21には、後述するようにドープ処理が施されない略純単結晶シリコン基板或いは体積抵抗率が100Ω・cmmである単結晶シリコン基板が用いられる。シリコン基板21は、かかる単結晶シリコン基板を用いることによって、シリコン層が高抵抗値特性を有することになる。
シリコン基板21には、熱酸化処理が施されて、図8に示すよう第1主面21−1上及び第2主面21−2上にそれぞれシリコン酸化膜(SiO2膜)33A、33B(以下、個別に説明する場合を除いてシリコン酸化膜33と総称する。)が全面に亘って形成されている。シリコン酸化膜33は、後述するようにシリコン基板21に結晶異方性エッチング処理を施す際に保護膜として機能する。
振動素子製造工程は、シリコン基板21の第1主面21−1に形成したシリコン酸化膜33Aに対して、各振動素子20の形成領域に対応した振動素子形成部位を除去して開口部を形成する工程が施される。振動素子製造工程は、シリコン基板21のシリコン酸化膜33A上に例えば感光性フォトレジスト材によってフォトレジスト層34を全面に亘って形成する。なお、フォトレジスト層34は、半導体プロセスと同様に、シリコン酸化膜33Aをマイクロ波で加熱して水分を除去するプレベーキング処理を施した後に、感光性樹脂によって成膜される。
振動素子製造工程は、フォトレジスト層34に対して各振動素子形成部位を開口部としたマスキングを行った状態で、フォトレジスト層34に対して露光、現像処理を施す。振動素子製造工程は、これらの工程を経て、図9及び図10に示すように振動素子形成部位に対応したフォトレジスト層34を除去してシリコン酸化膜33Aを外方に臨ませるフォトレジスト層開口部35を形成する。なお、シリコン基板21には、図9に示すように3×5個のフォトレジスト層開口部35が形成されることによって、15個の振動素子20が一括して形成される。
振動素子製造工程は、フォトレジスト層34を除去した後に、フォトレジスト層開口部35に臨ませられたシリコン酸化膜33Aを除去する第1エッチング処理を施し、さらにシリコン基板21に対して振動素子20の振動子部23に対応する部位を形成する第2エッチング処理が施される。第1エッチング処理は、シリコン基板21の界面の平滑性を保持するために、シリコン酸化膜33Aのみを除去する湿式エッチング法を採用するが、この方法に限定されるものでは無く例えばイオンエッチング法等の適宜のエッチング処理であってもよい。
第1エッチング処理には、エッチング液として例えばフッ化アンモニウム溶液を用い、シリコン酸化膜33Aを除去してシリコン酸化膜開口部36を形成することにより、図11及び図12に示すように、シリコン基板21の第1主面21−1を外方に臨ませる。なお、第1エッチング処理は、長時間に亘ってエッチングを行った場合にシリコン酸化膜開口部36の側面からエッチングが進行するいわゆるサイドエッチング現象が生じることから、シリコン酸化膜33Aがエッチングされた時点で終了するようにエッチング時間を正確に管理することが好ましい。
第2エッチング処理は、シリコン酸化膜開口部36から外方に臨ませられたシリコン基板21を振動子部23の厚みまでエッチングする工程であり、シリコン基板21の結晶方向にエッチング速度が依存する性質を利用した結晶異方性の湿式エッチングが施される。第2エッチング処理は、エッチング液として例えばTMAH(水酸化テトラメチルアンモニウム)やKOH(水酸化カリウム)或いはEDP(エチレンジアミン−ピロカテコール−水)溶液が用いられる。第2エッチング処理は、具体的にはエッチング液として表裏面のシリコン酸化膜33A、33Bのエッチングレートの選択比がより大きくなるTMAH20%溶液を用い、このエッチング液を撹拌しながら温度を80℃に保ち、6時間のエッチングを行った。
第2エッチング処理は、シリコン基板21が第1主面21−1に対して側面21−3の対エッチング性が小さい特性によって、(100)面に対して約55°の角度の面方位となる(110)面が出現し、シリコン基板21の第1主面21−1に図13及び図14に示すように所定の寸法形状を有する矩形凹部37を形成する。第2エッチング処理は、シリコン酸化膜開口部36に臨ませられたシリコン基板21の厚みを振動子部23の厚みに達するまでエッチングすることによって、図15に詳細を示すいわゆるダイヤフラム部38を形成する。
矩形凹部37は、図13に示すように長さ寸法t8、幅寸法t9の開口寸法を有し、図15に示すように深さ寸法t10を以って形成される。矩形凹部37は、図15に示すように、第1主面21−1から第2主面21−2側に向かって次第に開口寸法が小さくなる断面が台形の空間部を構成する。矩形凹部37は、内周壁が上述したように内方下がりに55°の傾斜角度θを付されて形成される。ダイヤフラム部38は、後述するように振動子部23の幅寸法t6と長さ寸法t5及びその外周部に形成する後述する外形溝39の幅寸法t7(図28参照)とによって規定する。外形溝39は、幅寸法t7が、(深さ寸法t10×1/tan55°)で求められる。
したがって、矩形凹部37は、ダイヤフラム部38の幅を規定する開口幅寸法t9が、(t10×1/tan55°)×2+t6(振動子部23の幅寸法)+2×t7(スリットの幅寸法)から求められる。矩形凹部34は、幅寸法t9が、t10=200μm、t6=100μm、t7=200μmとすると、t9=780μmとなる。
シリコン基板21には、上述した第2エッチング処理を施すことによって長さ方向についても幅方向と同様にその内周壁がそれぞれ傾斜角度を55°の傾斜面として構成された矩形凹部37を形成する。したがって、矩形凹部37は、ダイヤフラム部38の長さを規定する長さ寸法t8が、(t10×1/tan55°)×2+t5(振動子部23の長さ寸法)+t7(スリットの幅寸法)から求められる。矩形凹部37は、長さ寸法t8が、t10=200μm、t5=2.5mm、t7=200μmとすると、t8=2980μmとなる。
振動素子製造工程は、上述した工程を経て、シリコン基板21に矩形凹部37の底面と第2主面21−2との間に、所定の厚みを有して振動子部23を構成する図15に示す矩形のダイヤフラム部38を形成する。振動素子製造工程は、ダイヤフラム部38の第2主面21−2側を加工面として電極形成工程が施される。電極形成工程は、例えばマグネトロンスパッタ装置によって、第2主面21−2上に、図16に示すようにシリコン酸化膜33Bを介して基準電極層27を構成する第1電極層40と、圧電薄膜層28を構成する圧電膜層41と、駆動電極層29及び検出電極30とを構成する第2電極層42とを積層形成する。
なお、振動素子製造工程においては、振動子部23に対する上述した第1電極層40の形成工程と第2電極層42の形成工程に合わせて、基部22の形成部位に各リード31や端子部25を形成するための導体層の形成工程も同時に行われるようにする。
第1電極層形成工程は、振動子構成部位35のシリコン酸化膜層30B上に全面に亘ってチタンをスパッタリングしてチタン薄膜層を形成する工程と、このチタン薄膜層上にプラチナをスパッタリングしてプラチナ層を形成して2層構成の第1電極層40を積層形成する。チタン薄膜層形成工程は、ガス圧0.5Pa、RF(高周波)パワー1kWのスパッタ条件でシリコン酸化膜層30B上に膜厚が50nm程度のチタン薄膜層を成膜する。プラチナ層形成工程は、ガス圧0.5Pa、RFパワー0.5kWのスパッタ条件でチタン薄膜層上に膜厚が200nm程度のプラチナ薄膜層を成膜する。
第1電極層40は、チタン薄膜層がシリコン酸化膜層30Bとの密着性を向上させる作用を奏するとともに、プラチナ層が良好な電極として作用する。第1電極層形成工程は、上述した第1電極層40の形成と同時にダイヤフラム部38から基部22の形成領域へと延長して第1リード31Aと第1端子部25Aとを構成する電極層を形成する。
圧電膜層形成工程は、上述した第1電極層40上に全面に亘って、例えばチタン酸ジルコン酸鉛(PZT)をスパッタリングして所定の厚みの圧電膜層37を積層形成する。圧電膜層形成工程は、Pb(1+x)(Zr0.53Ti0.47)O3−y酸化物をターゲットとして用いて、ガス圧0.7Pa、RFパワー0.5kWのスパッタ条件で第1電極層40上に膜厚が1μm程度のPZT層からなる圧電膜層41を薄膜形成する。圧電膜層形成工程は、電気炉により圧電膜層41をベーキングすることによって、結晶化熱処理を施す。ベーキング処理は、例えば酸素雰囲気下で、700℃、10分間の条件で行う。なお、圧電膜層41は、上述した第1電極層40から延長された基部22の形成領域に形成された電極層の一部を被覆して形成される。
第2電極層形成工程は、上述した圧電膜層41上に全面に亘って、プラチナをスパッタリングしてプラチナ層を形成することによって第2電極層42を積層形成する。第2電極層形成工程は、ガス圧0.5Pa、RFパワー0.5kWのスパッタ条件で圧電膜層41上に膜厚が200nm程度のプラチナ薄膜層を成膜する。
振動素子製造工程は、上述した工程を経て最上層に形成された第2電極層42に対してパターニング処理を施す第2電極層パターニング工程によって、図17及び図18に示すように所定形状の駆動電極層29と一対の検出電極30R、30Lとを形成する。駆動電極層29は、上述したように振動子部23を駆動させる所定の駆動電圧が印加される電極であり、振動子部23の幅方向の中央領域に所定の幅を以って長さ方向のほぼ全域に亘って形成される。検出電極30は、振動子部23に発生したコリオリ力を検出する電極であり、駆動電極層29の両側に位置して長さ方向のほぼ全域に亘って互いに絶縁を保持されて平行に形成される。
第2電極層パターニング工程は、第2電極層42に対してフォトリソグラフ処理を施して図17に示すように圧電膜層37上に駆動電極層29と検出電極30とを形成する。第2電極層パターニング工程は、第2電極層42上にレジスト層を形成し、駆動電極層29と検出電極30との対応部位を例えばイオンエッチング法等によって除去した後にレジスト層を洗浄する等の工程を経て、駆動電極層29と検出電極30とをパターン形成する。第2電極層パターニング工程は、かかる工程に限定されず、半導体プロセスにおいて採用されている適宜の導電層形成工程を利用して駆動電極層2や検出電極30を形成するようにしてもよいことは勿論である。
第2電極層パターニング工程においては、駆動電極層29と検出電極30とが、図17に示すように先端部とともに振動子部23の根元となる根元部位43においても同一となるようにして形成される。第2電極層パターニング工程においては、根元部位43において一致された駆動電極層29と検出電極30との基端部に、それぞれ幅広とされたリード接続部29−1、30R−1、30L−1が一体にパターン形成される。
第2電極層パターニング工程は、例えば長さ寸法t12がそれぞれ2mmであり、幅寸法t13が50μmの駆動電極層29を挟んで、幅寸法t14が10μmの第1検出電極30Rと第2検出電極30Lとを、5μmの間隔寸法t15を以ってパターン形成する。また、第2電極層パターニング工程は、長さ寸法t16がそれぞれ50μm、幅寸法t17もそれぞれ50μmとしたリード接続部29−1、30R−1、30L−1をパターン形成する。なお、第2電極層パターニング工程は、駆動電極層29と検出電極30とが上述した寸法値に限定されるもので無く、振動子部23の第2主面上に形成することが可能な範囲で適宜形成される。
振動素子製造工程は、圧電膜層41に対して上述した駆動電極層29と検出電極30よりも大きな面積の部位を残して圧電膜層パターニング処理を施すことによって、圧電薄膜層28を形成する。圧電薄膜層28は、振動子部23に対して、その幅よりもやや小幅であり基端部から先端部の先端近傍位置に亘って形成される。
圧電膜層パターニング工程は、圧電膜層41に対してフォトリソグラフ処理を施して圧電薄膜層28の対応部位にレジスト層を形成し、不要な部位の圧電膜層41を例えばフッ硝酸溶液を用いた湿式エッチング法等によって除去した後に、レジスト層を洗浄する等の工程を経て、図19及び図20に示す圧電薄膜層28を形成する。なお、圧電膜層パターニング工程においては、圧電膜層41を湿式エッチング法によってエッチング処理を施すようにしたが、かかる工程に限定されるものでは無く、例えばイオンエッチング法や反応性イオンエッチング法(RIE:Reactive Ion Etching)等の適宜の方法を施すことにより圧電薄膜層28を形成するようにしてもよいことは勿論である。
圧電膜層パターニング工程においては、圧電薄膜層28の基端部が図19に示すように振動子部23の根元となる根元部位43において駆動電極層29と検出電極30と同一となるようにして形成される。圧電膜層パターニング工程においては、基端部から駆動電極層29や検出電極30のリード接続部29−1、30R−1、30L−1よりも大きな面積を有して端子受け部28−1が一体にパターン形成される。
圧電膜層パターニング工程は、長さ寸法t18が2.2mm、幅寸法t19が90μmの圧電薄膜層28をパターン形成する。圧電膜層パターニング工程は、リード接続部29−1、30R−1、30L−1の周囲に5μmの幅寸法を有して端子受け部28−1がパターン形成される。なお、圧電膜層パターニング工程は、圧電薄膜層28が上述した寸法値に限定されるもので無く、駆動電極層29や検出電極30よりも大きな面積を以って振動子部23の第2主面上に形成することが可能な範囲で適宜形成される。
振動素子製造工程は、第1電極層パターニング工程によって圧電膜層41が除去された第1電極層40に対して、上述した第2電極層パターニング工程と同様のパターニング処理を施して図21及び図22に示すように基準電極層27をパターン形成する。第1電極層パターニング工程は、第1電極層40上にレジスト層を形成し、基準電極層27の対応部位を例えばイオンエッチング法等によって除去した後にレジスト層を洗浄する等の工程を経て、基準電極層27をパターン形成する。第1電極層パターニング工程は、かかる工程に限定されず、半導体プロセスにおいて採用されている適宜の導電層形成工程を利用して基準電極層27を形成するようにしてもよいことは勿論である。
第1電極層パターニング工程においては、振動子部23の第2主面上においてその幅よりもやや小幅で圧電薄膜層28よりも大きな幅を有する基準電極層27を形成する。第1電極層パターニング工程においては、基準電極層27の基端部が図21に示すように振動子部23の根元となる根元部位43において駆動電極層29と検出電極30及び圧電薄膜層28と同一となるようにして形成される。第1電極層パターニング工程においては、基端部から側方へと一体に引き出されて基部22の形成部位上に第1リード31Aとその先端部に第1端子部25Aとをパターン形成する。第1電極層パターニング工程は、長さ寸法t20が2.3mm、幅寸法t21が94μmとされ、圧電薄膜層28の周囲に5μmの幅寸法を以って基準電極層27を形成する。なお、第1電極層パターニング工程は、基準電極層27が上述した寸法値に限定されるもので無く、振動子部23の第2主面上に形成することが可能な範囲で適宜形成される。
振動素子20は、上述した工程を経て基部22の形成部位に形成した駆動電極層29と検出電極30のリード接続部29−1、30R−1、30L−1と端子部25B〜25Dとが、リード31B〜31Dによってそれぞれ接続される。振動素子製造工程は、リード31B〜31Dが相対するリード接続部29−1、30R−1、30L−1と円滑に接続するために、図23及び図24に示す平坦化層24を形成する。
振動素子20においては、リード接続部29−1、30R−1、30L−1と端子部25B〜25Dとを接続するリード31B〜31Dが圧電薄膜層28の端子受け部28−1や基準電極層27の端部を通過して基部22の形成部位を引き回される。振動素子20においては、上述したように圧電薄膜層28が圧電膜層41に湿式エッチング処理を施してパターニングすることから、エッチング箇所の端部がシリコン基板21の第2主面21−2側に向かって逆テーパ或いは垂直な段部となっている。振動素子20においては、基部22の形成部位にリード31B〜31Dを直接形成した場合に、段部において断線を生じさせてしまう。また、振動素子20においては、基部22の形成部位に圧電薄膜層28の端子受け部28−1から露出されるようにして基準電極層27の第1リード31Aが引き回されており、この第1リード31Aとリード31B〜31Dとの絶縁を保持する必要もある。
平坦化層形成工程は、基部22の形成部位に形成したレジスト層にフォトリソグラフ処理を施して、リード接続部29−1、30R−1、30L−1と第1リード31Aとを被覆するレジスト層をパターン形成する。平坦化層形成工程は、パターン形成されたレジスト層に280℃〜300℃程度の加熱処理を施して硬化させて平坦化層24を形成する。平坦化層形成工程は、幅寸法t24が200μm、長さ寸法t25が50μm、厚み寸法が2μmの平坦化層24を形成する。なお、平坦化層形成工程は、かかる工程に限定されるものでは無く、半導体プロセス等に実施される適宜のレジスト層形成工程や適宜の絶縁性材料を用いて平坦化層24を形成するようにしてもよい。
振動素子製造工程は、基部22の形成部位に上述した第2端子部25B〜第4端子部25D及び第2リード31B〜第4リード31Dを形成する配線層形成工程が施される。配線層形成工程は、基部22の形成部位に全面に亘って感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して第2端子部25B〜第4端子部25Dや第2リード31B〜第4リード31Dに対応する開口パターンを形成し、さらにスパッタリングによって各開口部内に導体層を形成して配線層を形成する。配線層形成工程は、所定の導体部を形成した後に、フォトレジスト層を除去して図25及び図26に示す第2端子部25B〜第4端子部25D及び第2リード31B〜第4リード31Dをパターン形成する。
配線層形成工程は、シリコン酸化膜33Bに対する密着性の向上を図るチタン層を形成した後に、このチタン層上に電気抵抗が低く低コストの銅層を形成する。配線層形成工程は、チタン層を20nmの厚みで形成し、銅層を300nmの厚みで形成する。配線層形成工程は、かかる工程に限定されず、例えば半導体プロセスで汎用される各種の配線パターン形成技術によって配線層を形成するようにしてもよい。
振動素子製造工程は、ダイヤフラム部38を貫通して振動子部23の外周部を構成する外形溝形成工程が施される。溝形成工程は、上述した各電極層を積層形成したシリコン基板21の振動子部23の一方側の根元部位43を始端として振動子部23を囲むようにして他方側の根元部位43を終端とする図27及び図28に示す略コ字状の外形溝39を形成する。外形溝39は、上述したように200μmの幅を以って形成される。
外形溝形成工程は、具体的にはシリコン酸化膜33Bをコ字状に除去する第1エッチング工程と、露出されたシリコン基板21に貫通溝を形成する第2エッチング工程とからなる。第1エッチング工程は、シリコン酸化膜33B上に全面に亘って感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施してコ字状の開口パターンを形成する。第1エッチング工程は、開口パターンに露出されたシリコン酸化膜33Bをイオンエッチングによって除去する。なお、第1エッチング工程は、例えば湿式エッチングによってシリコン酸化膜33Bをコ字状に除去することも可能であるが、サイドエッチングによる寸法誤差の発生を考慮して、イオンエッチングが好適に実施される。
外形溝形成工程は、残されたシリコン酸化膜33Bを保護膜として、第2エッチング工程が施される。第2エッチング工程は、振動子部23の外周部が高精度の垂直面によって構成されるようにするために、シリコン基板21に対して例えば反応性イオンエッチングが施される。第2エッチング工程には、高密度なプラズマを生成する誘導結合型プラズマ(ICP:Indactively Coupled Prasma)を備えたエッチング装置が用いられ、SF6ガスを導入するエッチング処理と、C4F8ガスを導入してエッチングした箇所に外周壁を保護するための保護膜形成工程とを繰り返すBosch(Bosch社)プロセスによって、毎分10μm程度の速度で垂直な内壁を有する外形溝39をシリコン基板2に形成する。
振動素子製造工程は、シリコン基板21から各振動素子20を切り分ける切断工程が施される。振動素子製造工程においては、例えばダイヤモンドカッタ等によって基部22の部位に切断加工を施されることによって各振動素子20の切り分けが行われる。切断工程については、ダイヤモンドカッタによって切断溝を形成した後に、シリコン基板21を折って切り分けが行われる。なお、切断工程は、砥石や研削によりシリコン基板21の面方位を利用して切断を行うようにしてもよい。
振動素子製造工程においては、上述したように振動素子20を支持基板2に表面実装することから、各端子部25上に金バンプ26が形成される。金バンプ形成工程は、端子部25上に所定の開口部を有するめっきレジスト層を形成するとともに、金めっき処理により各開口部内に金めっき層を所定の高さまで成長させた後にめっきレジスト層を除去するリフトオフ法等によって金バンプ26を形成する。
なお、金バンプ形成工程においては、めっき処理の条件によって形成される金バンプ26の厚み(高さ)に限界があり、所望の高さを有する金バンプ26が形成し得ないこともある。金バンプ形成工程においては、1回のめっき処理によって所望の金バンプ26を得られない場合に、第1層の金めっき層を電極とする2回めっき処理を施していわゆる段付き金バンプ26を形成するようにしてもよい。金バンプ形成工程においては、必要に応じて基部22上にいわゆるダミーバンプも形成される。
振動素子製造工程においては、上述した金めっき法によるバンプ形成ばかりでなく、半導体プロセスで実施されている適宜のバンプ形成技術、例えば蒸着法や転写法或いはスタッドバンプ等によってバンプ形成を行うようにしてもよいことは勿論である。また、振動素子製造工程においては、金バンプ26と各端子部25との密着性を向上させるために、詳細を省略するが各端子部25にいわゆるバンプ下地金属層が形成される。
以上の工程を経て製造された振動素子20は、シリコン基板21の第2主面21−2側を実装面として、支持基板2の主面2−1上に表面実装法によって実装される。振動素子20は、各端子部25に設けられた金バンプ26を支持基板2側の相対するランド4に位置合わせされる。振動素子20は、上述したように位置合わせ用マーク32が読み取られて、実装機により位置と向きを高精度に位置決めされて実装される。振動素子20は、支持基板2に押圧した状態で超音波が印加された各金バンプ26が相対するランド4に溶着されることで支持基板2の主面2−1上に実装される。支持基板2には、主面2−1上にIC回路素子7や電子部品8を実装した後にカバー部材15が取り付けられて振動型ジャイロセンサ1を完成させる。
振動型ジャイロセンサ1は、振動素子20が、駆動電極層29に対して駆動検出回路部50から所定周波数の交流電圧が印加されることによって、振動子部23が固有の振動数を以って振動する。振動型ジャイロセンサ1は、振動素子20の振動子部23が、厚み方向である縦方向に縦共振周波数で共振するとともに幅方向である横方向にも横共振周波数で共振する。振動型ジャイロセンサ1は、振動素子20が、縦共振周波数と横共振周波数との差である離調度が小さいほど高感度特性を有する。振動型ジャイロセンサ1は、上述したように結晶異方性エッチング処理や反応性イオンエッチング処理を施して振動子部23の外周部を精度よく形成することで高離調度化が図られている。
振動素子20は、振動子部23の長さ寸法t5の精度によって縦共振周波数特性に大きな影響が生じる。振動素子20は、上述したように振動子部23の長さ寸法t5を規定する根元部位43が、結晶異方性エッチング処理を施すことによって形成されるダイヤフラム部38の(100)面及び55°の角度をなす傾斜面である(111)面と、平坦面である境界線とに「ずれ」が生じた場合に、この「ずれ」量に応じて離調度が大きくなってしまう。
すなわち、振動素子20は、かかる「ずれ」量が、結晶異方性エッチング処理時のシリコン酸化膜33B上に形成するレジスト膜パターンと、反応性イオンエッチング処理時のレジスト膜パターンの位置ずれが原因となる。したがって、振動素子20は、例えば工程中でシリコン基板21の表裏主面21−1,21−2を同時に観察可能な両面アライナー装置によって位置決めする対応を図るようにしてもよい。また、振動素子20は、シリコン基板21にの主面に適宜の位置決め用パターンやマークを形成し、これらを基準として他方主面の位置規制を行うアライメント装置によって位置決めする対応を図るようにしてもよい。振動素子20は、かかる位置決めの対応が支持基板2への実装工程に際しても適用可能である。
なお、振動素子20は、上述した「ずれ」量が約30μm程度よりも小さなの範囲であれば、縦共振周波数と横共振周波数とがほぼ一致する。したがって、振動素子20は、やや精度の高いエッチング工程を施すことによって実質的な「ずれ」量による離調度特性の低下を抑制することが可能であり、上述したアライメント装置を用いた対応を不要として製造される。
ところで、一般的な半導体プロセスにおいては、BoやPh等のドープ処理を施したNタイプ或いはPタイプのシリコン基板が用いられる。一般的なシリコン基板は、このために体積抵抗率が数十Ω・cmであり、ある程度の導電性を有し、グランド機能や薄膜形成時等に際しての下電極機能等を奏するようにする。一方、振動素子20は、上述したようにシリコン基板21として、ドープ処理を施さない純粋シリコン状態の単結晶シリコン基板や体積抵抗率が100Ω・cm以上の単結晶シリコン基板が用いられる。シリコン基板21は、極めて高抵抗値特性を有することで、導電特性が低い。
シリコン基板21は、上述したように表裏主面21−1,21−2にシリコン酸化膜33A、33Bが形成され、これらシリコン酸化膜33が各エッチング処理を施す際に保護膜として機能する。振動素子製造工程においては、所定の厚みのダイヤフラム部38を形成するために、シリコン酸化膜33を除去してシリコン基板21に矩形凹部37を形成する。シリコン基板21は、エッチング処理等に際して塗布されるフォトレジスト材に異物等が混入していた場合にシリコン酸化膜33に傷付けられることがある。シリコン基板21には、外観検査で検出することが困難なシリコン酸化膜33に生じる「す」や微細な傷或いは工程中での傷等が存在していることがある。
振動素子製造工程においては、一般的なシリコン基板を用いた場合に、上述したようにシリコン酸化膜33B上に薄膜形成される第1電極層40が上述した傷等を介してシリコン基板21と導通してしまうとともに、さらに導電性が良好なシリコン基板を介して第2電極層42と導通状態となってしまう。振動素子製造工程においては、一般的な導電性シリコン基板を用いた場合に、歩留り率が約20%程度の短絡不良が発生していた。振動素子製造工程においては、一般的なシリコン基板を用いる場合に、充分な膜厚のシリコン酸化膜を形成し、高精度の検査や充分な工程管理が必要とされて効率も低下する。
これに対して、振動素子製造工程においては、上述したように低導電性のシリコン基板21を用いて振動素子20を製造することによって、短絡不良率が4%程度にまで低減されるようになる。また、振動素子製造工程においては、各工程での温度管理やガス管理も効率的に行うことが可能とされるとともに各電極層や圧電薄膜層を高精度に形成することも可能となり、工程の大幅な効率化が図られるようになる。
振動型ジャイロセンサ1においては、低導電性のシリコン基板21を基材として製造した振動素子20を備えることで、外部光や熱負荷等の外乱に対しても安定した動作が行われるようになる。振動型ジャイロセンサ1は、一般的なNタイプ又はPタイプのシリコン基板によって形成された振動素子を備える振動型ジャイロセンサと比較して外部光による圧電薄膜層28の容量変化が低減されるとともにオフセット電圧値の変化も小さい高感度で安定した手振れの検出動作が行われるようになる。
振動素子製造工程においては、上述したように基部22に振動子部23を一体に形成してなる多数個の振動素子20をシリコン基板21に一括して製作してそれぞれを切り分けるようにする。振動素子製造工程においては、支持基板2の主面上に2軸上に位置して実装されて2軸の検出信号を得る振動型ジャイロセンサ1に備えられる同一形状の第1振動素子20Xと第2振動素子20Yとを製作する。
以上の工程を経て製造される振動素子20の基本構成について、以下説明する。振動素子20は、上述したように基部22が振動子部23の厚み寸法t4の1.5倍よりも大きな厚み寸法を以って形成される。振動素子20においては、基部22の厚み寸法t1を変えることによって図29に示すように共振周波数(KHz)特性が変化する。振動素子20は、同図から明らかなように、基部22の厚み寸法t1が振動子部23の厚み寸法t4の1.5倍よりも大きく形成されることによって共振周波数が一定に保持される。振動素子20は、基部22の厚み寸法t1が振動子部23の厚み寸法t4の1.5倍よりも小さく薄型化されるにしたがって、共振周波数にズレが生じるようになる。
振動素子20は、基部22が薄型化されるにしたがって次第に機械的剛性が低下し、振動子部23の振動動作に伴って基部22にも振動動作が生じて共振周波数にズレが生じるようになる。振動素子20においては、基部22を上述した条件で形成することにより、薄型化を図るとともに基部22が充分な機械的剛性を保持して支持基板2に固定されるようになる。振動素子20においては、基部22の振動動作による共振周波数のズレの発生が抑制され、振動子部23が安定した状態で振動動作を行うことで高精度の手振れ等の検出が行われるようになる。
振動素子20は、図30(A)に示すように基部22が、振動子部23の幅寸法t6の2倍よりも大きな幅寸法を有するとともに、振動子部23の長手方向の中心軸線Cに対して[±2×t6]の範囲内の領域内に重心G−1を位置させて形成される。振動素子20は、基部22が四隅に設けた金バンプ25A〜25Dを介して支持基板2の主面2−1上に固定され、この基部22に支持されて振動子部23が厚み方向に振動動作する。
一方、図30(B)に示した振動素子60は、例えば横長矩形に形成された基部61に対して振動子部23が長手方向の一方側に位置をずらして外周部から一体に突出形成されている。振動素子60には、基部61の四隅に位置して金バンプ62A〜62Dが設けられており、これら金バンプ62A〜62Dを介して基部61が支持基板2の主面2−1上に固定される。振動素子60は、上述した構造から、基部61の重心G−2が、振動子部23の長手方向の中心軸線Cに対して側方にΔx1分大きくズレた状態となっている。
振動素子部23の幅寸法t6が100μmの振動素子部23を有する振動素子20と振動素子60とについて、振動素子部23の中心軸線Cに対する基部22、61の重心G−1、G−2のズレの影響について左右の検出電極30R、30Lからの出力バランスの状態を測定し、図30(C)にその結果示す。基部22の重心G−1が振動素子部23の中心軸線Cに対して[±2×t6]の範囲内に形成された振動素子20においては、同図から明らかなように左右の検出信号の差がほとんど無く、バランスがとれた状態に保持されている特性を得る。したがって、振動素子20は、振動子部23が安定した状態で振動動作を行い、手振れ等によって生じるコリオリ力による振動子部23の変位に基づく検出信号が左右のバランスを崩すことなく安定したレベルとなり、高精度の手振れ等の検出が行われるようになる。
一方、基部61の重心G−2が振動素子部23の中心軸線Cに対して[±2×t6]の範囲よりズレて形成された振動素子60は、ズレ量が大きくなるにしたがって左右の検出信号の差が次第に大きくなりバランスが崩れた状態となる特性を得る。振動素子60は、この結果から明らかなように振動子部23が振動動作のモードを理想的な垂直方向からズレて斜めに傾いた状態を呈して振動動作するようになる。したがって、振動素子60は、振動子部23の不安定な振動動作により信頼性が損なわれる。
振動素子20は、上述したように基部22の四隅に設けた金バンプ25A〜25Dを介して支持基板2の主面2−1上に固定され、この基部22に支持されて振動子部23が厚み方向に振動動作する。振動素子20は、図31(A)に示すように4個の金バンプ25A〜25Dの重心BG−1が、振動子部23の長手方向の中心軸線Cに対して振動子部23の幅寸法t6の範囲内の領域内に位置させて基部22に設けられる。
一方、図31(B)に示した振動素子70も、基部71に設けた金バンプ72A〜72Dを介して支持基板2の主面2−1上に固定され、この基部71に支持されて振動子部23が厚み方向に振動動作する。振動素子70においては、基部71に対して金バンプ72A〜72Dが適宜の位置に設けられることによって、4個の金バンプ72A〜72Dの重心BG−2が、振動子部23の長手方向の中心軸線Cに対して振動子部23の幅寸法t6の範囲内の領域から側方にΔx2分ズレた状態となっている。
振動素子部23の幅寸法t6が100μmの振動素子部23を有する振動素子20と振動素子70とについて、振動素子部23の中心軸線Cに対する各金バンプ25、72の重心BG−1、BG−2のズレの影響について左右の検出電極30R、30Lからの出力バランスの状態を測定し、図32にその結果示す。上述したように各金バンプ25が重心BG−1を振動素子部23の中心軸線Cに対して幅寸法t6の範囲内に位置させて基部22に設けた振動素子20においては、同図から明らかなように左右の検出信号の差がほとんど無く、バランスがとれた状態に保持されている特性を得る。したがって、振動素子20は、振動子部23が安定した状態で振動動作を行い、手振れ等によって生じるコリオリ力による振動子部23の変位に基づく検出信号が左右のバランスを崩すことなく安定したレベルとなり、高精度の手振れ等の検出が行われるようになる。
一方、各金バンプ72が重心BG−2を振動素子部23の中心軸線Cに対して幅寸法t6の範囲内からズレて基部22に設けた振動素子70は、ズレ量が大きくなるにしたがって左右の検出信号の差が次第に大きくなりバランスが崩れた状態となる特性を得る。振動素子70は、この結果から明らかなように振動子部23が振動動作のモードを理想的な垂直方向からズレて斜めに傾いた状態を呈して振動動作するようになる。したがって、振動素子70は、振動子部23の不安定な振動動作により信頼性が損なわれる。
振動素子20は、図33(A)に示すように基部22から突出される振動子部23の根元部位43から振動子部23の幅寸法t6の2倍を半径rとする領域の外側領域に各金バンプを25A〜25Dを設け、これら金バンプを25を介して基部22を支持基板2の主面2−1上に固定する。振動素子20においては、上述したように各金バンプ25が振動子部23の振動を吸収する作用を奏することで、振動子部23の根元部位43からの間隔によって検出信号の出力特性が変化する。
図33(B)は、振動子部23の根元部位43に対する金バンプ25の間隔の変化に伴う検出信号の出力変化の特性図である。振動素子20においては、振動子部23の根元部位43に対して金バンプ25が近づくにしたがって金バンプ25による上述した振動吸収作用が大きくなり、Q値が次第に低減する。振動素子20においては、同図から明らかなように、根元部位43側に設ける金バンプ25A、25Dが根元部位43から振動子部23の幅寸法t6の2倍を半径rとする領域の外側領域に設けることによって安定したレベルの検出信号を得る。すなわち、振動素子20は、上述した構成によって金バンプ25による振動子部23の振動動作に対する影響を低減することで、Q値の低減が抑制されて高精度の手振れ等の検出が行われるようになる。
振動素子20は、図34(A)に示すように振動子部23の根元部位43から基部22の厚み寸法t1の2倍の範囲内の領域に位置して設けられた4個の金バンプ25A〜25Dを介して基部22を支持基板2の主面2−1上に固定する。振動素子20は、例えば厚み寸法t1が300μmの基部22に対して振動子部23の根元部位43側の金バンプ25A、25Dが水平距離sを厚み寸法t1の1.5倍、すなわち450μmよりも近い間隔を以って形成されている。振動素子20においては、振動子部23の根元部位43に対して金バンプ25が遠ざかるにしたがって、基部22の根元部位43から金バンプ25間での非接合部位の間隔が大きくなって振動子部23の振動動作に伴って基部22に振動が生じる。
振動素子20においては、基部22の固定位置と振動子部23の根元部位43との間隔sの大きさによって検出信号の出力特性が変化する。図34(B)は、振動子部23の根元部位43に対する金バンプ25の水平距離sの変化に伴う検出信号の出力変化の特性図である。振動素子20においては、同図から明らかなように金バンプ25の位置が根元部位43から450μm以上となると共振周波数のズレが次第に大きくなる。振動素子20においては、上述したように基部22に対して根元部位43からその厚み寸法t1の2倍の範囲内の領域に位置して金バンプ25を設けることによって基部22の振動による共振周波数のズレの発生が抑制され、振動子部23が安定した状態で振動動作を行うことで高精度の手振れ等の検出が行われるようになる。
1 振動型ジャイロセンサ、2 支持基板、3 部品実装空間部、4 ランド、5 配線パターン、6 部品実装領域、7 IC回路素子、8 電子部品、9 遮光段部、10 カバー固定部、11 間隔構成凹部、15 カバー部材、16 主面部、17 外周壁部、18 外周フランジ部、19遮光層、20 振動素子、21 シリコン基板、22 基部、23 振動子部、24 平坦化層、25 端子部、26 金バンプ、27 基準電極層、28 圧電薄膜層、29 駆動電極層、30 検出電極、31 リード、32 位置合わせ用マーク、33 シリコン酸化膜、38 ダイヤフラム部、39 外形溝、40 第1電極層、41 圧電膜層、42 第2電極層、50 駆動検出回路部、51 インピーダンス変換回路、52 加算回路、53 発振回路、54 差動増幅回路、55 同期検波回路、56 直流増幅回路、57 基準電位