JP5032997B2 - Ｏｆｄｍ復調装置 - Google Patents

Description

本発明は、直交周波数分割多重（Orthogonal Frequency Division Multiplexing：ＯＦＤＭ）方式によるデジタル放送に用いられる復調装置に関し、特にＯＦＤＭ復調における受信性能を改善する技術に関するものである。

欧州にてＤＶＢ−Ｔ（Digital Video Broadcasting Terrestrial）として知られる地上デジタル放送では、ＯＦＤＭ方式が採用されている。日本にてＩＳＤＢ−Ｔ（Integrated Services Digital Broadcasting Terrestrial）として知られる地上デジタル放送でも同様である。

ＯＦＤＭ方式はマルチキャリア変調方式の一種であり、シンボル毎に互いに直交する周波数関係にある多数の搬送波に変調を施してデジタル情報を伝送する。しかも、同期検波用セグメントでは、振幅及び位相が既知の分散パイロット（Scattered Pilot：ＳＰ）信号が１シンボル内で１２キャリア毎に配置される。また、このＳＰ信号は、１シンボル毎にその周波数配置が３キャリアずつシフトして配置され、時間配置は４シンボル周期になっている。ただし、差動検波用セグメントはＳＰ信号を含まない（特許文献１参照）。

一般に、ＯＦＤＭ復調装置では、まず同期検波用セグメントからＳＰ信号を抽出し、このＳＰ信号を周波数軸方向及び時間軸方向に補間して伝送路特性を推定したうえ、得られた伝送路特性で情報伝送信号を除算することにより、受信信号を等化する（特許文献１参照）。

携帯電話、カーナビゲーション等の移動体受信環境下では、伝送路特性が著しく変動する。そこで、ＳＰ信号の補間により推定された伝送路特性を用いて受信信号を復調し、その硬判定結果を用いて再度伝送路特性を求め、信頼性の高い方の伝送路特性を採用することにより、伝送路特性の推定精度を向上させる技術も知られている（特許文献２参照）。
国際公開第９９／０１９５６号パンフレット 特開２００４−９６７０３号公報

ＳＰ信号の補間方法として、例えば固定受信環境に適した方法や、移動体受信環境に適した方法等が様々考えられる。これら複数のＳＰ補間方法を１つのＯＦＤＭ復調装置に実装する場合、資源の共用化がなければ、システム全体が大きくなってしまう。

本発明の目的は、メモリを有効利用することにより、ＬＳＩ面積の増加を小さくしつつ複数のＳＰ補間方法の実装を可能にしたＯＦＤＭ復調装置を提供することにある。

上記目的を達成するため、本発明に係るＯＦＤＭ復調装置は、受信信号が同期モードのとき、ＳＰ信号が、時間軸方向に所定シンボル間隔で、周波数軸方向に所定キャリア間隔で配置され、連続パイロット信号及び制御情報信号が、所定のキャリア位置に配置され、その他の部分に情報伝送信号が配置されたＯＦＤＭ信号を受信し、前記ＯＦＤＭ信号を高速フーリエ変換（Fast Fourier Transform：ＦＦＴ）し、前記高速フーリエ変換後の信号からＳＰ信号を抽出し、前記抽出されたＳＰ信号に位相を付加し、前記位相が付加されたＳＰ信号と前記情報伝送信号とをメモリに書き込み、その後に前記書き込まれたＳＰ信号を読み出して位相合わせを行い、前記位相合わせが行われたＳＰ信号を時間軸方向及び周波数軸方向に補間し、前記メモリから情報伝送信号を読み出して、前記補間結果で複素除算して出力し、前記ＳＰ信号の読み出し要求を所定のタイミングで発生する。受信信号が差動モードのときには、２シンボル前のデータと３シンボル前のデータとを用いて、複素除算が実行される。

本発明によれば、低消費電力、小面積で様々な受信状態における受信率の向上が可能となる。また、斜め方向の補間処理を用いた場合の欠点である端部における性能劣化を抑止できる等化処理を行うことで、移動受信性能が向上する。

したがって、本発明によれば、時間軸方向の伝送路特性の推定精度を高めることができ、受信性能の優れた受信装置を提供することができる。

以下、図面を参照して本発明に係る実施の形態を詳細に説明する。

図１は、本発明に係るＯＦＤＭ復調装置の概略構成を、特に受信信号の等化処理回路の構成を示している。図１の装置は、ＦＦＴ回路１００と、ＳＰ抽出回路１０１と、複素除算回路１０２と、キャリア補間回路１０３とに加えて、モード判別回路２００と、メモリ３００と、メモリＩＦ（インターフェイス）３０１と、位相決定回路４００と、位相発生回路４０１とを備える。

チューナ部で選局した受信信号を所定の帯域にダウンコンバートし、更にＡ／Ｄ変換した後に直交検波したデータが、ＦＦＴ回路１００に入力される。ＦＦＴ回路１００は、入力データを周波数領域に変換する。このＦＦＴ回路１００から出力される全データ（ＳＰ信号を含む。）は、モード判別回路２００を通じてメモリＩＦ３０１に入力される。この全データが通過するパスを情報伝送信号のパスとする。これと同時に、ＦＦＴ回路１００から出力される全データのうち一部の信号（ＳＰ信号）は、ＳＰ抽出回路１０１にてＦＦＴ回路１００の出力データから抽出され、位相決定回路４００を経てメモリＩＦ３０１に入力される。これをＳＰ信号のパスとする。メモリＩＦ３０１に入力された全てのデータは、メモリ３００に一旦格納される。

モード判別回路２００は、同期モードか差動モードか、あるいは伝搬キャリア数等のＯＦＤＭ入力情報を不図示の回路手段からの情報に従って判断し、その判断結果をメモリＩＦ３０１に伝える。メモリＩＦ３０１は、モード判別回路２００から受け取った情報に従って、メモリ３００におけるデータ格納領域の数、データ格納領域のポインタ、及び転送データの入出力時のポインタ、並びに、出力データ数、出力タイミング等を調整する。

同期モードにおいて、ＳＰ信号の位相（０又はπ）は送信側にて予め決まっており、その値は所定のシーケンスに基づいて得られる。このシーケンスを管理し、ＳＰ信号の位相を決定付ける信号を発生するのが、位相発生回路４０１であり、この位相発生回路４０１で発生した信号を使用してＳＰ信号に位相を付与するのが、位相決定回路４００である。具体的に説明すると、位相決定回路４００は、符号を正転又は反転させることにより、ＳＰ信号の位相を揃える。このようにして位相が揃えられたＳＰ信号は、メモリＩＦ３０１を通じてメモリ３００に格納される。

位相が揃えられた後のＳＰ信号と、情報伝送信号及び位相が揃えられる前のＳＰ信号とは、モードによって分かれつつ、メモリ３００内に共存している。ＳＰ信号のパスを通過してメモリ３００に格納されたデータ、すなわち位相が揃えられた後のＳＰ信号は、所定のタイミングでキャリア補間回路１０３に入力され、このキャリア補間回路１０３にてＳＰ信号の補間処理が行われる。一方、情報伝送信号のパスを通過してメモリ３００に格納されたデータ、すなわち情報伝送信号と位相が揃えられる前のＳＰ信号とは、キャリア補間回路１０３の処理が終了するタイミングに合わせて、メモリＩＦ３０１から複素除算回路１０２に送出される。複素除算回路１０２は、受信信号の等化処理のための複素除算を実行する。

図２は、本発明に係るＯＦＤＭ復調装置の他の概略構成を示している。図２の装置は、ＦＦＴ回路１００と、複素除算回路１０２と、キャリア補間回路１０３とに加えて、モード判別回路２００と、メモリ３００と、メモリＩＦ３０１と、ＳＰ発生回路４０２とを備える。

本構成では、ＦＦＴ回路１００から出力された有効データは、全て何も手を加えられないままメモリＩＦ３０１を通じてメモリ３００に書き込まれる。メモリＩＦ３０１は、位相が揃えられる前のＳＰ信号をメモリ３００から取得し、ＳＰ発生回路４０２に渡す。ＳＰ発生回路４０２は、メモリ３００から読み出された、位相が揃えられる前のＳＰ信号の格納されていたアドレスと、ＳＰ発生回路４０２内で持っているカウンタの値とから、何シンボル目の何番目のＳＰ信号かを判別し、ＳＰ信号の位相を揃える回路である。このようにして位相が揃えられたＳＰ信号はキャリア補間回路１０３に送られ、図１の場合と同様に処理される。

図１の構成においては、全ての有効データと位相が揃えられたＳＰ信号とで別々にメモリ領域が必要であった。しかしながら、図２の構成をとることで、位相が揃えられたＳＰ信号をメモリ３００に格納する必要がなくなるため、大幅なメモリ量削減が可能になるというメリットがある。

図３は、図１及び図２中のキャリア補間回路１０３のアルゴリズムの一例を示している。図３において、「ｍｏｄｅａ」はキャリア補間回路１０３の時間内挿方式を指定する情報であり、この情報により、例えば第１の時間内挿（ＴＦ）方式又は第２の時間内挿（ＳＦ２）方式が選択される。「ｍｏｄｅｂ」は、ＳＦ２方式の端部処理を変更するかどうかを指定する情報である。

図３によれば、選択された時間内挿方式に応じて、キャリア補間回路１０３に含まれるＦＩＲ（Finite Impulse Response）フィルタの係数／入力調整が行われる。例えば、ＴＦ選択時には、メモリＩＦ３０１がＴＦ用に切り替わり、演算やＦＩＲフィルタの係数、メモリＩＦ３０１からのデータ出力順序、データ出力タイミング、ＦＩＲフィルタへのデータ入力タイミングが調整され、ＴＦ補間と、ＦＩＲフィルタを用いた周波数補間とが行われる。

図４はＴＦ選択時を、図５はＳＦ２選択時の１つの端部処理モードを、図６はＳＦ２選択時の他の端部処理モードをそれぞれ示している。これらの図は、縦が時間軸方向、横が周波数軸方向であり、全データ位置とＳＰ信号の位置とを丸印で表している。

例えば、図４によれば、時間軸方向において、黒丸で示されるＳＰ信号２個から、まず斜線模様で示される位置のデータが補間され、その後キャリア補間回路１０３に含まれるＦＩＲフィルタを通過することで、全てのデータ位置の補間が行われる。例えば、左端の上から２番目のＳＰ信号（ＳＰＡ）と、左端の上から３番目のＳＰ信号（ＳＰＢ）とを用いて、左端の上から２番目のＳＰ信号の直ぐ下に位置するデータ（ＩＰＣ）を補間する場合、
ＩＰＣ＝（３／４）×ＳＰＡ＋（１／４）×ＳＰＢ … ［１］
のような重み付けが行われる。重み付けの係数はそれぞれのシステムに合わせて異なってもよい。

同期モードでは、上記のようにして、キャリア補間回路１０３にて補間されたデータＩＰ（ｎ，ｊ）（ｎ：時間軸の座標、ｊ：周波数軸の座標）と、情報伝送信号のパスを通過して格納されたデータＤＰ（ｎ，ｊ）とを用いて、ＤＰ（ｎ，ｊ）／ＩＰ（ｎ，ｊ）という複素除算演算が、複素除算回路１０２にて実行され、結果が出力される。差動モードでは、ＳＰ信号が存在しないため、ＤＰ（ｎ＋１，ｊ）とＤＰ（ｎ，ｊ）とを用いて、複素除算が複素除算回路１０２にて実行され、結果が出力される。

さて、ＳＦ２方式を表す図５左端のような端部では、位相成分の異なるもの同士からデータを補間しなければいけないことが分かる。そのために周波数ずれによる歪みが生じ、時間内挿後の周波数軸の補間でＦＩＲフィルタを通過する際にはＦＩＲフィルタが持つタップ数分だけ歪みが大きくなり、特に１ｓｅｇ、３ｓｅｇ放送のようにデータの総数が少ない場合は、全体性能を大幅に劣化させてしまう。

そこで、あるモードでは、キャリア補間回路１０３にて端部を検出して、図６に示すとおり、端部では図４に示すようなＴＦ方式を、端部以外では図５に示すようなＳＦ２方式をそれぞれ採用する。また別のモードでは、図５に示すような処理を行うが、ＦＩＲフィルタ通過後のデータに関して、端部補間データから生じるデータについては、ＦＩＲフィルタ通過前のデータに差し替える。このようなアルゴリズムを採用することで、ＦＩＲフィルタによる端部における歪みの拡大を減少させることができるため、全体性能の向上にメリットがある。

図１及び図２中のメモリ３００は、図７及び図８のように複数個に分割されたＳＲＡＭ（Static Random Access Memory）領域を持つ。図７はＳＰメモリの領域分割を、図８はデータメモリの領域分割をそれぞれ示している。図７及び図８では、１ｓｅｇ時ｘ２系統と３ｓｅｇ時とを切り替えることができるように、メモリ３００がシェアされている。

次に、メモリ３００のポインタの発生に関して説明する。ポインタの発生は、モードと同期モード時の補間方法とによって異なる。モードによって使用キャリアの数、アクセス方法等が異なるため、メモリの領域数や、１領域に持つ最大アドレス、場合によってはメモリの使用個数等が変化する。図８に示すとおりである。

なお、差動モード時にはＳＰ信号が存在しないため、メモリ３００の全領域が情報伝送信号のパスからのデータ格納用になり、キャリア補間回路１０３は使用されず、全てのデータが複素除算回路１０２に出力される。このモードは、メモリＩＦ３０１が正常に動作することが期待される前に予め決定されているものとする。

図９は、ＳＰメモリ及びデータメモリのクロック分割を示している。例えば、図８のＳＲＡＭ領域の中に使用しないＳＲＡＭ領域が出る場合がある。その際に待機電力を押さえるため、図９に示すようにクロック系統を分け、使用しないＳＲＡＭに対するクロックの供給をモード選択時に止めてしまうのである。

図９によれば、ｒａｍｃｌｋ＿ｘ１及びｘ２は１ｓｅｇ時のｘブランチ動作時と、３ｓｅｇ時とに動作し、ｒａｍｃｌｋ＿ｙ１及びｙ２は１ｓｅｇ時のｙブランチ動作時と３ｓｅｇ時とに動作する。３ｓｅｇ時の一番大きなデータ量を処理しなければいけないモード（ｍｏｄｅ３で全てのセグメントが同期モード）では、ｒａｍｃｌｋ＿ｘ１及びｘ２とｒａｍｃｌｋ＿ｙ１及びｙ２とによって動作する全てのＳＲＡＭが使用される。このようなシェアリング方法を採用することにより、ＳＲＡＭ使用量の削減と、消費電力削減に大きな効果が見込める。

図１０は、図１中のメモリＩＦ３０１及びキャリア補間回路１０３の詳細を示す図であり、ＳＦ２選択時の接続を表している。図１０の３０１０は、図７及び図８のように複数個に分割されたＳＲＡＭ領域イメージであって、領域毎にアドレスのオフセットを持ち、ＳＰメモリの場合には１領域毎に１シンボル分のＳＰ信号が格納される。

メモリＩＦ３０１は、ＳＲＡＭＩＦ３０１１と、アービタ３０１２と、ＳＰリクエスト発生回路３０１３と、位相合わせ回路３０１４と、バッファ３０１５と、Ｓｙｍ−Ｎカウンタ３０１７と、Ｃカウンタ３０１９と、Ｐカウンタ３０２０と、Ｎカウンタ３０２１と、オフセットセレクタ３０２２と、データ／ＳＰ書き込みリクエスタ３０２３と、データリクエスト発生回路３０２４とを備えている。一方、キャリア補間回路１０３は、周波数フィルタ１０３０と、第１の時間内挿回路３０１６と、第２の時間内挿回路３０１８とを備えている。

メモリＩＦ３０１には、（１）情報伝送信号のパス及びＳＰ信号のパスからの入力データ書き込み要求信号の作成機能と、（２）情報伝送信号のパスから格納されたデータの読み出し要求信号の作成機能と、（３）ＳＰ信号のパスから格納されたデータの読み出し要求信号の作成機能と、（４）機能（１）（２）（３）のアクセス要求の調停機能と、（５）補間演算をするための機能（３）の要求により得られた読み出しデータの位相合わせ機能と、（６）ＳＲＡＭ３０１０のアドレスポインタ作成機能と、（７）ＳＲＡＭ３０１０の実際のアクセス制御機能と、（８）キャリア補間回路１０３に出力する前のデータを確保しておくバッファ機能とが必要である。

機能（１）はデータ／ＳＰ書き込みリクエスタ３０２３により、機能（２）はデータリクエスト発生回路３０２４により、機能（３）はＳＰリクエスト発生回路３０１３により、機能（４）はアービタ３０１２により、機能（５）は位相合わせ回路３０１４により、機能（６）はＳｙｍ−Ｎカウンタ３０１７、Ｃカウンタ３０１９、Ｐカウンタ３０２０、Ｎカウンタ３０２１及びオフセットセレクタ３０２２により、機能（７）はＳＲＡＭＩＦ３０１１により、機能（８）はバッファ３０１５によりそれぞれ実現される。

データ／ＳＰ書き込みリクエスタ３０２３、データリクエスト発生回路３０２４及びＳＰリクエスト発生回路３０１３によって発生したメモリアクセス要求は、アービタ３０１２によって調停され、ＳＲＡＭＩＦ３０１１に伝わる。ＳＲＡＭＩＦ３０１１は、アービタ３０１２で調停された要求が情報伝送信号のパスからの書き込みか、ＳＰ信号のパスからの書き込みか、情報伝送信号のパスから格納されたデータの読み出しか、ＳＰ信号のパスから格納されたデータの読み出しかを判別して、判別された結果に即したポインタをＳｙｍ−Ｎカウンタ３０１７、Ｃカウンタ３０１９、Ｐカウンタ３０２０、Ｎカウンタ３０２１及びオフセットセレクタ３０２２から得て、ＳＲＡＭ３０１０にアクセスを行う。

オフセットセレクタ３０２２には、モードに依存して変化するＳＲＡＭ領域の各先頭アドレスが格納されており、アクセスの中心となる領域を示すＰカウンタ３０２０の値と、ＳＰ信号の配置に関する所定のパターンを示すために存在する０〜３の値を持つＳｙｍ−Ｎカウンタ３０１７の値とにより、ＳＲＡＭ領域の先頭が選択される。選択されたＳＲＡＭ先頭アドレスに、何番目のＳＰ信号を読み出すのかを示すＮカウンタ３０２１の値を足し合わせることで、ＳＲＡＭ３０１０の読み出しアクセスが行われるアドレスが決定される。Ｃカウンタ３０１９は図４に示す時間内挿方式に用いられるカウンタであり、第１の時間内挿回路３０１６における係数を決定するものであって、Ｓｙｍ−Ｎカウンタ３０１７に依存して変化する。

ＳＲＡＭ３０１０へのデータの格納はＳＲＡＭＩＦ３０１１を通じて行い、データ／ＳＰ書き込みリクエスタ３０２３が信号を書くタイミングに合わせて作られる書き込み要求がアービタ３０１２に受け付けられた際に行われる。この領域分割イメージは同期モード時に有効であり、差動モードに切り替わった際には、データメモリとして使用される。その際、同期モード時にて未使用のデータは保護される。差動モードから同期モードに戻ったときには、未使用データは同様に保護される。

ＳＲＡＭ３０１０からのデータ読み出しは、次の手順で行われる。すなわち、同期モードでは、ＳＰリクエスト発生回路３０１３が、所定の領域数（つまり所定のシンボル数）だけＳＰ信号が格納された時を契機にして、アービタ３０１２にデータ読み出し要求を送信する。データ読み出し要求がアービタ３０１２にて受け付けられた後、ＳＲＡＭＩＦ３０１１を通じてデータの読み出しが行われる。

ＳＲＡＭ３０１０から読み出されたデータは、機能（２）に関するデータであれば、複素除算回路１０２に直接出力され、機能（３）に関するデータであれば、位相合わせ回路３０１４を通じてバッファ３０１５に格納され、キャリア補間回路１０３のデータ入力要求に従って、不定期の送出を可能としたタイミングで、データ有効信号を示す「ＶＡＬＩＤ」と共に、キャリア補間回路１０３に出力される。

バッファ３０１５に格納されたデータは周波数フィルタ１０３０からのデータ転送要求があれば、格納されたデータを元に、あるモードでは第１の時間内挿回路３０１６にて、また別のモードでは第２の時間内挿回路３０１８にてそれぞれ補間された結果が周波数フィルタ１０３０に入力される。もちろん、ここで述べた時間内挿処理は、バッファ３０１５にデータが格納される前であっても後ろであってもよい。この回路を持つことにより、システムによって変化するデータ読み出しタイミングの品種毎の調整が不要になるうえ、位相合わせ回路３０１４を通じてＳＲＡＭ３０１０から読み出された後で位相合わせが毎回行われるため、補間に必要な位相合わせ後のデータを保持する必要がなくなり、小面積化に大きなメリットがある。

図１０のメモリＩＦ３０１の特徴は、バッファ３０１５を持ち、キャリア補間回路１０３とのやりとりをハンドシェイクアクセスにすることによって、機能（３）に関するアクセス数を必要最小限に抑えている点にある。また、データ／ＳＰ書き込みリクエスタ３０２３用のデータタイミングはモードによって一意に決まり、データリクエスト発生回路３０２４用のデータタイミングはモードと補間方法と出力開始タイミングとで一意に決まるので、アービタ３０１２が、データ／ＳＰ書き込みリクエスタ３０２３とデータリクエスト発生回路３０２４とのデータ入出力要求を最優先として、それ以外の帯域をＳＰリクエスト発生回路３０１３用に割り当てていることにも特徴がある。ここでいうモードとは、同期モード／差動モード、１ｓｅｇ／３ｓｅｇ等の違いや、規格にあるモードＩ、ＩＩ、ＩＩＩ等、規格によって決定される全ての場合分けを指す。

また、位相合わせ回路３０１４に関しては、前述の数式［１］の演算を実行するために、ＳＰＡ、ＳＰＢの持つ位相をＩＰＣが本来持つべき位相に合わせる必要がある。その際、データ精度の関係から、データ量が増加する可能性があるが、図１０の構成では、位相を合わせる演算処理はメモリＩＦ３０１から出力された後、数式［１］に類するような補間処理の直前に演算されることで、ＳＲＡＭ３０１０の必要量を小さく抑えていることにも特徴がある。

さて、同期モード時の補間方法によって変化するのは、機能（３）すなわち、ＳＰ信号のパス用の読み出しデータである。補間方法には、先に説明した図４〜図６のような例がある。

図４〜図６において、横方向（周波数軸方向）がキャリア補間回路１０３へのデータの出力方向であり、１列にモードによって定められた所定の数のデータが存在する。横方向の１列全てのデータが出力された後、縦方向（時間軸方向）に次の下１列が、キャリア補間回路１０３に対する次の出力データになる。

そのため、機能（１）に関係するＳＲＡＭ３０１０へのデータ書き込みは、情報伝送信号のパスとＳＰ信号のパス用に割り当てられた領域の最大数に従って、最大アドレスが決定するため、領域毎に一意に決まるオフセットアドレスを予め図１０中のオフセットセレクタ３０２２内に持ち、どの領域にアクセスしているのかを示すＰカウンタ３０２０の値に従ったオフセットアドレスと、現在まさにアクセスしている位置を示すＮカウンタ３０２１の値とを足し合わせた値が書き込み用のポインタになる。

機能（２）に関係するＳＲＡＭ３０１０からの読み出しは、機能（１）に関係するＳＲＡＭ３０１０へのデータ書き込みと同様である。

次に、図１０中のキャリア補間回路１０３に関して説明する。図１０によれば、メモリＩＦ３０１から出力されたデータに対して、ＴＦ方式の場合には第１の時間内挿回路３０１６にて、ＳＦ２方式の場合には第２の時間内挿回路３０１８にて、それぞれ係数がかけられる。第１及び第２の時間内挿回路３０１６，３０１８はメモリＩＦ３０１内に存在してもよく、バッファ３０１５への格納以前にあっても支障はない。ＳＲＡＭ３０１０から読み出した後に演算処理があることに特徴があるからである。係数がかけられ、補間されたデータは、周波数フィルタ１０３０に入力される。この周波数フィルタ１０３０は、前述のＦＩＲフィルタに相当する。

さて、ＳＰ信号は伝送路特性推定以外にも使用されることがある。ここでは、上述のメモリアクセス要求に関する機能（１）〜（３）に加えて、（３）’ＣＦＩ系と呼ばれるデータ演算用のＳＰ信号読み出し要求が存在するものとする。

図１１は図１０のメモリＩＦ３０１及びキャリア補間回路１０３がある１つの形態を採った場合の詳細説明図であり、図１２は図１１中のＳＰリクエスト発生回路３０１３のステータス遷移図である。

図１２の例では、機能（３）及び機能（３）’に関して、同一のＳＰ信号を別々のタイミングで読み出す必要がある。そのため、ＳＲＡＭ領域を開放して次のＳＰ信号を保存するための領域にすることが可能であるタイミングを知る必要がある。そこで、２系統のデータ読み出しがそれぞれ終了したか否かを示すステータスと、ＳＲＡＭ領域に読み出し可能なデータが存在するか否かを示すステータスとを用いて、ＳＲＡＭ領域のアクセス可否を制御している。このように伝送路推定系のデータ読み出しと、ＣＦＩ系のデータ読み出しとを図１２に従って監視することで、従来は伝送路推定系とＣＦＩ系とで別々に必要であったＳＲＡＭ領域をシェアすることができるメリットがある。

機能（３）に関係するＳＲＡＭ３０１０からの読み出しは、補間方法に応じて、図１３又は図１４のようになる。

図１３は、図４の処理（ＴＦ選択時）でのメモリ読み出し時のポインタ制御を示す図である。図１３において、Ｐカウンタ３０２０は、メモリアクセスの基準領域を示す最大領域数までカウントすると最初の領域を示す数値に戻るループポインタである。Ｃカウンタ３０１９は、Ｐカウンタ３０２０を基準として、補間に必要なＳＰ信号をどの領域から取得するのかを示すポインタである。Ｃカウンタ３０１９は、例えば０〜３の値を取り得る。Ｃカウンタ３０１９の値が０のとき、Ｐカウンタ３０２０で示されるＳＲＡＭ領域からＳＰ信号を取り出す。Ｃカウンタ３０１９の値が１のときは、Ｐカウンタ３０２０で示されるＳＲＡＭ領域の１つ先の領域からデータＳＰｏと、Ｃカウンタ３０１９で示されるＳＲＡＭ領域の３つ前の領域のデータＳＰｎとを取得し、例えば数式［１］のような演算を行う場合は、（３／４）×ＳＰｎ＋（１／４）×ＳＰｏを補間データ出力とするように演算を行う。Ｎカウンタ３０２１は、ＳＰ信号の左端を初期値として、そこから何番目のＳＰ信号を取得するのかを示すポインタである。Ｐカウンタ３０２０とＣカウンタ３０１９とから、ＳＲＡＭ領域の先頭アドレスがオフセットセレクタ３０２２から求まるので、オフセットセレクタ３０２２の出力にＮカウンタ３０２１のアドレスを足し合わせると、取得すべきＳＰ信号のアドレスポインタが求まる。

全てのカウンタは一周すると元の値に戻るループカウンタであるが、Ｐカウンタ３０２０は、上述のように予め定められた最大のＳＲＡＭ領域数で取りうる数値の最大値が決定し、一領域の読み出しアクセスが完結次第、次の値に変化する。

Ｎカウンタ３０２１は、関係するメモリアクセス毎に変化し、最大数は予め定められたモードによってＳＰ信号の横方向の数が決定付けられるため、一意に定まる。

Ｃカウンタ３０１９は、関係するメモリアクセス毎に変化して４つの値を取り、その値は、Ｓｙｍ−Ｎカウンタ３０１７の値に連動している。

Ｓｙｍ−Ｎカウンタ３０１７は、Ｎカウンタ３０２１が一周する毎に変化し、キャリア補間回路１０３への現在の出力データが縦方向に何番目か（シンボル数）を示すポインタである。

本例の場合、Ｃカウンタ３０１９は、キャリア補間回路１０３における補間係数、演算方法を指し示すポインタにもなりうる。それを示しているのが、図１１である。図１０とは接続が少し異なる。

図１４は、図５及び図６の処理（ＳＦ２選択時）でのメモリ読み出し時のポインタ制御を示す図である。基本的な考え方はＴＦ方式の場合と同様であるが、Ｃカウンタ３０１９は必要なく、Ｓｙｍ−Ｎカウンタ３０１７、Ｐカウンタ３０２０及びＮカウンタ３０２１の各々の値と、オフセットセレクタ３０２２内の予め定められたオフセット値とによって読み出しポインタは一意に決定付けられる。また、補間のための係数はＮカウンタ３０２１の値に依存する。

なお、本システムでは、情報伝送信号のパスからの書き込みと、ＳＰ信号のパスからの書き込みとはタイミングが予め一意に決定関連付けられるため、２種類の書き込み要求をまとめて書いているが、分けても本質的に問題はない。

図１５は、図１０中の周波数フィルタ１０３０の詳細説明図である。図１５に示される回路には、メモリＩＦ３０１とハンドシェイクアクセスする回路を備えたデータバッファ１０３０７が存在し、このデータバッファ１０３０７が空であれば、常にデータ要求をメモリＩＦ３０１に送出することで、必要な補間データを予め先読みし、ＦＩＲフィルタの入力で補間データと補間データとの間に必要な０データをデータセレクタ１０３０８で作り出し、ＦＩＲフィルタへの０データ送出中に次の補間データをメモリＩＦ３０１から得るというデータ転送を繰り返し行うことで、補間データの送出タイミングを緩和した所に特徴がある。

本構成を採ることで、メモリＩＦ３０１の入力までバースト転送だったデータが、そのままの転送レートで送出を続ければ、厳しいパスであるメモリＩＦ３０１とキャリア補間回路１０３との間はハンドシェイクアクセスになり、キャリア補間回路１０３からの出力では、再び後段出力に必要なバースト転送に戻すことができるというメリットがある。

図１５の例では、受信状態を検出する受信状態検出器１０３１１と、モード選択回路１０３０２とを備え、受信状態に応じてモード選択回路１０３０２で選択されたモードに従って、１シンボルあたりのＳＰ数、ＦＩＲフィルタの係数、ＦＩＲフィルタの入力端部処理にかかるキャリアの数がそれぞれ変化する。ただし、モード選択回路１０３０２が有する複数の設定レジスタをソフトウェアから制御することも可能である。１シンボルあたりのＳＰ数は、Ｎカウンタ１０３００によって数えられ、１シンボルの終了毎に１シンボル終了信号が回路１０３０１にて発行される。そして、１シンボル終了信号毎にＳｙｍ−Ｎカウンタ１０３０３が変化する。Ｓｙｍ−Ｎカウンタ１０３０３は、入力信号のシンボル位置（図４の縦軸位置）を示すカウンタである。周波数フィルタ本体１０３０９，１０３１０として、２個のＦＩＲフィルタが存在する。一方の周波数フィルタ１０３０９が狭帯域（Ｎ）フィルタであり、他方の周波数フィルタ１０３１０が広帯域（Ｗ）フィルタである。フィルタ係数は固定値、あるいはレジスタ設定による可変値として、レジスタ１０３０５に予め格納されている。端部処理は、端部処理制御回路１０３０４にて制御される。この端部処理制御回路１０３０４は、周波数フィルタ１０３０９，１０３１０に入力するデータの左端を所定数だけ引き延ばす役割を持つ。引き延ばす数は、周波数フィルタ１０３０９，１０３１０のタップ数等に依存する。Ｓｙｍ−Ｎカウンタ１０３０３及び端部処理制御回路１０３０４の情報を元にして、データ出力選択制御回路１０３０６では、データセレクタ１０３０８と、メモリＩＦ３０１から入力されたデータが格納されるデータバッファ１０３０７とに命令を送り、０データを周波数フィルタ１０３０９，１０３１０に送出するか、データバッファ１０３０７に蓄えられたデータを送出するのかを判断し、データセレクタ１０３０８に指令する。データセレクタ１０３０８は、指令通りにデータを周波数フィルタ１０３０９，１０３１０に送付する。周波数フィルタ１０３０９，１０３１０の結果は、複素除算回路１０２に各々送出される。なお、データバッファ１０３０７からのデータの送出回数と０の送出回数との比は、補間方法に依存して変化する。

本構成によって、例えば、従来の時間軸補間と周波数軸補間とを組み合わせた方式と、周波数軸補間のみ行う１シンボル補間と呼ばれる方式とが、従来の時間軸補間結果を送出するデータパス１系統で実現できるという効果がある。

図１６は図１５中の２つのフィルタ１０３０９，１０３１０の変形例を、図１７は図１６の回路の動作をそれぞれ示している。

図１５では、両フィルタ１０３０９，１０３１０が並行して常に動作し、複素除算回路１０２にて良い方の結果が選択される。一方、図１６によれば、本線系のフィルタ（０）５００と、テスト用のフィルタ（１）５０１とが設けられる。５０２、５０３、５０４、５０５及び５０６はレジスタ、５０７は判断部、５０８及び５０９はセレクタである。

図１７に示すとおり、１６シンボル毎に４シンボルずつテスト用フィルタ５０１の特性を４通りに変化させ、その結果をレジスタ５０３，５０４，５０５及び５０６に格納し、判断部５０７にて最適なものを選択する。そして、選択結果がセレクタ５０８を介して本線系フィルタ５００に設定されるとともに、当該選択結果がテスト用フィルタ５０１にフィードバックされる。このように、本線系フィルタ５００を適応型フィルタとしたことにより、フィルタ数が２であるにもかかわらず、実質的に４つのフィルタを用いた場合と等価になる。

なお、図１７では、テスト用フィルタ５０１の４シンボル毎の結果を元にして、本線系フィルタ５００を設定しているが、テスト用フィルタ５０１の結果は４シンボル毎の結果だけで選ぶとは限らず、システムによっては、例えば、４シンボル毎の結果を、複数回（例えばＮ回：Ｎは１〜１０００回など選択可能としてもよい。）レジスタ５０３〜５０６に積算し続け、４×Ｎシンボル毎に本線系フィルタ５００に選択結果を設定するなどとしてもよい。

また、テスト用フィルタ５０１の結果を選択するための手段として用いる比較方法の一例としては、４つのフィルタ結果から得られる最良のＣＮ値を選択する方法が考えられる。ＣＮには多くの算出方法があり、方式によっては１シンボル補間時にある環境下において、正確なＣＮ値がとれず、実際の性能よりも良い値が出る場合がある。その場合は誤ったフィルタを選択してしまう可能性があるため、４つのフィルタ結果に対して、算出したＣＮ値をレジスタ５０３〜５０６に積算する際、外部から設定した値分だけ悪い値にするという処理を、レジスタ５０３〜５０６で行ってもよい。

以上説明してきたとおり、本発明に係るＯＦＤＭ復調装置は、ＬＳＩ面積の増加を小さくしつつ複数のＳＰ補間方法の実装が可能になり、地上デジタル放送の受信装置等として有用である。

本発明に係るＯＦＤＭ復調装置の概略構成図である。 本発明に係るＯＦＤＭ復調装置の他の概略構成図である。 図１及び図２中のキャリア補間回路の内部処理を示すフローチャート図である。 図３中の第１の時間内挿（ＴＦ）選択時を示すイメージ図である。 図３中の第２の時間内挿（ＳＦ２）選択時の１つの端部処理モードを示すイメージ図である。 図３中の第２の時間内挿（ＳＦ２）選択時の他の端部処理モードを示すイメージ図である。 本発明に係るＳＰメモリの領域分割を示す図である。 本発明に係るデータメモリの領域分割を示す図である。 本発明に係るＳＰメモリ及びデータメモリのクロック分割を示す図である。 図１中のメモリＩＦ及びキャリア補間回路の詳細説明図である。 図１０のメモリＩＦ及びキャリア補間回路がある１つの形態を採った場合の詳細説明図である。 図１１中のＳＰリクエスト発生回路のステータス遷移図である。 図４の処理でのメモリ読み出し時のポインタ制御を示す図である。 図５及び図６の処理でのメモリ読み出し時のポインタ制御を示す図である。 図１０中の周波数フィルタの詳細説明図である。 図１５中の２つのフィルタの変形例を示す図である。 図１６の回路の動作を示すフローチャート図である。

符号の説明

１００ ＦＦＴ回路
１０１ ＳＰ抽出回路
１０２ 複素除算回路
１０３ キャリア補間回路
２００ モード判別回路
３００ メモリ
３０１ メモリＩＦ
４００ 位相決定回路
４０１ 位相発生回路
４０２ ＳＰ発生回路

Claims (17)

1. ＯＦＤＭ（直交周波数分割多重）信号を受信する受信装置におけるＯＦＤＭ復調装置であって、
   前記ＯＦＤＭ信号は、分散パイロット信号が、時間軸方向に所定シンボル間隔で、かつ周波数軸方向に所定キャリア間隔で配置され、連続パイロット信号及び制御情報信号が、所定のキャリア位置に配置され、その他の部分に情報伝送信号が配置された信号であり、
   前記ＯＦＤＭ信号を高速フーリエ変換し、前記高速フーリエ変換後の信号から分散パイロット信号を抽出し、前記抽出された分散パイロット信号に位相を付加し、前記位相が付加された分散パイロット信号と前記情報伝送信号とをメモリに書き込み、その後に前記書き込まれた分散パイロット信号を読み出して位相合わせを行い、前記位相合わせが行われた分散パイロット信号を時間軸方向及び周波数軸方向に補間し、前記メモリから情報伝送信号を読み出して、前記補間結果で複素除算して出力し、前記分散パイロット信号の読み出し要求を所定のタイミングで発生する手段を備えたことを特徴とするＯＦＤＭ復調装置。
2. 請求項１記載のＯＦＤＭ復調装置において、
   前記時間軸方向に補間する回路を複数備え、受信状態によって選択可能であることを特徴とするＯＦＤＭ復調装置。
3. 請求項２記載のＯＦＤＭ復調装置において、
   前記時間軸方向に補間する回路のうち１つは斜め補間方式であることを特徴とするＯＦＤＭ復調装置。
4. 請求項３記載のＯＦＤＭ復調装置において、
   前記斜め補間方式における端部を検出する回路と、
   前記端部の処理のみを時間軸直線補間方式に変更する回路とを備えたことを特徴とするＯＦＤＭ復調装置。
5. 請求項３記載のＯＦＤＭ復調装置において、
   前記斜め補間方式における端部を検出する回路と、
   前記端部のデータを保持する回路と、
   前記端部の周波数軸補間後のデータに関わる部分を検出する回路と、
   前記周波数軸補間後のデータに関わる部分を前記端部のデータに差し替える回路とを備えたことを特徴とするＯＦＤＭ復調装置。
6. 請求項１記載のＯＦＤＭ復調装置において、
   前記分散パイロット信号を前記メモリに書き込む分散パイロット信号書き込み要求を作る回路と、
   前記分散パイロット信号又は前記位相が付加された分散パイロット信号を前記メモリから読み出す分散パイロット信号読み出し要求を作る回路と、
   前記情報伝送信号を書き込むデータ書き込み要求を作る回路と、
   前記情報伝送信号を読み出すデータ読み出し要求を作る回路と、
   前記分散パイロット信号書き込み要求と、分散パイロット信号読み出し要求と、データ書き込み要求と、データ読み出し要求とを調停する回路とを備えたことを特徴とするＯＦＤＭ復調装置。
7. 請求項１記載のＯＦＤＭ復調装置において、
   前記分散パイロット信号又は前記位相が付加された分散パイロット信号を前記メモリから読み出す回路と、
   前記読み出した分散パイロット信号を位相合わせする回路とを備えたことを特徴とするＯＦＤＭ復調装置。
8. 請求項１記載のＯＦＤＭ復調装置において、
   前記メモリから読み出された分散パイロット信号を用いて時間軸内挿を行う回路と、
   前記時間軸内挿を行った後のデータを保持する回路と、
   前記保持された時間軸内挿を行った後のデータを外部からの送出スタートを示す契機によって送出する回路と、
   前記保持された時間軸内挿を行った後のデータが送出された後、また別の時間軸内挿を行った後のデータを作るために、前記メモリに対して、分散パイロット信号の読み出し要求を行う回路とを備えたことを特徴とするＯＦＤＭ復調装置。
9. 請求項１記載のＯＦＤＭ復調装置において、
   前記メモリから読み出された分散パイロット信号を保持する回路と、
   前記保持された分散パイロット信号を外部からの送出スタートを示す契機によって送出する回路と、
   前記送出された分散パイロット信号を用いて時間軸内挿を行う回路と、
   前記分散パイロット信号が送出された後、また別の分散パイロット信号を保持するために、前記メモリに対して、前記別の分散パイロット信号の読み出し要求を行う回路とを備えたことを特徴とするＯＦＤＭ復調装置。
10. 請求項１記載のＯＦＤＭ復調装置おいて、
    前記メモリに関しメモリ領域の先頭アドレスを予め保持する回路と、
    現在の読み出しシンボル位置を示し１シンボル毎に１ずつ増加する第１のカウンタと、
    前記第１のカウンタの値を中心としてどのシンボルから分散パイロット信号を取得するのかを示し０〜３の範囲で１シンボル毎に１ずつ増加する第２のカウンタと、
    前記第２のカウンタの値によって初期化されて、分散パイロット信号が読み出される毎に１ずつ増加する第３のカウンタと、
    前記第１のカウンタの値及び前記第３のカウンタの値を用いて前記メモリ領域の先頭アドレスを選択するオフセット取得回路と、
    シンボルの先頭で必ず初期化され分散パイロット信号が読み出される毎に１ずつ増加する第４のカウンタとを備え、
    前記オフセット取得回路の出力に前記第４のカウンタの値を足し合わせた結果を、前記メモリから分散パイロット信号を読み出す際の読み出しアドレスとすることを特徴とするＯＦＤＭ復調装置。
11. 請求項１記載のＯＦＤＭ復調装置において、
    分散パイロット信号を周波数軸方向に補間する周波数フィルタを備え、
    前記周波数フィルタは、
    時間軸内挿方式の選択結果を保持する回路と、
    入力されるデータを１シンボル終了毎に初期化しつつカウントする第１のカウンタと、
    前記第１のカウンタの値によって１シンボルの終了信号を発生する終了信号発生回路と、
    前記終了信号発生回路によって１シンボル毎にカウントアップされる第２のカウンタと、
    斜め補間方式の端部制御を行う端部処理制御回路と、
    前記第２のカウンタの出力と、前記保持された時間軸内挿方式の選択結果と、前記端部処理制御回路とを用いて制御され、時間軸内挿方式によって異なる有効データの間隔を認識し、有効データ入力と０挿入とを選択するデータ出力選択制御回路とを有することを特徴とするＯＦＤＭ復調装置。
12. 請求項１１記載のＯＦＤＭ復調装置において、
    前記周波数フィルタは、受信状態から自動的に時間軸内挿方式を選択する回路を更に有することを特徴とするＯＦＤＭ復調装置。
13. 請求項１記載のＯＦＤＭ復調装置において、
    前記メモリは、情報伝送信号用の２つのメモリ領域と、分散パイロット信号用の２つのメモリ領域とに分けられ、
    あるモードにおいては全てのメモリ領域にクロックが供給され、別のモードでは片側のメモリ領域のみにクロックが供給され、
    メモリ領域毎にステータスを持つことによって、前記分散パイロット信号用の２つのメモリ領域は、ＯＦＤＭ受信信号が差動モードの場合には情報伝送信号保持用として、ＯＦＤＭ受信信号が同期モードの場合には分散パイロット信号保持用としてそれぞれ使用されることを特徴とするＯＦＤＭ復調装置。
14. 請求項１記載のＯＦＤＭ復調装置において、
    Ｍ及びＮをそれぞれ整数とするとき、同一の分散パイロット信号を使用する独立したＮ個の処理タイミングの異なる読み出し要求がある場合には、前記メモリのＭ個のメモリ領域のそれぞれに、Ｎ個の書き込み完了を示すステータスと、Ｎ個の読み出し完了を示すステータスとを持つことを特徴とするＯＦＤＭ復調装置。
15. 請求項１４記載のＯＦＤＭ復調装置において、
    ある１つのメモリ領域の前記Ｎ個の書き込み完了を示すステータス及びＮ個の読み出し完了を示すステータスの両方が完了状態であることを検出する回路と、
    前記Ｎ個の書き込み完了を示すステータス及びＮ個の読み出し完了を示すステータスの両方が空き状態であることを検出する回路と、
    前記Ｎ個の書き込み完了を示すステータス及びＮ個の読み出し完了を示すステータスの両方が完了状態であることを検出したとき、前記Ｎ個のステータスをクリアして前記１つのメモリ領域を書き込み可能とする回路とを備えたことを特徴とするＯＦＤＭ復調装置。
16. 請求項１記載のＯＦＤＭ復調装置において、
    前記メモリインターフェイスと前記キャリア補間回路との間のデータ転送は、ハンドシェイクアクセスによることを特徴とするＯＦＤＭ復調装置。
17. 請求項１１記載のＯＦＤＭ復調装置において、
    前記周波数フィルタは、適応型フィルタであることを特徴とするＯＦＤＭ復調装置。

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