CN108766953B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，所述半导体器件包括：器件晶圆，所述器件晶圆的正面具有金属互连结构；多个衬垫，与所述金属互连结构电连接；像素晶圆，所述像素晶圆的表面与所述器件晶圆的正面键合；多个导电插塞，贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过电介质隔开。本发明方案可以在降低开关噪声的同时，复用导电插塞以及衬垫作为MIM电容结构中的两层金属，有助于提高空间利用率，降低生产成本。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其是涉及一种半导体器件及其形成方法。
背景技术
在现有的芯片应用中，当数字电路输出信号进行电平转换时，容易产生大的冲击电流，又称为开关噪声。
在现有的一种解决方案中，为了减少开关噪声，设置去耦电容，以在冲击电流过大时对电流进行存储，从而降低开关噪声对器件的影响。
然而，在已有电路中额外增加去耦电容，既占用芯片空间，又增加生产成本。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，可以在降低开关噪声的同时，复用导电插塞以及衬垫作为MIM电容结构中的两层金属，有助于提高空间利用率，降低生产成本。
为解决上述技术问题，本发明实施例提供一种半导体器件，包括：器件晶圆，所述器件晶圆的正面具有金属互连结构；多个衬垫，与所述金属互连结构电连接；像素晶圆，所述像素晶圆的表面与所述器件晶圆的正面键合；多个导电插塞，贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过电介质隔开。
可选的，所述电介质的材料选自：氧化硅以及氮化硅。
可选的，所述半导体器件还包括：介质层，位于所述像素晶圆与所述器件晶圆的正面之间，用于键合所述像素晶圆与所述器件晶圆；其中，所述介质层的材料与所述电介质的材料不同。
可选的，所述多个导电插塞中的一部分包括：适于与电源线连接的电源导电插塞，所述多个导电插塞中的另一部分位于所述电源导电插塞周围的预设范围内。
可选的，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供器件晶圆，所述器件晶圆的正面具有金属互连结构；形成多个衬垫，所述多个衬垫与所述金属互连结构电连接；形成电介质，所述电介质位于一部分衬垫的表面；提供像素晶圆，并将所述像素晶圆与所述器件晶圆的正面键合；形成多个导电插塞，所述多个导电插塞贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过所述电介质隔开。
可选的，所述电介质的材料选自：氧化硅以及氮化硅。
可选的，所述像素晶圆与所述器件晶圆的正面经由介质层键合；其中，所述介质层的材料与所述电介质的材料不同。
可选的，所述多个导电插塞中的一部分包括：适于与电源线连接的电源导电插塞，所述多个导电插塞中的另一部分位于所述电源导电插塞周围的预设范围内。
可选的，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，通过设置多个衬垫与所述金属互连结构电连接，多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过电介质隔开，可以使一部分衬垫与导电插塞连接，不影响电路功能，而另一部分衬垫、电介质以及导电插塞形成金属-电介质-金属(Metal-Insulation-Metal，MIM)电容结构，以作为去耦电容，减少开关噪声。相比于现有技术中，由于缺乏去耦电容导致开关噪声较大，或者由于额外增加去耦电容导致占用芯片空间，采用本发明实施例的方案，可以在降低开关噪声的同时，复用导电插塞以及衬垫作为MIM电容结构中的两层金属，有助于提高空间利用率，降低生产成本。
附图说明
图1是现有技术中一种半导体器件的结构示意图；
图2是本发明实施例中一种半导体器件的形成方法的流程图；
图3至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；
图10是本发明实施例中另一种半导体器件的剖面结构示意图。
具体实施方式
在现有的芯片应用中，当数字电路输出信号进行电平转换时，容易产生大的冲击电流，又称为开关噪声。
参照图1，图1是现有技术中一种半导体器件的结构示意图。
所述半导体器件可以包括器件晶圆100、像素晶圆120以及介质层130。
其中，所述介质层130可以位于所述像素晶圆120与所述器件晶圆100的正面之间，用于键合所述像素晶圆120与所述器件晶圆100。
具体地，所述器件晶圆100可以包括半导体衬底101，所述金属互连结构102位于所述半导体衬底101的正面的表面。
所述半导体器件还可以包括多个衬垫104，所述多个衬垫104与所述金属互连结构102电连接。
在具体实施中，可以在所述金属互连结构102的表面，以淀积方式形成所述多个衬垫104。
所述半导体器件还可以包括多个导电插塞122，贯穿所述像素晶圆120，且所述多个导电插塞122与所述衬垫104连接，以传导电流。
本发明的发明人经过研究发现，在现有的具体应用中，当数字电路输出信号进行电平转换时，容易产生大的冲击电流，又称为开关噪声。随着对CIS器件性能要求的不断提高，对噪声的控制要求越来越高，为了减少开关噪声，在已有电路中额外增加去耦电容，以在冲击电流过大时对电流进行存储，从而降低开关噪声对器件的影响，容易导致芯片空间占用增加，以及增加生产成本的问题。
在本发明实施例中，通过设置多个衬垫与所述金属互连结构电连接，多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过电介质隔开，可以使一部分衬垫与导电插塞连接，不影响电路功能，而另一部分衬垫、电介质以及导电插塞形成MIM电容结构，以作为去耦电容，减少开关噪声。相比于现有技术中，由于缺乏去耦电容导致开关噪声较大，或者由于额外增加去耦电容导致占用芯片空间，采用本发明实施例的方案，可以在降低开关噪声的同时，复用导电插塞以及衬垫作为MIM电容结构中的两层金属，有助于提高空间利用率，降低生产成本。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，图2是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S21至步骤S25：
步骤S21：提供器件晶圆，所述器件晶圆的正面具有金属互连结构；
步骤S22：形成多个衬垫，所述多个衬垫与所述金属互连结构电连接；
步骤S23：形成电介质，所述电介质层位于一部分衬垫的表面；
步骤S24：提供像素晶圆，并将所述像素晶圆与所述器件晶圆的正面键合；
步骤S25：形成多个导电插塞，所述多个导电插塞贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过所述电介质隔开。
下面结合图3至图9对上述各个步骤进行说明。
图3至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图3，提供器件晶圆200，所述器件晶圆200的正面具有金属互连结构202，形成多个衬垫204，所述多个衬垫204与所述金属互连结构202电连接。
在具体实施中，所述器件晶圆200可以包括半导体衬底201，所述金属互连结构202可以位于所述半导体衬底201的正面的表面。
具体地，所述半导体衬底201可以为硅衬底，或者所述半导体衬底201的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于图像传感器的材料，所述半导体衬底201还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(Epitaxy layer，Epi layer)的衬底。优选地，所述半导体衬底201可以为轻掺杂的半导体衬底，且掺杂类型与漏区相反。具体地，可以通过向所述半导体衬底201进行离子注入，实现深阱掺杂(Deep Well Implant)。
进一步地，所述金属互连结构202不仅可以包括各层金属连线，还可以包括位于各层金属线之间的层间介质。
所述形成多个衬垫204的工艺可以包括：形成衬垫层，所述衬垫层覆盖所述金属互连结构；在所述衬垫层的表面形成图形化的衬垫掩膜层；以所述衬垫掩膜层为掩膜，刻蚀所述衬垫层，以得到所述衬垫204。
在具体实施中，所述衬垫的材料可以为金属铝(Al)，以形成铝衬垫(Al Pad)。
参照图4，形成电介质层205，所述电介质层205覆盖所述多个衬垫204以及所述金属互连结构202。
具体地，所述电介质层205的材料可以选自：氧化硅以及氮化硅，其中，所述氧化硅例如可以为SiO2，所述氮化硅例如可以为Si3N4。
在本发明实施例的一种具体实施方式中，可以采用氮化硅作为所述电介质层205，相比于采用氧化硅，由于氮化硅的致密性更高，有助于提高MIM的电容性能，从而提高器件品质。
具体地，所述电介质层205的形成工艺可以采用现场水汽生成(In-situ SteamGeneration，ISSG)、原子层沉积工艺(Atomic Layer Deposition，ALD)、流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积、低压化学气相沉积或流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)等工艺。
在本发明实施例中，优选地，可以采用原子层沉积工艺形成所述电介质层205。由于原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，对电介质层205的均匀度控制更好，并且，由于原子层沉积工艺是以单原子膜形式一层一层沉积形成薄膜，相比于其他沉积工艺，具有更强的填隙能力。
还可以采用现场水汽生成(In-situ Steam Generation，ISSG)工艺形成所述电介质层205。所述ISSG工艺被视为一种低压快速氧化热退火技术，在对淀积的薄膜进行热退火的同时进行补偿氧化生长，有助于形成致密度更高、更均匀的电介质层205。
可以理解的是，所述电介质层205不应当过薄，否则难以实现对冲击电流的电容存储功能；所述电介质层205不应当过厚，否则会影响后续工艺中像素晶圆与所述器件晶圆的正面的键合效果，并且无谓的增加成本。
参照图5，在所述电介质层205的表面形成图形化的电介质掩膜层241。
具体地，所述电介质掩膜层241可以用于在后续工艺中形成电介质。
参照图6，以所述电介质掩膜层241为掩膜，刻蚀所述电介质层205，以得到所述电介质215，所述电介质215位于一部分衬垫204的表面。
需要指出的是，所述一部分衬垫204的数量占所述多个衬垫204的总数量的比例不应当过高，否则容易由于电介质215的绝缘作用，影响电路的正常功能；所述一部分衬垫204的数量占所述多个衬垫204的总数量的比例不应当过低，否则难以对开关噪声进行足够保护。
作为一个非限制性的例子，所述一部分衬垫204的数量占所述多个衬垫204的总数量的5％～50％。
参照图7，提供像素晶圆220，并将所述像素晶圆220与所述器件晶圆200的正面键合。
具体地，所述像素晶圆220与所述器件晶圆200的正面可以经由介质层230键合。
更具体而言，可以先在所述器件晶圆200的表面淀积形成初始介质层，并通过平坦化工艺(Chemical Mechanical Polishing，CMP)对所述初始介质层进行平坦化，以得到介质层230。
优选地，在淀积形成初始介质层的过程中，所述初始介质层覆盖所述多个衬垫204以及所述电介质215，以在后续键合工艺以及其他工艺中对所述多个衬垫204以及所述电介质215进行保护。
进一步地，对所述像素晶圆220与所述器件晶圆200的正面进行键合(Bonding)。
其中，所述介质层230的材料可以选自：氧化硅以及氮化硅，其中，所述氧化硅例如可以为SiO2，所述氮化硅例如可以为Si3N4。
进一步地，所述介质层230的材料与所述电介质215的材料不同。
在本发明实施例中，通过设置所述介质层230的材料与所述电介质215的材料不同，可以在后续形成导电插塞时，避免在刻蚀介质层230的过程中对电介质215产生影响，并且以电介质215的顶部表面作为停止层(Stop layer)。
优选地，可以采用氧化硅作为所述介质层230，相比于采用氮化硅，由于氧化硅的应力低于氮化硅的应力，有助于提高像素晶圆220与所述器件晶圆200的键合品质。
参照图8，形成多个导电插塞222，所述多个导电插塞222贯穿所述像素晶圆200，且所述多个导电插塞222中的一部分与所述衬垫204连接，所述多个导电插塞222中的另一部分与所述衬垫204之间通过所述电介质215隔开。
具体地，形成多个导电插塞222的步骤可以包括：在所述像素晶圆200的表面形成图形化的插塞掩膜层；以所述插塞掩膜层为掩膜，刻蚀所述像素晶圆200，以得到多个导电插塞沟槽。
进一步地，在所述多个导电插塞沟槽内填充导电材料，以形成所述多个导电插塞222。
具体地，所述导电插塞222的材料可以为金属钨(W)。
当所述半导体器件为三维堆叠(Three-dimensional Stack，3D stack)结构时，所述导电插塞222可以称为穿通孔(Through Silicon Via，TSV)。
参照图9，对所述像素晶圆220与所述介质层230进行刻蚀，以形成衬垫窗口，暴露出衬垫204的一部分。
具体地，所述衬垫窗口可以用于引出电源线241或测试线242，以对所述半导体器件进行供电或者测试。
进一步地，所述多个导电插塞222中的一部分包括：适于与电源线241连接的电源导电插塞，所述多个导电插塞222中的另一部分位于所述电源导电插塞周围的预设范围内。
在本发明实施例中，所述多个导电插塞222中的一部分可以包括未设置电介质215，也即未设置MIM结构的导电插塞222，通过设置与电源线241连接的电源导电插塞，可以实现半导体器件的正常供电。
进一步地，所述多个导电插塞222中的另一部分可以包括设置了电介质215，也即设置了MIM结构的导电插塞222，通过设置多个导电插塞222中的另一部分位于所述电源导电插塞周围的预设范围内，可以在电源线241附近作为去耦电容，减少开关噪声。
需要指出的是，如图9所示，所述多个导电插塞222中的另一部分可以包括耦接电源线241的导电插塞，从而在冲击电流过大时对电流进行存储，从而降低开关噪声对器件的影响。
可以理解的是，所述半导体器件还包含有用于测试的导电插塞222，或者用于其他用途的导电插塞222。
在本发明实施例中，通过设置多个衬垫204与所述金属互连结构202电连接，多个导电插塞222中的一部分与所述衬垫204连接，所述多个导电插塞222中的另一部分与所述衬垫204之间通过电介质215隔开，可以使一部分衬垫204与导电插塞222连接，不影响电路功能，而另一部分衬垫204、电介质215以及导电插塞222形成MIM电容结构，以作为去耦电容，减少开关噪声。相比于现有技术中，由于缺乏去耦电容导致开关噪声较大，或者由于额外增加去耦电容导致占用芯片空间，采用本发明实施例的方案，可以在降低开关噪声的同时，复用导电插塞222以及衬垫204作为MIM电容结构中的两层金属，有助于提高空间利用率，降低生产成本。
进一步地，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
具体地，所述多个导电插塞222中的另一部分的数量占所述多个导电插塞222的总数量的比例不应当过高，否则容易由于电介质215的绝缘作用，影响电路的正常功能；所述多个导电插塞222中的另一部分的数量占所述多个导电插塞222的总数量的比例不应当过低，否则难以对开关噪声进行足够保护。
作为一个非限制性的例子，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
参照图10，图10是本发明实施例中另一种半导体器件的剖面结构示意图。与图9相比，所述电介质315在所述衬垫204的表面的覆盖区域为所述衬垫204与所述导电插塞222的横截面区域之间的较小横截面区域，也即设置所述电介质315采用尽可能小的面积隔开所述多个导电插塞222中的另一部分与所述衬垫204，其中，所述横截面的方向平行于器件的载流子的流动方向。
在本发明实施例中，通过设置所述电介质315采用尽可能小的面积隔开所述多个导电插塞222中的另一部分与所述衬垫204，有助于避免额外增加的电介质315对现有的器件产生其他影响，并且有助于降低成本。
在本发明实施例中，还提供一种图像传感器，参照图8，所述半导体器件可以包括：
器件晶圆200，所述器件晶圆200的正面具有金属互连结构202；
多个衬垫204，与所述金属互连结构202电连接；
像素晶圆220，所述像素晶圆220的表面与所述器件晶圆200的正面键合；
多个导电插塞222，贯穿所述像素晶圆220，且所述多个导电插塞222中的一部分与所述衬垫204连接，所述多个导电插塞222中的另一部分与所述衬垫204之间通过电介质215隔开。
进一步地，所述电介质215的材料可以选自：氧化硅以及氮化硅。
所述半导体器件还包括：介质层230，位于所述像素晶圆220与所述器件晶圆200的正面之间，用于键合所述像素晶圆220与所述器件晶圆200；其中，所述介质层230的材料与所述电介质215的材料不同。
所述多个导电插塞222中的一部分可以包括：适于与电源线连接的电源导电插塞，所述多个导电插塞222中的另一部分可以位于所述电源导电插塞周围的预设范围内。
所述多个导电插塞222中的另一部分的数量可以占所述多个导电插塞222的总数量的5％～50％。
关于该半导体器件装置的原理、具体实现和有益效果请参照前文及图2至图10示出的关于半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体器件，其特征在于，包括：
器件晶圆，所述器件晶圆的正面具有金属互连结构；
多个衬垫，与所述金属互连结构电连接；
像素晶圆，所述像素晶圆的表面与所述器件晶圆的正面键合；
多个导电插塞，贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过电介质隔开；
其中，所述多个导电插塞中的一部分包括：适于与电源线连接的电源导电插塞，所述多个导电插塞中的另一部分位于所述电源导电插塞周围的预设范围内。
2.根据权利要求1所述的半导体器件，其特征在于，所述电介质的材料选自：氧化硅以及氮化硅。
3.根据权利要求1所述的半导体器件，其特征在于，还包括：
介质层，位于所述像素晶圆与所述器件晶圆的正面之间，用于键合所述像素晶圆与所述器件晶圆；
其中，所述介质层的材料与所述电介质的材料不同。
4.根据权利要求1所述的半导体器件，其特征在于，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
5.一种半导体器件的形成方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆的正面具有金属互连结构；
形成多个衬垫，所述多个衬垫与所述金属互连结构电连接；
形成电介质，所述电介质位于一部分衬垫的表面；
提供像素晶圆，并将所述像素晶圆与所述器件晶圆的正面键合；
形成多个导电插塞，所述多个导电插塞贯穿所述像素晶圆，且所述多个导电插塞中的一部分与所述衬垫连接，所述多个导电插塞中的另一部分与所述衬垫之间通过所述电介质隔开；
其中，所述多个导电插塞中的一部分包括：适于与电源线连接的电源导电插塞，所述多个导电插塞中的另一部分位于所述电源导电插塞周围的预设范围内。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述电介质的材料选自：氧化硅以及氮化硅。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，
所述像素晶圆与所述器件晶圆的正面经由介质层键合；
其中，所述介质层的材料与所述电介质的材料不同。
8.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述多个导电插塞中的另一部分的数量占所述多个导电插塞的总数量的5％～50％。
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