JP5026623B2 - 高データ速度コネクタシステム - Google Patents

Description

本願は、２００９年３月２５日出願の米国仮出願第６１／１６３，３１５号（参照することによって、全体として本明細書に組み込まれる）の優先権を主張するものである。

本発明は、コネクタの分野に関し、より具体的には、高周波数信号伝達のために好適なコネクタに関する。

高速コネクタは、広範に使用されている主要高性能データ系システムである。一般に、これらのコネクタは、構成要素が高データ速度で相互に通信可能であるように、異なる構成要素をともに接続する。例えば、１０〜１５Ｇｂｐｓのデータ速度が、現在、システムに使用および／または設計されているが、将来のシステムは、データチャネル当たり１７〜２５Ｇｂｐｓへと移行することが予測され得る。加えて、コネクタは、よりコンパクトになりつつあって、これは、システムが利益を享受し得る、かつ将来所望されるであろう、より高いデータ速度は言うまでもなく、より低いデータ速度を提供することを困難にする。

コネクタは、所望のレベルの性能を提供するように構成可能であるが、コネクタは、典型的には、回路基板（例えば、ＰＣＢ）を含む、通信システムの一部である。したがって、回路基板上に搭載された構成要素に対して、可能な通信経路は、第１の回路基板の第１の群のトレースに接続される、接点に信号を挿入するステップを伴い得る。第１の回路基板内の第１の群のトレースは、構成要素からコネクタの接点、第１のコネクタを通って、第２の嵌合コネクタ、次いで、第２の回路基板内のトレース、次いで、第２の構成要素へと延在する。高データ速度を提供することが意図されるシステムにおける重要な課題は、回路基板とコネクタとの間のインターフェースであることが確認されている。典型的には、２つのそのようなインターフェースが存在するため、本課題は、システムの全体的な性能に実質的な影響を及ぼし得る。したがって、コネクタおよび回路基板インターフェースにおける改良が、期待されるであろう。

回路基板は、２つの対の信号ビアと、その２つの対の信号ビア間に配置された接地ビアと、を含む。これらの信号ビアは、回路基板内の信号層のトレースに結合される。接地ビアは、回路基板内の接地平面に結合される。接地ビアおよび信号ビアは両方とも、回路基板上に搭載されるように構成される、コネクタから端子の尾部を受容するように構成される。１つもしくは複数のピン止めビアは、接地ビアに隣接して配置されてもよく、また、接地平面に結合されるが、コネクタから尾部を受容しない。接地および１つもしくは複数のピン止めビアの組み合わせは、電気遮蔽を提供するのに有用であって、したがって、２つの対の信号ビア間のクロストークを防止するのに有用となるように協働する。

ある実施形態では、コネクタは、対の信号端子尾部が、信号ビア内に配置され、接地端子尾部が、接地ビア内に配置されるように、回路基板に搭載されてもよい。回路基板およびコネクタの組み合わせは、相互から遮蔽される、対の信号チャネルを提供可能であって、ピン止めビアは、尾部と信号トレースとの間のインターフェースを通って延在する、遮蔽を提供可能である。

ある実施形態では、信号トレースは、信号トレースが差動式に結合可能であるように、２つの信号ビアから回路基板内に配線されることが可能である。これらの信号は、接地ビアであり得る、ビアの両側の周囲に延在可能であって、信号継電環（collar）は、そうでなければ、２つの信号トレース間に配置されたビアによって、物理的分離の増加から生じ得る、信号トレース間のあらゆる電気分離を最小限にするのに有用となるように使用可能である。

本発明は、一例として例示され、付随の図に限定されない（同参照番号は、類似要素を示す）。

コネクタおよび回路基板アセンブリの実施形態の斜視図を例示する。 コネクタおよび回路基板アセンブリの代替実施形態の斜視図を例示する。 図１に描写される、アセンブリの部分斜視図を例示する。 コネクタ端子と回路基板との間のインターフェースの実施形態の斜視図を例示する。 図３に描写される、インターフェースの簡略斜視図を例示する。 回路基板の実施形態の立面平面図を例示する。 回路基板の代替実施形態の立面平面図を例示する。 図５に描写される、実施形態の追加の特徴を例示する。 図６に描写される、実施形態の追加の特徴を例示する。 回路基板の代替実施形態の立面平面図を例示する。 複数の層を含む、回路基板の実施形態の斜視図を例示する。 いくつかの層が省略された、図１０に描写される、実施形態の斜視図を例示する。 図１１に描写される、実施形態の立面平面図を例示する。 トレース構成の実施形態の立面平面図を例示する。

以下の発明を実施するための形態は、例示的実施形態を説明するものであって、明示的に開示される組み合わせに限定されることを意図するものではない。したがって、別途記載されない限り、本明細書に開示される特徴は、そうでなければ、簡略する目的のために示されない、追加の組み合わせを形成するために、ともに組み合わせてもよい。

プリント回路基板等の回路基板にコネクタを結合するシステムは、時として、スルーホール構成として知られるものを使用する。具体的には、コネクタ内の端子は、回路基板内のビア内に挿入され、次いで、定位置にハンダ付けされるように構成される、尾部を含む。したがって、ビアは、コネクタ内の端子を回路基板内の信号トレースに結合する。そのようなシステムは、優れた機械的特性を提供し、種々のコネクタを回路基板によって支持可能にする。種々のコネクタ設計が存在するが、回路基板におけるインターフェースは、比較的に類似傾向にある。一般に、あるビアは、信号を伝送するために使用され（多くの場合、差動信号構成として）、回路基板内の信号トレースをコネクタ内の信号端子に結合するために使用される。他のビアは、コネクタ内の接地端子を接地平面（例えば、回路基板の接地層）に結合するために使用される。周知のように、不十分に設計されたコネクタは、他の信号端子の電気近接近性（close electrical proximity）によって、信号端子に信号ノイズをもたらす傾向にある。恐らく、あまり理解されていないのは、コネクタと回路基板との間のインターフェースが、システム全体に及ぼし得る影響である。

図１は、例示目的のために、コネクタ２０が部分的に分解された、コネクタおよび回路基板アセンブリ１０の実施形態を例示する。理解され得るように、端子接点３１は、搭載面２４（カードスロット構成として描写される）内に配置され、回路基板５０に延在する、端子の一部であって、描写されるように、ウエハ２２は、複数の端子を所望の配向に支持するために使用される。理解され得るように、これらのウエハは、相互に隣接して配置される。したがって、信号に対する相当な注意が、コネクタだけではなく、コネクタ２０と回路基板５０との間のインターフェースにも必要とされる。

図１Ａは、コネクタアセンブリ２１０、２１１によってともに接合される、回路基板２５０、２５１、２５２を含む、アセンブリの代替実施形態を例示する。理解され得るように、回路基板２５１内のいくつかのビアは、回路基板２５１の両側の端子によって使用可能であるが（例えば、それらは、共有ビアである）、いくつかのビアは、共有されず、したがって、回路基板２５１内の信号トレース（中央平面と称される場合もある）は、他のビアに配線される必要がある。理解され得るように、図１Ａに描写されるような中央平面系アセンブリは、いくつかの類似コネクタアセンブリを含むことが可能であって、中央平面の片側の１つのコネクタアセンブリからの端子のいくつかは、トレースを使用することによって、中央平面の反対側の異なるコネクタアセンブリに配線可能である。したがって、中央平面設計は、相当な柔軟性をもたらし得る。しかしながら、より簡易な設計の場合、コネクタアセンブリは、２つの回路基板（または、ケーブルおよび回路基板）をともに結合してもよい。したがって、一般に、コネクタは、図１に描写される、搭載面と、嵌合面と、を含むことが可能であるが、可能性として、いくつかの変形例が、嵌合面および搭載面において可能である。

図２は、図１に描写される、コネクタアセンブリ１０の特徴を例示する。理解され得るように、端子３０は、信号端子３４と、接地端子３３ａ、３３ｂと、を含む。各端子は、接点部分３０ａと、尾部部分３０ｂと、その間に延在する本体部分３０ｃと、を有する。ある実施形態では、２つの信号端子３４は、信号対として作用するように構成され、動作時、差動信号経路を提供するように、ともに結合するであろう。接地端子３３ｂ等の接地端子は、コネクタ１０の本体内において、２つの異なる差動信号対を相互から遮蔽するのに有用となるであろう。ある実施形態では、描写されるように、接地端子は、差動信号対として作用する、対の端子間により優れた遮蔽を提供するのに有用となるように、信号端子より広くすることが可能である。理解され得るように、一般に、２つの異なる対の信号端子間に接地端子を配置することは、信号対間のクロストークを低減させるのに有用であって、所望のノイズレベルに対して、信号対をより高い周波数で動作させるのに有用となり得る（したがって、より高いデータ速度を可能にする）。例えば、ウエハは、信号端子とブリッジ２５（任意の望ましい伝導性材料から成り、任意の望ましい形状を有し得る）との間の制御されたブロードサイド結合を可能にし、接地端子３３によって提供される接地構造が、対象周波数に対して、実質的に共鳴しないことを確実にするのに有用となるように、離間されるため、図２に描写されるようなコネクタは、１０ＧＨｚを上回るナイキスト周波数で機能するように構成され得る。したがって、そのようなコネクタは、１６Ｇｂｐｓを上回るデータ速度で動作するように構成されると考えられ、２０Ｇｂｐｓを上回るデータ速度でさえ動作し得る。

描写されるように、コネクタ１０は、接地端子をともに結合するための共通結線構造と、電気対象間隔と、を含む。共通結線構造は、種々の形態をとることが可能であって、必須ではないが、より高速での動作の場合、そのような接地の共通結線が、そうでなければ、望ましくないノイズを信号にもたらし得る、電気共鳴を低減させるのに有益であることが確認されている。多くのコネクタに対して、そのような共通結線は、ナイキスト周波数が、８ＧＨｚに近似またはそれを超える場合、費用対効果からより有益となる傾向にあるが、しかしながら、より大型のコネクタは、より低いナイキスト周波数でさえ、共通結線から利益を享受し得る。

図３および４は、コネクタ内の端子と回路基板内のビアとの間のインターフェースを例示する。接地ビア５２は、接地または遮蔽端子３３ａ、３３ｂから尾部を受容するように構成される一方、信号ビア５４は、信号端子３４、３５から尾部を受容するように構成される。描写されるように、これらの接地端子は、信号端子より広い。描写されるように、信号対の列は、信号対間に配置される、接地端子を備える。ある実施形態では、これらの信号対は、コネクタ内でブロードサイド結合され、次いで、尾部におけるエッジ結合へと移行可能であって、エッジ結合は、図５に描写される配置と互換性のある実施形態では、完全に整列された端子を有してもよく、または図６に描写される配置と互換性のある実施形態では、偏移されてもよいことに留意されたい。したがって、対の信号ビア５４は、ウエハの縦軸と直線に配置可能である、またはウエハの縦軸に対して角度を成して、直線に配置可能である。両方とも、性能の観点から同程度であるが、信号端子を縦軸と直線に配置する利点は、配線を簡素化可能にすることである。縦軸に対して、角度を成す配向の利点は、製造プロセスの際、ウエハ内に端子が、それほど多く形成される必要がないことである。

さらに理解され得るように、複数のピン止めビア５５が提供されるが、端子から尾部を受容しない。これらのピン止めビアは、他のビアと同様のサイズであることが可能である、または端子尾部を受容しないため、他のビアより小さくすることが可能であって、より小さいサイズは、よりコンパクトなインターフェースを可能にするという利点をもたらす（同様に、潜在的に、そうでなければ、比較的に容量性となる、インターフェースによって生じ得る、インターフェースにおけるインピーダンスの不連続を低減させる）。ピン止めビア５５は、接地ビア５２に隣接し、描写されるように、接地ビア５２の両側にある。したがって、ピン止めビアは、図４〜９から理解され得るように、回路基板の表面と接地層との間に延在する、信号対間に障壁または遮蔽を効果的に形成可能である。

理解され得るように、２つの別個のウエハがそれぞれ、信号対を形成する端子の１つを提供する、コネクタ構成の場合、これらの端子は、いくつかの構成で配置可能である。図５では、例えば、これらの信号端子は、ウエハと整列される直線を形成する。図６では、これらの信号端子は、ウエハに対して、角度を成す直線を形成する。２つのピン止めビアを備える実施形態では、２つのピン止めビアを接合する想像線は、接地ビアに交差可能である（したがって、直線障壁状構造を形成する）。２つのピン止めビアが提供される場合、それらは、両側（図４〜８に描写されるように）または同一側（信号ビアに対してより偏移される接地ビアを備える）に配置され得ることに留意されたい。中心構成の利点は、信号端子と接地端子との間に存在する共通モードが、より容易に維持可能であることである。信号ビアの配向にかかわらず、接地ビアによって形成される障壁（または、想像線）およびより多くのピン止めビアが、対の信号ビア間に配置されてもよい。

しかしながら、図９から理解され得るように、また、単一のピン止めビアが使用されてもよい。そのような構成は、回路基板内により近接した空間を可能にする傾向となり、したがって、比較的にコンパクトなコネクタ内に優れた電気絶縁を提供するのに有用となり得る。２つのピン止めビアは、接地ビアに付随するように描写されるが、追加のピン止めビアが、所望に応じて、使用可能であることに留意されたい（事実上、障壁支柱をより近位に移動させる、または障壁の長さを拡大させる）。多数のピン止めビアに伴う課題の１つは、信号層を通して、信号トレースを配線することがより困難になることであり得る。したがって、ある用途の場合、３つまたは４つのピン止めビアを各接地ビアと結び付けることは信号トレースを所望の様式で配線することを本質的に不可能にするため、１つまたは２つのピン止めビアが、好ましくあり得る。

図１０〜１２は、回路基板の実施形態の特徴を例示する。一般に、多層回路基板は、上層８２と、信号層８１と、接地層８０（接地平面を含む）と、を含むであろう。より多くの層が使用され得ることを示す目的のために、追加層が、図１０に描写されるが、対称性を確保する（したがって、歪みが生じる潜在性を最小限にする）ために、回路基板が偶数層を有することが一般的であるため、層の総数は、典型的には、偶数となるであろう。したがって、追加層を提供可能であるが、接地層、信号層、および上層が提供される場合、回路基板の反対側に、接地層、信号層、および上層の同一パターンの少なくとも３つ以上の層を提供することが一般的であろう。本構成は、上層、信号層、接地層の順番で描写されるが、また、接地層は、信号層と上層との間にも配置され得ることに留意されたい。接地層と上層との間に信号層を有する利点は、共通対称層設計をとることを想定すると、回路基板の両半分上のトレースが、相互から遮蔽されることである。

接地層および信号層の配向にかかわらず、信号ビアは、典型的には、信号ビアを接地層内の接地平面から電気的に絶縁するように貫通する場合、接地層内のその周囲にアンチパッド７２（描写されるように、アンチパッドは、各信号端子に対して、別個の正方形状であって、コンパクトな配列を可能にするが、両信号端子に対して単一のアンチパッド等の他の構成、またはいくつかの他の形状のアンチパッドも、想定される）を含むであろう。したがって、図１１および１２から理解され得るように、信号トレース６１、６２は、接地層と異なる平面に配置され、信号ビアに電気に結合される。これらの信号トレースは、概して、相互に近接近性を維持するように配線される（差動信号伝達の際、２つの信号トレース間に存在する、差動モードの継続を確保するように）。

従来課題となっていた問題の１つは、信号層を通って延在する、ピン止めビアまたは接地ビア等のビアの周囲における配線の必要性である。図１３は、信号継電環１６３をビア１５２の周囲に延在させる、実施形態を例示する。信号継電環１６３は、接地平面に連結される、接地またはピン止めビアであり得る、ビア１５２から電気的に絶縁される。信号トレース１６１、１６２は、信号トレース対を利用する、２つのトレース間に比較的一貫した結合を確保するように、信号トレース経路を維持可能な距離１６４だけ離間する。描写されるように、信号トレース１６１、１６２は、ビア１５２の両側の周囲に配線される。通常、得られた電気分離は、電気性能に顕著な影響を及ぼすであろう。しかしながら、信号継電環１６３は、信号トレース６１、６２間の電気分離を低減させるため、信号トレース間の実効電気空間は、実質的に維持される。したがって、これらの信号トレースは、信号トレース経路の残りに沿って、距離１６５（信号トレースが距離１６４だけ離間する場合に存在する、電気分離に比較的近似し得る）の２倍に近い電気分離を認める。したがって、描写される構成は、端子尾部と受容ビアとの間のインターフェースから信号トレースを配線するための便宜的様式を可能にする一方、依然として、コンパクトな占有面積を可能にする。したがって、本構成は、コンパクトな空間を可能にする一方、電気性能、特に、１０ＧＨｚを上回るナイキスト周波数を備える周波数等、より高い信号伝達周波数において、優れた電気性能を可能にする。

理解され得るように、本明細書に説明される種々の特徴は、必要に応じて、単独または組み合わせて、使用可能である。したがって、回路基板は、１つもしくは複数の接地ビアに付随する、１つもしくは複数のピン止めビアを含み得る、および／または回路基板は、回路基板の配線性能を改善するのに有用な１つもしくは複数の信号継電環を含み得る。さらに、コネクタは、上述の特徴のうちの１つもしくは複数の特徴に含まれる、回路基板に搭載され得る。

本発明は、その好ましいおよび例示的実施形態の観点から説明された。添付の請求項の範囲および趣旨内において、多数の他の実施形態、修正、および変形例が、本開示を検討することによって、当業者に想起されるであろう。

Claims (19)

1. 搭載面と、嵌合面と、を備える、筐体を含む、コネクタであって、前記筐体は、複数の端子を支持するように構成され、該複数の端子はそれぞれ、スルーホール尾部部分と、嵌合部分と、その間に延在する本体部分と、を含み、前記複数の端子は、第１の信号対と、第２の信号対と、少なくとも１つの接地端子と、を含み、前記第１および第２の信号対はそれぞれ、前記搭載面から前記嵌合面に延在し、その間に差動信号伝達経路を提供するように構成され、前記少なくとも１つの接地端子は、前記第１の信号対を前記第２の対の端子から電気的に遮蔽するように、前記第１と第２の信号対との間に配置される、コネクタと、
   上層と、接地平面を備える接地層と、信号層と、を備える、回路基板であって、該回路基板は、前記第１の信号対の尾部部分に結合される、第１の対の信号ビアと、前記第２の信号対の尾部部分に結合される、第２の対の信号ビアと、を含み、該信号ビアはそれぞれ、前記信号層内のトレースに結合され、前記接地平面から分離され、前記回路基板は、前記上層から前記接地層に延在し、前記信号層を通って延在する、接地ビアをさらに含み、該接地ビアは、前記少なくとも１つの接地端子の尾部部分に結合され、前記接地平面にさらに結合される、回路基板と、
   を含み、
   該回路基板は、前記上層から、前記信号層を通って延在し、前記接地平面に結合される、ピン止めビアをさらに含み、該ピン止めビアは、前記接地ビアに隣接して配置され、前記信号対の中心の間に引かれる想像線は、第１の角度にあり、前記接地ビアおよび前記ピン止めビアを二分し、そこから外側へ延在する前記第１の角度の想像線は、前記第１の対の信号ビアと前記第２の対の信号ビアとの間にある、システム。
2. 前記接地ビアおよび前記ピン止めビアは、前記信号層内において前記第１の対の信号ビアを前記第２の対の信号ビアから遮蔽するように構成される、請求項１に記載のシステム。
3. 前記ピン止めビアは、第１のピン止めビアであって、前記回路基板は、第２のピン止めビアをさらに含み、前記第１および第２のピン止めは、前記第１および第２のピン止めビアおよび前記接地ビアの組み合わせが、前記信号層内の前記第１の対の信号ビアと前記第２の対の信号ビアとの間に、効果的に遮蔽を形成するように構成される、請求項１に記載のシステム。
4. 接地ビアは、前記第１と第２のピン止めビアとの間に配置される、請求項３に記載のシステム。
5. 前記第１および第２のピン止めビアは、前記第１と第２のピン止めビアとの間に延在する想像線が、前記接地ビアを交差するように構成される、請求項４に記載のシステム。
6. 前記第１および第２のピン止めビアは、前記接地ビアより直径が小さい、請求項４に記載のシステム。
7. 前記第１のピン止めビアは、前記接地ビアより直径が小さい、請求項１に記載のシステム。
8. 前記コネクタは、１５Ｇｂｐｓを上回るデータ速度で動作するように構成される、請求項１に記載のシステム。
9. 上層と、
   接地層と、
   前記上層と前記接地層との間に配置される、信号層と、
   前記上層から前記接地層に延在し、前記信号層内の第１の対の信号トレースに結合される、第１の対の信号ビアであって、該第１の対の信号ビアは、前記接地層から電気的に絶縁され、各信号ビアは、端子尾部を受容するように構成される、第１の対の信号ビアと、
   前記上層から前記接地層に延在し、前記信号層内の第２の対の信号トレースに結合される、第２の対の信号ビアであって、該第２の対の信号ビアは、前記接地層から電気的に絶縁され、各ビアは、前記端子尾部を受容するように構成される、第２の対の信号ビアと、
   前記上層と前記接地層との間に延在し、接地層に電気的に結合される、第１の接地ビアであって、前記端子尾部を受容するように構成される、第１の接地ビアと、
   前記接地ビアに隣接して配置され、前記上層と前記接地層との間に延在し、接地層に電気的に結合される、ピン止めビアであって、動作時、該ピン止めビアは、端子尾部を受容するように構成されず、前記第１の対の信号ビアの中心と前記第２の対の信号ビアの中心との間の想像線は、第１の角度にあり、前記ピン止めビアおよび前記接地ビアを二分する前記第１の角度の想像線は、前記第１の対の信号ビアと前記第２の対の信号ビアとの間にある、ピン止めビアと、
   を含む、回路基板。
10. 前記ピン止めビアは、前記接地ビアの第１の側に配置される、第１のピン止めビアであって、前記回路基板は、前記接地ビアの第２の側の第２のピン止めビアをさらに含み、前記第１および第２のピン止めビアは、前記接地ビアと組み合わせて、前記第１の対の信号ビアと前記第２の対の信号ビアとの間に効果的に遮蔽を形成するように配置される、請求項９に記載の回路基板。
11. 前記第２のピン止めビアは、前記第１のピン止めビアと前記第２のピン止めビアとの間の想像線が、前記接地ビアを交差するように配置される、請求項１０に記載の回路基板。
12. 前記接地ビアは、第１の直径を有し、前記ピン止めビアは、第２の直径を有し、該第２の直径は、前記第１の直径より小さい、請求項９に記載の回路基板。
13. 前記接地ビアおよび前記信号ビアは、実質的に同一直径を有する、請求項１２に記載の回路基板。
14. 前記第１の対の信号トレースは、接地ビアおよびピン止めビアのうちの１つの両側の周囲に延在されるように配線され、前記回路基板は、前記接地ビアおよび前記ピン止めビアのうちの１つの周囲に延在し、そこから電気的に絶縁される、信号継電環をさらに含む、請求項９に記載の回路基板。
15. 上層と、
    接地平面を含む、接地層と、
    前記上層と前記接地層との間に配置される、信号層と、
    前記上層から前記接地層に延在し、前記信号層内の一対の信号トレースに結合される、一対の信号ビアであって、該対の信号ビアは、前記接地層から電気的に絶縁され、各ビアは、端子尾部を受容するように構成される、一対の信号ビアと、
    前記上層と前記接地層との間に延在し、前記接地平面に電気的に結合される、ビアと、
    該ビアの周囲に延在し、前記信号層内に配置される、信号継電環であって、該信号継電環は、前記ビアと直接電気的に通信せず、前記対の信号トレースの信号トレースはそれぞれ、前記信号継電環の両側の周囲に延在する、信号継電環と、
    を含む、回路基板。
16. 前記ビアは、端子尾部を受容するように構成された接地ビアおよび端子尾部を受容しないように構成されたピン止めビアのうちの１つである、請求項１５に記載の回路基板。
17. 前記対の信号トレース内のトレースは、動作時、前記信号継電環を使用して、前記２つのトレースをともに結合することによって、電気密結合を維持するように構成され、前記信号継電環は、前記ビアの周囲の経路に沿った点で、前記２つの信号トレース間の実効電気分離を低減するように作用する、請求項１６に記載の回路基板。
18. 前記回路基板は、前記上層と前記接地層との間に延在する、第１のピン止めビアを含み、該第１のピン止めビアは、接地ビアに隣接して配置され、該接地ビアと前記第１のピン止めビアとの間に引かれる想像線は、前記対の信号ビアの片側にある、請求項１５に記載の回路基板。
19. 前記接地ビアに隣接して位置する、第２のピン止めビアをさらに含み、前記第１および第２のピン止めビアは、前記接地ビアの両側に位置する、請求項１８に記載の回路基板。

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