JP5022042B2 - 半導体素子埋め込み支持基板の積層構造とその製造方法 - Google Patents

Description

本発明は、半導体素子埋め込み支持基板の積層構造とその製造方法に関し、特に、支持基板に半導体素子が埋め込まれた後、支持基板を積層させることで形成される積層構造とその製造方法。

電子産業の飛躍的な発展に伴い、電子製品の研究開発は多機能化、高性能化の方向に進み、これにより半導体パッケージ部材の高集積化（Integration）や微細化（Miniaturization）に対する要求を満たすことを目指し、また、半導体パッケージ部材の性能や容量を向上させることで、電子製品の小型化や大容量化、高速化の流れに対応するため、従来においては、マルチチップモジュール（Multi Chip Module、MCM）の方法により半導体パッケージ部材が形成され、この種のパッケージ部材は全体のパッケージのサイズを縮小させ、電気的性能を向上させることが可能であるため、現在のパッケージの主流の1つになっ
ている。このマルチチップモジュールは、単一のパッケージ部材におけるチップ支持部材に少なくとも２つの半導体チップ（Semiconductor Chip）を接合させ、かつ各半導体チップと支持部材との間はスタック（Stack）方式で接合されるものであり、このスタック式
チップパッケージ構造は米国特許第6,798,049号公報に開示されている。

図１は、米国特許第6,798,049号公報に開示されているCDBGA（Cavity-Down Ball Grid Array、キャビティダウンボールグリッドアレイ）パッケージ部材の断面図であり、このCDBGAは、回路層11を有する配線基板10に開口102が形成され、配線基板10の少なくとも一
面に接続パッド11aとボンディングパッド（Bound Pad）11bを有する回路層11が形成され
、この開口102には二つのスタックされた半導体チップ121、122が接合され、この半導体
チップ121、122の間はボンディング層（Bonding Layer）13で電気的接続がなされ、また
、半導体チップ122は例えば金線である導電装置14によって回路層11のボンディングパッ
ド11bに電気的に接続され、その後、封止樹脂15が配線基板10の開口102に充填され、半導体チップ121、122および導電装置14が被覆され、且つ配線基板10の回路層11に絶縁保護層16が形成され、その後、絶縁保護層16に複数の開口16aが形成されることにより接続パッ
ド11aを露出させ、そして絶縁保護層16の開口16aに例えばソルダーボールである導電素子17が形成され、それによってパッケージ製造工程が完了する。

しかしながら、このようなパッケージ部材では、スタックされた半導体チップ121と122がワイヤボンディング（Wire Bond）で回路層11に電気的に接続されるため、ループの高
さによってワイヤボンディングにおけるパッケージの厚さが増加してしまい、これにより軽量化や小型化を達成できなくなる。しかも半導体チップ121、122の間はチップスケールでのフリップチップ接続によるボンディング層13によって電気的接続を行う必要があり、すなわち、半導体チップ121と122は、まずファウンドリで電気的接続のための積層工程が行われた後、パッケージメーカーでパッケージングが行われるため、製造プロセスが複雑になり製造コストが高くなる。

また、スタックで電気的性能やモジュールの性能を向上させる方法では、性能をより向上させるためには、より多くのスタックを行わなければならず、これにより回路層11の複雑度が増し、回路層11のボンディングパッド11bの数を増加させる必要が生じ、限られた
或いは固定された使用面積内で回路密度の向上とボンディングパッド11bの数の増加を達
成しようとする場合、半導体チップ121と122を搭載するための配線基板は回路の微細化を達成する必要があるが、しかしながら、回路の微細化で配線基板の面積を縮小させる効果には限界があり、しかも、半導体チップ121、122が直接スタックされる方法で電気的性能
やモジュールの性能を向上させる場合、スタックされたチップの数量が限られるため、電気的性能を効果的に向上させる目的を達成することが難しい。

そこで、マルチチップモジュールが多層配線基板に接合される密度を向上させ、半導体素子が多層配線基板に設置される面積を縮小させ、ひいては半導体パッケージサイズを縮小させ、同時に半導体パッケージ製造工程の簡略化と製造コストの削減を図ることは、プリント配線基板業界にとって重要な課題となっている。
米国特許第6,798,049号公報

上記従来技術の問題点を解決するため、本発明は主に、半導体素子を支持基板に埋め込むことでモジュール化構造が形成されることが可能な半導体素子埋め込み支持基板の積層構造とその製造方法を提供することを課題とする。

また、本発明は、必要に応じて半導体素子の数を自由に変更することのできる、より良好な製品組み合わせの自由度を得ることが可能な半導体素子埋め込み支持基板の積層構造とその製造方法を提供することを課題とする。

また、本発明は、支持基板のスペースを効果的に利用することでモジュールのサイズを縮小することが可能な半導体素子埋め込み支持基板の積層構造とその製造方法を提供することを課題とする。

また、本発明は、半導体パッケージ製造工程を簡略化し、製造コストを削減することが可能な半導体素子埋め込み支持基板の積層構造とその製造方法を提供することを課題とする。

上記の課題を解決するために、本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法は、第一の支持基板を準備し、第一の支持基板を貫通する開口を少なくとも１つ形成し、第二の支持基板を準備し、第二の支持基板を貫通する開口を少なくとも１つ形成し、第一の支持基板の開口をシールするために第一の支持基板の表面に第一の保護層を形成し、第二の支持基板の開口をシールするために第二の支持基板の表面に第二の保護層を形成し、少なくとも１つの第一の半導体素子を第一の支持基板の開口内に設置するとともに第一の保護層に接合し、少なくとも１つの第二の半導体素子を第二の支持基板の開口内に設置するとともに第二の保護層に接合する工程と、第一と第二の支持基板における第一と第二の保護層が形成されていない表面の間に誘電体層を圧着させ、第一と第二の支持基板の開口に誘電体層を充填し、これにより第一と第二の半導体素子を開口に固定する工程と、第一と第二の保護層を取り除くことで、第一と第二の半導体素子が埋設される積層構造を形成する工程と、を含むことを特徴とする。

前記第一と第二の支持基板は、絶縁基板或いは回路を有する配線基板のどちらか1つで
あってよく、前記第一と第二の保護層はテープ（Tape）であってよい。
また、本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法は、さらに、前記の積層構造の両表面に、少なくとも1つの誘電体層と、誘電体層に積層される回路層
と、回路層が第一と第二の半導体素子の電極パッドに電気的に接続されるために誘電体層に形成される導電構造と、を含む第一と第二のビルドアップ構造をそれぞれ形成する工程と、積層構造と第一と第二のビルドアップ構造とを貫通する複数のめっきスルーホールを形成し、これらのめっきスルーホールを第一と第二のビルドアップ構造に電気的に接続する工程と、第一と第二のビルドアップ構造の外表面に第一と第二のソルダーレジスト層をそれぞれ形成する工程と、をそれぞれ含んでもよい。

上記の半導体素子埋め込み支持基板の積層構造の製造方法により、本発明にかかる半導体素子埋め込み支持基板の積層構造を形成することが可能であり、本発明にかかる半導体素子埋め込み支持基板の積層構造は、貫通する開口が少なくとも１つ形成される第一の支持基板と、貫通する開口が少なくとも１つ形成される第二の支持基板と、第一の支持基板の開口に設けられるとともに複数の電極パッドを備える能動面とそれに対向する非能動面を有してもよい少なくとも１つの第一の半導体素子と、第二の支持基板の開口に設けられるとともに複数の電極パッドを備える能動面とそれに対向する非能動面を有してもよい少なくとも１つの第二の半導体素子と、第一と第二の支持基板の間に挟持され、且つ第一と第二の支持基板の開口中に充填されることで第一と第二の半導体素子をそれぞれ開口に固定させる誘電体層と、を含む。

また、本発明にかかる半導体素子埋め込み支持基板の積層構造は、さらに、それぞれ第一と第二の支持基板の外表面に形成され、少なくとも1つの誘電体層と、誘電体層に積層
される回路層と、回路層が半導体素子の電極パッドに電気的に接続されるために誘電体層に形成される導電構造とを含む第一のビルドアップ構造と第二のビルドアップ構造と、第一と第二の支持基板と、第一と第二のビルドアップ構造と誘電体層とを貫通し、それによって第一と第二のビルドアップ構造の回路層に電気的に接続されるための複数のめっきスルーホールと、第一及び第二のビルドアップ構造の外表面にそれぞれ形成される第一のソルダーレジスト層と第二のソルダーレジスト層と、を含んでもよい。

従来技術と比較して、本発明は、半導体素子を支持基板に埋め込み、支持基板の表面と半導体素子の能動面に保護層を形成し、その後、支持基板において保護層が形成されていない表面の間に誘電体層を圧着することで、モジュール化構造が形成されるため、支持基板のスペースを効果的に利用することでモジュールのサイズを縮小させることが可能になり、また、メモリチップに応用される積層構造においては必要に応じて組み合わせを自由に変更することにより所要の記憶容量を構成することが可能になり、これにより半導体パッケージ製造工程を簡略化し、製造コストを削減することが可能になる。さらに、本発明では、支持基板の表面に、第一と第二のビルドアップ構造と、その支持基板表面の第一と第二のビルドアップ構造に電気的に接続されるための複数のめっきスルーホールとが形成されてもよく、これにより半導体素子埋め込み支持基板の積層構造が形成され、当該積層構造は他の導電素子や外部電子装置、例えばプリント配線基板などと電気的に接続されることが可能である。

以下、具体的な実施例によって本発明の実施形態を説明する。この技術分野に精通する者は、本明細書に掲載の内容により、本発明のその他の利点や効果を容易に理解することが可能である。また、本発明は他の異なる具体的な実施例によって実施され応用されることが可能であり、さらに、本明細書に記載の内容は、本発明の要旨を逸脱しない範囲で、異なる観点や応用に基いて様々な修飾や変更を実施することが可能である。

以下、図2-Aから図2-Fによって本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法を詳細に説明する。
図2-Aに示すように、まず第一の支持基板21aと第二の支持基板21bを用意し、この第一
の支持基板21aと第二の支持基板21bにはそれぞれ少なくとも１つの貫通する開口211aと211bを形成し、第一の支持基板21aと第二の支持基板21bの表面にそれぞれ第一の保護層22aと第二の保護層22bを形成することにより、第一の保護層22aと第二の保護層22bによって開口211a、211bの一端がシールされる。そして、少なくとも1つの第一の半導体素子23aと少なくとも1つの第二の半導体素子23bを第一と第二の支持基板の開口211a、211bに設置し、第一の半導体素子23aと第二の半導体素子23bをそれぞれ第一と第二の保護層22a、22bに接合する。

第一と第二の支持基板は、絶縁基板または回路を有する配線基板であり、第一と第二の
保護層22a、22bは例えばテープ（Tape）であり、このテープの粘着効果によって第一と第二の半導体素子23a、23bを第一と第二の支持基板21a、21bの開口211a、211bに接合させる。第一と第二の半導体素子23a、23bはそれぞれ能動面231a、231bとそれに対向する非能動面232a、232bを有し、能動面231a、231bにはそれぞれ複数の電極パッド233a、233bが形成されている。第一と第二の半導体素子23a、23bの能動面231a、231bをそれぞれ第一と第二の保護層22a、22bに接合し、これにより後述する圧着工程において第一と第二の保護層がそれぞれ第一と第二の半導体素子23a、23bの能動面231a、231bを保護するようにする。

図2-Bに示すように、第一の支持基板21aにおいて第一の保護層22aが形成されていない
表面と第二の支持基板21bにおいて第二の保護層22bが形成されていない表面との間に誘電体層24を圧着し、図の矢印が示す方向へ基板を押圧して、誘電体層24の一部を第一と第二の支持基板21a、21bの開口211a、211bに圧入することで第一と第二の半導体素子23a、23bをその開口211a、211bに固定させ、これにより図2-Cに示す構造が形成される。

図2-Dに示すように、次に第一と第二の保護層22a、22bを取り除くことにより、第一と
第二の半導体素子23a、23bが埋設される積層構造2が形成される。
図2-Eに示すように、積層構造2の両表面に第一のビルドアップ構造25aと第二のビルド
アップ構造25bを形成してもよく、このうち第一のビルドアップ構造25aは、少なくとも1
つの誘電体層251aと、誘電体層251aに積層される回路層252aと、回路層252aが第一の半導体素子23aの電極パッド233aに電気的に接続されるために誘電体層251aに形成される導電
構造253aと、を含み、また、第二のビルドアップ構造25bは、誘電体層251bと、誘電体層251b上に積層される回路層252bと、回路層252bが第二の半導体素子23bの電極パッド233bに電気的に接続されるために誘電体層251bに形成される導電構造253bと、を含む。それと同時に、積層構造2と第一のビルドアップ構造25aと第二のビルドアップ構造25bを貫通する複数のめっきスルーホール（PTH）26を形成することにより、回路層252a、252bを電気的に接続させる。

また、注意すべき点は、第一と第二のビルドアップ構造25a、25bは、図面に示すような1層には限定されず、実際の電気的要求に応じて多層化を行うことが可能である。
図2-Fに示すように、さらに第一のビルドアップ構造25aと第二のビルドアップ構造25b
の外表面にそれぞれ第一のソルダーレジスト層27aと第二のソルダーレジスト層27bを形成してもよい。

以上に述べた製造方法で本発明にかかる半導体素子埋め込み支持基板の積層構造が形成される。図2-Dに示すように、この積層構造は主として、それぞれ少なくとも１つの貫通
する開口211aと211bが形成される第一の支持基板21aと第二の支持基板21bと、それぞれ第一と第二の支持基板の開口211a、211bに接合され、かつ複数の電極パッド233a、233bが形成される能動面231a、231bとそれに対向する非能動面232a、232bを有してもよい少なくとも1つの第一の半導体素子23aと第二の半導体素子23bと、第一の支持基板21aと第二の支持基板21bとの間に挟持され、かつ第一と第二の支持基板21a、21bの開口211a、211bに充填
されることで第一と第二の半導体素子23a、23bを開口211a、211bに固定させるための誘電体層24と、を含む。

上記半導体素子埋め込み支持基板の積層構造は、図2-Eに示すように、さらにそれぞれ
第一の支持基板21aと第二の支持基板21bの外表面に形成され、少なくとも1つの誘電体層251a、251bと、誘電体層に積層される回路層252a、252bと、回路層252a、252bが第一と第
二の半導体素子23a、23bの電極パッド233a、233bに電気的に接続されるために誘電体層251a、251bに形成される導電構造253a、253bを含む第一のビルドアップ構造25aと第二のビルドアップ構造25bと、第一と第二の支持基板21a、21b、第一と第二のビルドアップ構造25a、25bおよび誘電体層24を貫通し、それによって回路層252a、252bが電気的に接続されるための複数のめっきスルーホール26と、を含むことも可能である。

また、図2-Fに示すように、本発明にかかる半導体素子埋め込み支持基板の積層構造は
、さらにそれぞれ第一と第二のビルドアップ構造25a、25bの外表面に形成される第一のソルダーレジスト層27aと第二のソルダーレジスト層27bを含むことも可能である。

従来技術と比較して、本発明にかかる半導体素子埋め込み支持基板の積層構造とその製造方法では、第一と第二の支持基板21a、21bに複数の半導体素子が埋め込まれることにより、支持基板に接合される半導体素子の数を増加させることが可能であり、これによりその記憶容量を増加させることができる。また、第一と第二の半導体素子23a、23bがあらかじめ第一と第二の支持基板21a、21bの開口211a、211bに接合され、その後、第一と第二の支持基板21a、21bの表面と第一と第二の半導体素子23a、23bの能動面にそれぞれ第一と第二の保護層22a、22bが形成された後、第一の支持基板21aと第二の支持基板21bとが積層されることにより、モジュール化構造が形成されるものであり、これにより、支持基板のスペースを効果的に利用することでモジュールのサイズを縮小することが可能になり、また、必要に応じて異なる組み合わせや変更を行うことにより、異なる使用上の要求に応えることが可能であり、より良好な製品組み合わせの自由度を具備するようになる。また、従来技術と比較して、本発明にかかる半導体素子埋め込み支持基板の積層構造とその製造方法は、半導体パッケージ製造工程を簡略化し、製造コストを削減することが可能になる。

上記の実施例は本発明の原理と効果を説明するための例示に過ぎず、本発明の内容を何ら限定するものではない。本発明の要旨を逸脱しない範囲において、上記の実施例に対し様々な修飾や変更を実施することが可能であることは、当業者にとって明らかであろう。また、そうした修飾や変更が本発明の請求範囲に含まれることは言うまでもない。

米国特許第6,798,049号公報の断面図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第１図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第２図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第３図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第４図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第５図である。 本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法のフロー図の第６図である。

符号の説明

10 配線基板
102、16a、211a、211b 開口
11、252a、252b 回路層
11a 接続パッド
11b ボンディングパッド
121、122 半導体チップ
13 ボンディング層
14 導電装置
15 封止樹脂
16 絶縁保護層
17 導電素子
21a 第一の支持基板
21b 第二の支持基板
22a 第一の保護層
22b 第二の保護層
231a、231b 能動面
232a、232b 非能動面
233a、233b 電極パッド
23a 第一の半導体素子
23b 第二の半導体素子
24、251a、251b 誘電体層
253a、253b 導電構造
25a 第一のビルドアップ構造
25b 第二のビルドアップ構造
26 めっきスルーホール
27a 第一のソルダーレジスト層
27b 第二のソルダーレジスト層
2 積層構造

Claims (13)

1. 半導体素子埋め込み支持基板の積層構造の製造方法であって、
   第一の支持基板を準備し、前記第一の支持基板を貫通する開口を少なくとも１つ形成し、第二の支持基板を準備し、前記第二の支持基板を貫通する開口を少なくとも１つ形成し、前記第一の支持基板の開口をシールするために前記第一の支持基板の表面に第一の保護層を形成し、前記第二の支持基板の開口をシールするために前記第二の支持基板の表面に第二の保護層を形成し、少なくとも１つの第一の半導体素子を前記第一の支持基板の開口内に設置するとともに前記第一の保護層に接合し、少なくとも１つの第二の半導体素子を前記第二の支持基板の開口内に設置するとともに前記第二の保護層に接合する工程と、
   前記第一と第二の支持基板における前記第一と第二の保護層が形成されていない表面の間に誘電体層を圧着させ、前記第一と第二の支持基板の開口に前記誘電体層を充填し、これにより前記第一と第二の半導体素子を前記開口に固定する工程と、
   前記第一と第二の保護層を取り除くことで、前記第一と第二の半導体素子が埋設される積層構造を形成する工程と、
   を含むことを特徴とする半導体素子埋め込み支持基板の積層構造の製造方法。
2. 前記第一と第二の支持基板は、絶縁基板或いは回路を有する配線基板のいずれか１つであることを特徴とする請求項1記載の半導体素子埋め込み支持基板の積層構造の製造方法。
3. 前記第一と第二の保護層は、テープ（Tape）からなることを特徴とする請求項１記載の半導体素子埋め込み支持基板の積層構造の製造方法。
4. 前記第一と第二の半導体素子は、それぞれ能動面とそれに対向する非能動面を有し、前記能動面にそれぞれ複数の電極パッドが形成されていることを特徴とする請求項１記載の半導体素子埋め込み支持基板の積層構造の製造方法。
5. 前記積層構造の両表面には、少なくとも１つの誘電体層と、前記誘電体層に積層される回路層と、前記回路層が前記第一と第二の半導体素子の電極パッドに電気的に接続されるために前記誘電体層に形成される導電構造と、を含む第一と第二のビルドアップ構造をさらにそれぞれ形成する工程を含むことを特徴とする請求項４記載の半導体素子埋め込み支持基板の積層構造の製造方法。
6. 前記積層構造と、第一と第二のビルドアップ構造とを貫通する複数のめっきスルーホールを形成し、前記めっきスルーホールを前記第一と第二のビルドアップ構造に電気的に接続する工程をさらに含むことを特徴とする請求項５記載の半導体素子埋め込み支持基板の積層構造の製造方法。
7. 前記第一と第二のビルドアップ構造の外表面に第一と第二のソルダーレジスト層をそれぞれ形成する工程をさらに含むことを特徴とする請求項５記載の半導体素子埋め込み支持基板の積層構造の製造方法。
8. 半導体素子埋め込み支持基板の積層構造であって、
   貫通する開口が少なくとも１つ形成される第一の支持基板と、
   貫通する開口が少なくとも１つ形成される第二の支持基板と、
   前記第一の支持基板の開口に設けられる少なくとも１つの第一の半導体素子と、
   前記第二の支持基板の開口に設けられる少なくとも１つの第二の半導体素子と、
   前記第一と第二の支持基板の間に挟持され、且つ前記第一と第二の支持基板の開口中に充填されることで前記第一と第二の半導体素子を前記開口に固定させる誘電体層と、
   を含むことを特徴とする半導体素子埋め込み支持基板の積層構造。
9. 前記第一と第二の支持基板は、絶縁基板或いは回路を有する配線基板のいずれか１つであることを特徴とする請求項８記載の半導体素子埋め込み支持基板の積層構造。
10. 前記第一と第二の半導体素子は、それぞれ能動面とそれに対向する非能動面を有し、前記能動面にはそれぞれ複数の電極パッドが形成されていることを特徴とする請求項８記載の半導体素子埋め込み支持基板の積層構造。
11. 前記第一と第二の支持基板の外表面にそれぞれ形成され、少なくとも1つの誘電体層と、前記誘電体層に積層される回路層と、前記回路層が前記第一と第二の半導体素子の電極パッドに電気的に接続されるために前記誘電体層に形成される導電構造とを含む少なくとも１つの第一のビルドアップ構造と第二のビルドアップ構造をさらにそれぞれ含むことを
    特徴とする請求項１０記載の半導体素子埋め込み支持基板の積層構造。
12. 前記第一と第二の支持基板と、前記第一と第二のビルドアップ構造と、前記誘電体層とを貫通し、それによって前記第一と第二のビルドアップ構造の回路層に電気的に接続されるための複数のめっきスルーホールをさらに含むことを特徴とする請求項１１記載の半導体素子埋め込み支持基板の積層構造。
13. 前記第一と第二のビルドアップ構造の外表面にそれぞれ形成される第一のソルダーレジスト層と第二のソルダーレジスト層をさらに含むことを特徴とする請求項１１記載の半導体素子埋め込み支持基板の積層構造。

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