JP5021262B2

JP5021262B2 - 半導体メモリ装置

Info

Publication number: JP5021262B2
Application number: JP2006269683A
Authority: JP
Inventors: イルホイ
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-29
Filing date: 2006-09-29
Publication date: 2012-09-05
Anticipated expiration: 2026-09-29
Also published as: JP2007095285A; US7548484B2; US20090231946A1; US20070070783A1; US7961548B2

Description

本発明は、半導体メモリ装置に関し、特に、オフ漏れ電流が多く発生されるバンクのカラムデコーダでバルクバイアス電圧を制御して半導体メモリ装置の全体的なオフ漏れ電流を低減できるようにする技術に関する。

通常、メモリ装置のうち、ＤＲＡＭは、１つのトランジスタと１つのキャパシタとを用いて構成することができるため、その他の記憶装置に比べて集積度が非常に高いという長所がある。また、最近の高速動作に対する要求に合せて様々な技術が提案され、ＤＲＡＭの動作速度が非常に向上した。

これに応じて、低い電圧によって駆動能力がより向上したＤＲＡＭ装置が開発されており、このようなＤＲＡＭは、コンピュータのメインメモリばかりでなく、順次低い電力を用いる家電、モバイル等のアプリケーションとして、その使用範囲が拡大されている。

しかしながら、半導体メモリ装置が高集積化されるにつれて、低い待機電流を実現することが次第に難しくなっている。ここで、低い待機電流を保障するということは、即ち、装置１つ１つのオフ漏れ電流を最小化するということを意味する。

図１は、半導体メモリチップ上で用いられるトランジスタの全体幅を合算して、装置から提示されたトランジスタ別のオフ漏れ電流の値を計算したテーブルである。

同図に示すように、バンクで消耗されるオフ漏れ電流の値は４０．２μＡであり、電圧発生器で消耗されるオフ漏れ電流の値は６．２μＡであり、周辺（ｐｅｒｉｐｈｅｒａｌ）回路で消耗されるオフ漏れ電流の値は１２．４μＡとなる。

即ち、バンク、電圧発生器及び周辺回路のうち、バンクで用いられるトランジスタの幅が最も広く、その幅を合算して計算したオフ漏れ電流の値も、またバンクで最も大きいということが分かる。また、バンクで最も広い幅を占める部分は、カラムデコーダであり、カラムデコーダの最終駆動部とフリー駆動部とにおいて占めるオフ漏れ電流の比重が全体バンクの４２．８％となる。

図２は、バンクの各回路がオフ漏れ電流に寄与する部分をシミュレーションしたグラフである。図２のシミュレーションの結果を見れば、カラムデコーダから発生するオフ漏れ電流の値が全体バンクから発生する値の５０％以上を占めていることが分かる。

図３は、従来のカラムデコーダ５に関する詳細回路図である。

従来のカラムデコーダ５は、フリー駆動部１と駆動部２とを備える。

フリー駆動部１は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に直列接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１〜Ｎ３とを備える。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とは、共通ゲート端子を介して制御信号ＢＹＰを受信し、フリー駆動部１の出力端の役割を果す共通ドレインを介して駆動部２にステート出力信号を出力する。前記制御信号ＢＹＰは、バンク情報を有するパルス信号である。ＮＭＯＳトランジスタＮ２，Ｎ３は、それぞれのゲート端子を介してコード信号ＹＣＯＤ１とＹＣＯＤ２とをそれぞれ受信する。コード信号ＹＣＯＤ１とＹＣＯＤ２は、それぞれ半導体メモリ装置のセルマトリックス３内の多数のセルのうち、対応するセルに対するカラムアドレス情報を有する。

駆動部２は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に接続されたＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４とを備える。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４との共通ゲート端子は、駆動部２の入力端の役割を果し、共通ドレインは、駆動部２の出力端の役割を果す。駆動部２の入力端は、フリー駆動部１の出力端に接続されてフリー駆動部１からステート出力信号を受信する。後述する所定の条件が満たされると、駆動部２は、対応するカラム選択信号、例えば、Ｙｉ０を生成してセルマトリックス３に提供する。カラム選択信号Ｙｉ０は、２つのコード信号ＹＣＯＤ１及びＹＣＯＤ２によって指定されたセルマトリックス３内の対応セルのアドレスを示す。

ＰＭＯＳトランジスタＰ１，Ｐ２は、バルクを介して電源電圧ＶＤＤの印加を受け、ＮＭＯＳトランジスタＮ１〜Ｎ４は、バルクを介して接地電圧ＶＳＳの印加を受ける。

このような構成を有する多数のカラムデコーダが１つのバンクを構成するに従い、多数のカラム選択信号、例えば、Ｙｉ０〜Ｙｉｎがセルマトリックス３に出力される。ここでｎは整数である。

即ち、フリー駆動部１は、カラム選択動作に必要なコード信号ＹＣＯＤ１及びＹＣＯＤ２を受信して２つのコード信号がイネーブルされた状態、例えば、論理ハイ（ｈｉｇｈ）を有する場合、多数のカラムデコーダのうちの１つを選択して対応するカラム選択信号Ｙｉ０をイネーブルさせる。

そして、制御信号ＢＹＰは、カラム選択のためのカラムアクセス動作が行なわれなかった場合は、ディセーブルされた状態、例えば、論理ロー（ｌｏｗ）になって、カラム選択信号Ｙｉを、ディセーブルされた状態、例えば、論理ローにセットする。その反面、カラムアクセス動作が行なわれる場合、制御信号ＢＹＰが論理ハイにイネーブルされる。このとき、多数のカラムデコーダのうちの１つのカラムデコーダに該当するコードが全てイネーブルされた状態になると、該当カラムデコーダのフリー駆動部１がアクティブになり、その結果、駆動部２のＰＭＯＳトランジスタＰ２がターンオンされてイネーブルされたカラム選択信号Ｙｉ０がセルマトリックス３に出力される。

従って、バンク内において、オフ漏れ電流を最も多く消耗するこのようなカラムデコーダを制御して半導体メモリ装置の全体的なオフ漏れ電流を低減する必要がある。
特開平０８−３０６１９４

本発明は、上記した問題を解決するためになされたものであって、その目的は、オフ漏れ電流が最も多く発生するカラムデコーダのバルクバイアス電圧を制御して半導体メモリ装置の全体的なオフ漏れ電流を低減することができる半導体メモリ装置を提供することにある。

また、本発明の他の目的は、カラムデコーダのソース電圧の電圧レベルを選択的に制御することによって、アクセス動作速度を向上できる半導体メモリ装置を提供することにある。

上記した目的を達成するための本発明の半導体メモリ装置は、カラムアドレス情報を含むコード信号を受信し、カラムアクセス動作の際に前記コード信号がイネーブルされる状態で互いに一致する場合、イネーブルされる信号を出力し、前記コード信号が互いに一致しない場合、ディセーブルされる信号を出力するフリー駆動部と、前記フリー駆動部からイネーブルされる信号が出力されると、カラム選択信号をアクティブにして、前記フリー駆動部からディセーブルされる信号が出力されると、前記カラム選択信号を非アクティブにさせる駆動部とを備え、前記フリー駆動部及び前記駆動部に備えられたＰＭＯＳトランジスタのバルクバイアス電圧に電源電圧より電圧レベルの高いポンプ電圧が印加され、前記フリー駆動部及び前記駆動部に含まれたＮＭＯＳトランジスタのバルクバイアス電圧に接地電圧より電圧レベルの低いバックバイアス電圧が印加されるカラムデコーダを備えたことを特徴とする。

また、前記フリー駆動部が、電源電圧端と第１ノードとの間に直列接続され、共通ゲート端子を介して前記カラムアクセス動作の際にアクティブになる制御信号が共通に印加される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、前記第１ノードとソース電圧制御信号印加端との間に直列接続され、それぞれのゲート端子を介して前記コード信号が印加される第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとを備えたことを特徴とする。

また、行アクティブ信号に応じて前記ソース電圧制御信号印加端に接地電圧又はバックバイアス電圧を出力するソース電圧制御部をさらに備えることを特徴とする。

また、前記ソース電圧制御部が、前記行アクティブ信号をレベルシフトしてアクティブ信号を出力するレベルシフタと、前記アクティブ信号の状態に応じて前記ソース電圧制御信号を接地電圧又はバックバイアス電圧レベルで出力する電圧選択部を備えたことを特徴とする。

また、前記アクティブ信号が、待機モードの際に電源電圧レベルを有し、アクティブ動作モードの際にバックバイアス電圧レベルを有することを特徴とする。

また、前記電圧選択部が、前記アクティブ信号がアクティブになる待機モードの際に前記ソース電圧制御信号を接地電圧レベルで出力し、前記アクティブ信号が非アクティブとなるアクティブ動作モードの際に前記ソース電圧制御信号をバックバイアス電圧レベルで出力することを特徴とする。

また、前記電圧選択部が、前記接地電圧端と前記ソース電圧制御信号印加端との間に接続され、ゲート端子を介して前記アクティブ信号が印加される第４ＮＭＯＳトランジスタと、前記バックバイアス電圧印加端と前記ソース電圧制御信号印加端との間に接続され、ゲート端子を介して前記アクティブ信号の反転信号が印加される第５ＮＭＯＳトランジスタとを備えたことを特徴とする。

また、前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのバルクにバックバイアス電圧レベルが印加されることを特徴とする。

また、前記電圧選択部が、前記バックバイアス電圧印加端と接地電圧端との間に接続された第１キャパシタと、前記ソース電圧制御信号印加端と接地電圧端との間に接続された第２キャパシタとをさらに備えることを特徴とする。

また、前記第１キャパシタの静電容量が、前記第２キャパシタの静電容量より大きい値を有することを特徴とする。

また、前記ソース電圧制御部が、１つのバンク内部に備えられることを特徴とする。

また、前記ソース電圧制御部が、多数のバンク外部に多数備えられ、多数の行アクティブ信号に応じて前記多数のバンクにそれぞれ対応する多数のソース電圧制御信号を出力することを特徴とする。

また、前記ソース電圧制御部が、前記多数のバンク外部に備えられた多数の行アクティブ信号のうちのいずれか１つがアクティブになる場合、１つのソース電圧制御信号を出力することを特徴とする。

また、前記ソース電圧制御部が、前記多数の行アクティブ信号をＡＮＤ演算するＡＮＤゲートをさらに備えることを特徴とする。

また、基準電圧に応じてフィードバック入力されたバックバイアス電圧を検出してイネーブル信号を出力するバックバイアス電圧検出部と、前記イネーブル信号に応じて前記バックバイアス電圧を生成するバックバイアス電圧発生部を備えたバックバイアス電圧生成部とをさらに備えることを特徴とする。

また、前記駆動部が、電源電圧端と接地電圧端との間に直列接続され、共通ゲート端子を介して前記フリー駆動部の出力が印加される第２ＰＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを備えたことを特徴とする。

本発明は、次のような効果を提供する。

第１に、本発明は、オフ漏れ電流が最も多く発生するバンクのカラムデコーダにおいて、バルクバイアス電圧を制御して半導体メモリ装置の全体的なオフ漏れ電流を低減することができるという効果を提供する。

第２に、本発明は、カラムデコーダのフリー駆動部に提供されるソース電圧制御信号の電圧レベルを選択的に調節してアクセス動作の速度を向上させることができるという効果を提供する。

以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。

本発明の実施形態に係る半導体メモリ装置は、カラムデコード部とセルマトリックスとを備え、カラムデコード部は、多数のカラムデコーダを備える。

図４は、本発明に係るカラムデコーダ１０及びセルマトリックス２０を示す図である。

本発明のカラムデコーダ１０は、フリー駆動部１１及び駆動部１２を備える。

フリー駆動部１１は、電源電圧端ＶＤＤとソース電圧制御信号ＮＳＲＣ印加端との間に直列接続されたＰＭＯＳトランジスタＰ３と，ＮＭＯＳトランジスタＮ５〜Ｎ７とを備える。前記ソース電圧制御信号ＮＳＲＣは、接地電圧ＶＳＳ又はバックバイアス電圧ＶＢＢの電圧レベルを有し、前記バックバイアス電圧ＶＢＢは、接地電圧ＶＳＳより低い電圧レベルを有する。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５とは、共通ゲート端子を介して制御信号ＢＹＰを受信するが、前記制御信号ＢＹＰは、バンク情報を有するパルス信号である。また、前記ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５との共通ドレインは、フリー駆動部１１の出力端の役割を果してステート出力信号を提供する。ＮＭＯＳトランジスタＮ６，Ｎ７は、それぞれのゲート端子を介してコード信号ＹＣＯＤ１とＹＣＯＤ２とをそれぞれ受信し、前記コード信号ＹＣＯＤ１，ＹＣＯＤ２は、セルマトリックス２０内の多数のセルのうち、対応するセルに対するカラムアドレス情報を有する。

また、駆動部１２は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に接続されたＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ８を備える。ここで、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ８の共通ゲート端子は、駆動部１２の入力端としてフリー駆動部１１の出力端に接続され、共通ドレイン端子は、駆動部１２の出力端の役割を果す。駆動部１２は、入力端を介してフリー駆動部１１からステート出力信号を受信し、出力端を介してカラム選択信号Ｙｉをセルマトリックス２０に出力する。カラム選択信号Ｙｉは、セルマトリックス２０内の多数のセルのうち、２つのコード信号ＹＣＯＤ１とＹＣＯＤ２とによって指定されたセルを選択するために利用される。

ＰＭＯＳトランジスタＰ３，Ｐ４は、バルクを介してポンプ電圧ＶＰＰの印加を受け、ＮＭＯＳトランジスタＮ５〜Ｎ８は、バルクを介してバックバイアス電圧ＶＢＢの印加を受ける。ポンプ電圧ＶＰＰは、電源電圧ＶＤＤより高い電圧レベルを有する。

このような構成を有するカラムデコーダ１０は、１つのバンクを構成するため、多数備えられ、多数のカラム選択信号Ｙｉ０〜Ｙｉｎをセルマトリックス２０に出力するようになる。

即ち、フリー駆動部１１は、カラム選択動作に必要なカラムアドレス情報を含んでいるコード信号ＹＣＯＤ１及びＹＣＯＤ２を受信し、コードが互いに一致してイネーブルされる状態を有する場合、多数のカラムデコーダのうち、１つのカラムデコーダ、例えば、カラムデコーダ１０を選択してカラム選択信号、例えば、Ｙｉ０をイネーブルさせるようになる。

そして、カラム選択のためのカラムアクセス動作が行なわれない場合、制御信号ＢＹＰは、論理ローレベルにディセーブルされ、カラム選択信号Ｙｉが論理ローレベルにセットされる。その反面、カラムアクセス動作が行なわれる場合、制御信号ＢＹＰが論理ハイレべルにイネーブルされる。このとき、多数のカラムデコーダのうちの１つに該当するコード信号ＹＣＯＤ１，ＹＣＯＤ２が全て論理ハイレベルを有するようになれば、フリー駆動部１１がアクティブになって、論理ローレベルの出力を駆動部１２に伝達する。これに応じて、駆動部１２のＰＭＯＳトランジスタＰ４がターンオンされ、カラム選択信号Ｙｉ０がイネーブルされてセルマトリックス２０に提供される。

従って、本発明のカラムデコーダ１０は、ＰＭＯＳトランジスタＰ３，Ｐ４のバルクバイアス電圧として電源電圧ＶＤＤより高いポンプ電圧ＶＰＰが印加され、ＮＭＯＳトランジスタＮ５〜Ｎ８のバルクバイアス電圧として接地電圧ＶＳＳより低いバックバイアス電圧ＶＢＢが印加される。そして、ＮＭＯＳトランジスタＮ７のソース端子を介して接地電圧ＶＳＳ又はバックバイアス電圧ＶＢＢレベルを有するソース電圧制御信号ＮＳＲＣが印加される。

図５は、従来技術と本発明のカラムデコーダ１０とで消耗されるオフ漏れ電流を比較したグラフである。

同図に示すように、従来技術は、電源電圧ＶＤＤが増加するに従い、急激なオフ漏れ電流の特性を表しており、１．８Ｖ附近で、１つのカラムデコーダ当り、約−５４０ｐＡの値を有することになる。

その反面、本願発明のカラムデコーダ１０は、ソース電圧制御信号ＮＳＲＣが接地電圧ＶＳＳの電圧レベルを有し、ポンプ電圧ＶＰＰが３．３Ｖであり、温度は、オフ漏れ電流の特性をよく表す温度の８５℃であると仮定する時、電源電圧ＶＤＤの増加に従うオフ漏れ電流の値が従来に比べて急激に小さくなり、オフ漏れ電流の特性の変化が少なくなる。これに応じて、本発明において、カラムデコーダ１０のバルクバイアス電圧をポンプ電圧ＶＰＰとバックバイアス電圧ＶＢＢとによって制御することにより、オフ漏れ電流の特性が向上する。

図６は、本発明の他の実施形態に係る半導体メモリ装置を示すものであり、半導体メモリ装置は、カラムデコード部１０′及びセルマトリックス２０を備えるバンク１００と、ソース電圧制御部３０とを備えており、前記カラムデコード部１０′は、多数のカラムデコーダを備える。

ソース電圧制御部３０は、行（ｒｏｗ）アクティブ信号ＲＯＷｂを受信してアクティブモード又は待機モードであるか否かによってカラムデコード部１０′に印加されるソース電圧制御信号ＮＳＲＣを接地電圧ＶＳＳ又はバックバイアス電圧ＶＢＢレベルで出力する。

ここで、ソース電圧制御部３０は、接地電圧ＶＳＳ、バックバイアス電圧ＶＢＢの電源ライン上に位置している。また、バンク１００に入力される行アクティブ信号ＲＯＷｂが論理ローレベルを有する場合、正常的な読み出し又は書き込み動作を行なうため、特定行が選択されるアクティブ状態を示し、論理ハイレベルを有する場合は、プリチャージ動作を行なう待機状態を示す。

ソース電圧制御部３０は、このような行アクティブ信号ＲＯＷｂのロジック状態によってスイッチング動作をして、ソース電圧制御信号ＮＳＲＣを１つのバンク１００内に存在するカラムデコード部１０′、例えば、図４に示すカラムデコーダ１０のフリー駆動部１１のＮＭＯＳトランジスタＮ７のソース端子に印加する。

フリー駆動部１１のＮＭＯＳトランジスタＮ７のソース端子が、ソース電圧制御信号ＮＳＲＣに応じて制御され、ＰＭＯＳトランジスタＰ３のバルクとＮＭＯＳトランジスタＮ５〜Ｎ７のバルクとでポンプ電圧ＶＰＰとバックバイアス電圧ＶＢＢとがそれぞれ印加される。これに応じて、カラムデコード部１０′の中の特定のカラムデコーダ、例えば、カラムデコーダ１０が選択されると、２つのコード信号ＹＣＯＤ１，ＹＣＯＤ２によって指定された対応セルのアドレスを示すカラム選択信号Ｙｉ０がイネーブルされ、セルマトリックス２０に提供される。

図７は、図６のソース電圧制御部３０に関する詳細構成図である。

ソース電圧制御部３０は、レベルシフタ３１、電圧選択部３２を備える。

ここで、レベルシフタ３１は、行アクティブ信号ＲＯＷｂをレベルシフトして、電源電圧ＶＤＤレベルでバックバイアス電圧ＶＢＢレベルにスイング（ｓｗｉｎｇ）するアクティブ信号ＡＣＴｂを出力する。

電圧選択部３２は、ＮＭＯＳトランジスタＮ９，Ｎ１０、インバータＩＶ１及びキャパシタＣ１，Ｃ２を備える。ＮＭＯＳトランジスタＮ９は、接地電圧端ＶＳＳとソース電圧制御信号ＮＳＲＣとの出力端の間に接続され、ゲート端子を介してアクティブ信号ＡＣＴｂが印加される。ＮＭＯＳトランジスタＮ１０は、バックバイアス電圧端ＶＢＢとソース電圧制御信号ＮＳＲＣの出力端の間に接続され、ゲート端子を介してインバータＩＶ１によって反転されたアクティブ信号ｉＡＣＴｂが印加される。キャパシタＣ１は、バックバイアス電圧端ＶＢＢと接地電圧端ＶＳＳとの間に存在する寄生キャパシタであり、キャパシタＣ２は、ソース電圧制御信号ＮＳＲＣの出力端と接地電圧端ＶＳＳとの間に存在する寄生キャパシタである。主にキャパシタＣ１は、キャパシタＣ２より数百〜数千倍程度大きな静電容量を有する。

このような構成を有する本発明のソース電圧制御部３０の動作過程を、図８の動作タイミング図を参照して説明すれば、次の通りである。

まず、待機状態では行アクティブ信号ＲＯＷｂとアクティブ信号ＡＣＴｂとが全て電源電圧ＶＤＤレベルを有する。これに応じて、ＮＭＯＳトランジスタＮ９がターンオンされ、ＮＭＯＳトランジスタＮ１０がターンオフされてソース電圧制御信号ＮＳＲＣが接地電圧ＶＳＳレベルで出力される。従って、待機モードではカラムデコーダ１０のフリー駆動部１１に接地電圧ＶＳＳレベルのソース電圧制御信号ＮＳＲＣが印加される。

その反面、アクティブ状態では、レベルシフタ３１が行アクティブ信号ＲＯＷｂをレベルシフトしてアクティブ信号ＡＣＴｂを出力する。このとき、行アクティブ信号ＲＯＷｂは、接地電圧ＶＳＳレベルを有し、アクティブ信号ＡＣＴｂは、バックバイアス電圧ＶＢＢレベルになる。このとき、キャパシタＣ１の静電容量の大きさは、キャパシタＣ２の数百〜数千倍となるため、バックバイアス電圧ＶＢＢへのレベル遷移は、無視する程度のものとなる。

その後、ＮＭＯＳトランジスタＮ９がターンオフされ、ＮＭＯＳトランジスタＮ１０がターンオンされて、ソース電圧制御信号ＮＳＲＣがバックバイアス電圧ＶＢＢレベルで出力される。従って、アクティブモードでは、カラムデコーダ１０のフリー駆動部１１にバックバイアス電圧ＶＢＢレベルのソース電圧制御信号ＮＳＲＣが印加される。

即ち、オフ漏れ電流を低減するため、カラムデコーダ１０のバルクバイアス電圧を変更する場合、結果的にトランジスタのしきい電圧は高まり、駆動力は低くなるため、動作速度の低下を引き起こすことになる。これを補償するため、本発明では、行アクティブ信号ＲＯＷｂが論理ローレベルにアクティブになる場合、即ち、アクティブモードにおいては、フリー駆動部１１のＮＭＯＳトランジスタＮ７のソース端子にバックバイアス電圧ＶＢＢレベルを有するソース電圧制御信号ＮＳＲＣが印加されるようにする。

これに応じて、駆動部１２のＰＭＯＳトランジスタＰ４のゲート端子に選択的なネガティブ電圧、即ち、接地電圧ＶＳＳ又はバックバイアス電圧ＶＢＢが印加されて、充分な駆動能力を有するように制御するため、オフ漏れ電流によって低下された動作速度を向上させることができるようになる。従って、本発明は、待機モードの際に低電力特性を表すようにし、アクティブモードの際に高速動作特性を取ることができるようにする。

図９は、ソース電圧制御信号ＮＳＲＣの状態に係る本発明のカラムデコーダ１０のカラム選択信号の変化曲線を従来のカラムデコーダ５のカラム選択信号と比較したグラフである。

同グラフに示すように、行アクティブ動作モードの際のソース電圧制御信号ＮＳＲＣをバックバイアス電圧ＶＢＢレベルに制御する場合、カラム選択信号が最も速い立ち上がり特性を有するようになる。

図１０は、本発明の実施形態に係るソース電圧制御部を備えた半導体メモリ装置を示す図である。

図６の実施形態において、１つのバンク１００に１つのソース電圧制御部３０を有するのに対し、図１０の実施形態では、多数のバンク２００Ａの外部に多数のソース電圧制御部３０Ａを備え、ソース電圧制御部３０Ａで全てのバンク２００Ａを制御するソース電圧制御信号、例えば、ＮＳＲＣ<０：３>（これは、ＮＳＲＣ<０>からＮＳＲＣ<３>のこと。）を出力するようになる。

図１１は、本発明の他の実施形態に係るソース電圧制御部を備えた半導体メモリ装置を示す図である。

図１１の実施形態は、図１０の構成と類似しているが、多数のバンク２００Ｂの外部に１つのソース電圧制御部３０Ｂを備える点で異なる。これに伴い、ロジックゲートＡＮＤを利用して、行アクティブ信号ＲＯＷｂ<０：３>（これは、ＲＯＷｂ<０>からＲＯＷｂ<３>のこと。）のうち、いずれか１つの信号がアクティブになる場合、ソース電圧制御信号ＮＳＲＣをバックバイアス電圧ＶＢＢレベルに制御し、多数のバンク２００Ｂに出力する。

このような図１１の実施形態は、ソース電圧制御部が１つで構成され、レイアウトの大きさを最小限に小さくすることができ、キャパシタＣ１の静電容量の大きさがキャパシタＣ２の数百〜数千倍となる場合、用いることができるようになる。

図１２は、本発明に係るソース電圧制御部３０に接続されたバックバイアス電圧生成器を示すブロック図である。

ＶＢＢ生成器６０は、ＶＢＢ検出部４０と、ＶＢＢ発生部５０とを備える。

ＶＢＢ検出部４０は、基準電圧ＶＲＣに基づいてＶＢＢ発生部５０からフィードバック入力されたバックバイアス電圧ＶＢＢのレベルを検出してイネーブル信号ＶＥＮを出力する。前記基準電圧ＶＲＣは、理想的なバックバイアス電圧に非常に近接した電圧レベルを有する。ＶＢＢ発生部５０は、イネーブル信号ＶＥＮに応じて調整されたバックバイアス電圧ＶＢＢを生成してソース電圧制御部３０に出力する。

このような構成を有する図１２の実施形態は、キャパシタＣ１の静電容量の大きさがキャパシタＣ２の数百〜数千倍となる場合にもバックバイアス電圧ＶＢＢレベルが変わることを防止するために用いられる。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

半導体メモリ装置に用いられたそれぞれの構成要素に備えられたトランジスタの幅を合算した構成要素毎のオフ漏れ電流値を示す図である。半導体メモリ装置内のバンクの各構成要素がオフ漏れ電流に寄与する程度をシミュレーションした結果を示す図である。従来のカラムデコーダを示す回路図である。本発明の実施形態に係るカラムデコーダを示す回路図である。従来技術と本発明とのカラムデコーダで発生するオフ漏れ電流を比較したグラフである。本発明の他の実施形態に係るカラムデコーダとソース電圧制御部とを示すブロック図である。図６のソース電圧制御部を示す回路図である。本発明に係るソース電圧制御部に関する動作タイミング図である。従来のカラムデコーダと本発明のカラムデコーダとのカラム選択信号を比較したグラフである。本発明の他の実施形態に係るソース電圧制御部を備えた半導体メモリ装置を示す図である。本発明のさらに他の実施形態に係るソース電圧制御部を備える半導体メモリ装置を示す図である。本発明の実施形態に係るバックバイアス電圧生成器を示すブロック図である。

Claims

カラムアドレス情報を含むコード信号を受信し、カラムアクセス動作の際に前記コード信号がイネーブルされる状態で互いに一致する場合、イネーブルされる信号を出力し、前記コード信号が互いに一致しない場合、ディセーブルされる信号を出力するフリー駆動部と、
前記フリー駆動部からイネーブルされる信号が出力されると、カラム選択信号をアクティブにして、前記フリー駆動部からディセーブルされる信号が出力されると、前記カラム選択信号を非アクティブにさせる駆動部とを備え、
前記フリー駆動部及び前記駆動部に備えられたＰＭＯＳトランジスタのバルクバイアス電圧に電源電圧より電圧レベルの高いポンプ電圧が印加され、前記フリー駆動部及び前記駆動部に含まれたＮＭＯＳトランジスタのバルクバイアス電圧に接地電圧より電圧レベルの低いバックバイアス電圧が印加されるカラムデコーダを備え、
前記フリー駆動部が、電源電圧端とソース電圧制御信号印加端との間に接続され、
行アクティブ信号に応じて前記ソース電圧制御信号印加端に接地電圧又はバックバイアス電圧を出力するソース電圧制御部をさらに備えたことを特徴とする半導体メモリ装置。
前記フリー駆動部が、
前記電源電圧端と第１ノードとの間に直列接続され、共通ゲート端子を介して前記カラムアクセス動作の際にアクティブになる制御信号が共通に印加される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと
前記第１ノードと前記ソース電圧制御信号印加端との間に直列接続され、それぞれのゲート端子を介して前記コード信号が印加される第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
前記ソース電圧制御部が、
前記行アクティブ信号をレベルシフトしてアクティブ信号を出力するレベルシフタと、
前記アクティブ信号の状態に応じて前記ソース電圧制御信号を接地電圧又はバックバイアス電圧レベルで出力する電圧選択部を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
前記アクティブ信号が、待機モードの際に電源電圧レベルを有し、アクティブ動作モードの際にバックバイアス電圧レベルを有することを特徴とする請求項３に記載の半導体メモリ装置。
前記電圧選択部が、前記アクティブ信号がアクティブになる待機モードの際に前記ソース電圧制御信号を接地電圧レベルで出力し、前記アクティブ信号が非アクティブとなるアクティブ動作モードの際に前記ソース電圧制御信号をバックバイアス電圧レベルで出力することを特徴とする請求項３に記載の半導体メモリ装置。
前記電圧選択部が、
接地電圧端と前記ソース電圧制御信号印加端との間に接続され、ゲート端子を介して前記アクティブ信号が印加される第４ＮＭＯＳトランジスタと、
バックバイアス電圧印加端と前記ソース電圧制御信号印加端との間に接続され、ゲート端子を介して前記アクティブ信号の反転信号が印加される第５ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項３に記載の半導体メモリ装置。
前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのバルクにバックバイアス電圧レベルが印加されることを特徴とする請求項６に記載の半導体メモリ装置。
前記電圧選択部が、
前記バックバイアス電圧印加端と接地電圧端との間に接続された第１キャパシタと、
前記ソース電圧制御信号印加端と接地電圧端との間に接続された第２キャパシタとをさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
前記第１キャパシタの静電容量が、前記第２キャパシタの静電容量より大きい値を有することを特徴とする請求項８に記載の半導体メモリ装置。
前記ソース電圧制御部が、１つのバンク内部に備えられることを特徴とする請求項１に記載の半導体メモリ装置。
前記ソース電圧制御部が、多数のバンク外部に多数備えられ、多数の行アクティブ信号に応じて前記多数のバンクにそれぞれ対応する多数のソース電圧制御信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
前記ソース電圧制御部が、多数のバンク外部に備えられた多数の行アクティブ信号のうちのいずれか１つがアクティブになる場合、１つのソース電圧制御信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
前記ソース電圧制御部が、前記多数の行アクティブ信号をＡＮＤ演算するＡＮＤゲートをさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
基準電圧に応じてフィードバック入力されたバックバイアス電圧を検出してイネーブル信号を出力するバックバイアス電圧検出部と、
前記イネーブル信号に応じて前記バックバイアス電圧を生成するバックバイアス電圧発生部を備えたバックバイアス電圧生成部と
をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
前記駆動部が、電源電圧端と接地電圧端との間に直列接続され、共通ゲート端子を介して前記フリー駆動部の出力が印加される第２ＰＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ装置。