JP5018483B2 - 電子デバイスパッケージ、モジュール、および電子機器 - Google Patents

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Description

本発明は電子デバイスパッケージに関し、特に、高速で動作する電子デバイスを用いる電子デバイスパッケージ技術に関する。
図１は、特許文献１に記載された半導体パッケージを示す断面図である。図１に示す半導体パッケージ２００は、半導体デバイス２０６と、該半導体デバイスを包囲するように配置された可撓性基板２０８（「インターポーザ基板」とも言う）と、半導体デバイスの周囲に配置された少なくとも１つの挿入平板２０７とを備えている。
半導体デバイス２０６は、図示下面側に回路面が形成されると共に、この回路面上に外部電極が形成されている。挿入平板２０７は、主にスペーサとして用いられるものであり、例えば金属材料からなり、半導体デバイス２０６と同等の厚みに形成されている。
可撓性基板２０８には、半導体デバイス２０６の外部電極に接続される配線パターン２０５が形成されており、配線パターン２０５の片面または両面は熱可塑性絶縁樹脂層２０３、２０４により被覆されている。
半導体デバイス２０６と配線パターン２０５との電気的接続は、具体的には、導体バンプ２０２を介して行われている。可撓性基板２０８の図示下面側には、樹脂層２０３が部分的に除去され配線パターン２０５が露出された部位（電極パッド）が設けられており、ここにはんだボール２０１が配置されるようになっている。このように構成された半導体パッケージ２００は、はんだボール２０１を介して２次実装基板（例えばマザーボード等）上に実装される。
このように、半導体デバイス２０６側の導体バンプ２０２のピッチよりもはんだボール２０１のピッチが広くなっている構成は、「Ｆａｎ−ｏｕｔ型」と呼ばれることもあり、次のような利点を有している。すなわち、現状、２次実装基板側の外部端子の狭ピッチ化技術が、半導体デバイスのシュリンク化技術（外形サイズの縮小化技術）に十分追いついていけないため、どうしても２次実装基板側の外部端子のピッチが半導体デバイス側に比べて広くなってしまう。したがって、このピッチの差を補うために可撓性基板２０８が用いられ、外部端子間のピッチの拡大が図られている。
なお、図１のようなＦａｎ−ｏｕｔ型のパッケージ構造では、パッケージの上下面に外部端子（電極パッド）が形成されているため、他のパッケージと組み合わせて積層し、３次元型の実装とすることも可能である。
特開２００４−１７２３２２号公報
ところで、図１の従来の半導体パッケージの中には、高速動作をするＣＰＵ（中央演算処理装置）やＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスが用いられるものも多い。このように高速動作をするデバイスが用いられる場合、クロストークなどのノイズの問題を解決する必要がある。このため、可撓性基板２０８の配線パターン２０５のグランドラインを強化する（パターンの面積を増やす）対策が採られることが多い。他方、高速動作を要するＤＲＡＭでは発熱量を下げるために低電圧で動作させる必要あり、この場合、電源ラインを強化する（パターンの面積を増やす）対策が採られることが多い。
いずれにしても、配線パターンのグランドラインまたは電源ラインの面積を増やして強化する必要があり、従来、これを実現するために、例えば配線パターン２０５が多層化された可撓性基板２０８を用い、その配線パターンの一層のほとんど全てがグランドライン等とされることもあった。しかしながら、このような対策では多層型の可撓性基板２０８を用いていることから、半導体パッケージの製造コストが高くなるといった課題が生じていた。
なお、上記課題は、半導体デバイスに代えて例えばＳＡＷデバイス（表面弾性波デバイス）といった電子デバイスが配置された構成においても同様に生じ得るものである。
そこで本発明は上記問題点に鑑みてなされたものであり、その目的は、電子デバイスパッケージの製造コストを抑えるのに有利であり、また、電気的な動作信頼性が高く、機械的な信頼性にも優れた電子デバイスパッケージ、それを搭載したモジュール、および電子機器を提供することにある。
 課題を解決するための手段およびその効果
上記課題を解決するため、本発明の電子デバイスパッケージは、回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも１つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されていることを特徴とする。
上記のような構成によれば、挿入基板がグランドラインまたは電源ラインに接続され、これによりグランドラインまたは電源ラインの強化を行うことが可能である。従来、グランドライン等を強化する場合、可撓性基板の配線層を増やし、例えば、そのうちの一層をグランドラインの強化用に用いるといった手法が採られていたが、本発明によれば、挿入基板によりグランドライン等の強化が行われているため、可撓性基板の配線層を増やす必要がない。もっとも、これは、本発明においてそのような多層の可撓性基板が使用できないことを意図するものではない。すなわち、多層の可撓性基板を使用すると共に、上記のような挿入基板によるグランドライン等の強化を行うようにしてもよい。
本発明の電子デバイスパッケージでは、挿入基板がグランドラインおよび／または電源ラインの一部として用いられ、これによりグランドラインおよび／または電源ラインの強化が行われている。したがって、従来のように可撓性基板の配線層数を増やす必要がなくなるので、より低コストな高速電子デバイスパッケージを実現することができる。また、通常、挿入基板は可撓性基板内の配線パターンに比べその体積（断面積）が十分に大きく、したがって、このような挿入基板をグランドラインおよび／または電源ラインの一部として利用することは、グランドラインおよび／または電源ラインの強化をより効果的に行うことができる点で有利である。
また、本発明の電子デバイスパッケージに用いる挿入基板は、配線パターン折り曲げ部に相当する少なくとも一部を多角形、もしくは円弧にしてもよい。そうすることで、可撓性基板の折り曲げ部の応力集中度合いを低減し、同じ熱可塑性絶縁樹脂層の厚さにおいても機械的な信頼性を向上させることができる。言い換えると、より薄い熱可塑性絶縁樹脂層の厚さにおいても所要の信頼性を満足することが可能となり、パッケージの薄型化、低コスト化につながる。
また、折り曲げ部を多角形、もしくは円弧にすることは、可撓性基板中の配線パターンの曲率を小さくすることであり、配線が曲げられた場合に生じる電気信号の反射発生を抑え、信号伝送の強度損失を抑えるという効果も有する。言い換えれば、信号をより高い強度で裏面まで伝送することが可能となり、一般的に周波数が高くなるにつれて信号強度のロスが大きくなり、安定動作が難しくなることと考え合わせると、本構造は高速動作性に対して有利であると言える。
以下、図面を参照し、本発明の実施の形態について詳しく述べる。なお、以下に説明する実施形態では、本発明の電子デバイスパッケージの一例として半導体パッケージを例に挙げて説明する。
（第１の実施形態）
図２は第１の実施形態の半導体パッケージの縦断面図である。図３は、図２の半導体パッケージの上面図であるが、インターポーザ基板（可撓性基板）の図示は省略されている。
図２に示すように、本実施形態の半導体パッケージ５０は、半導体デバイス（電子デバイス）１と、該半導体デバイス１の周囲に配置された挿入基板２と、これら半導体デバイス１と挿入基板２を包囲するように配置された可撓性のインターポーザ基板５とを有している。半導体デバイス１、挿入基板２、およびインターポーザ基板５のそれぞれの部材自体は、基本的には従来公知のものを利用可能である。本発明の主たる特徴部は、後述するように、インターポーザ基板５の配線パターン（グランドラインまたは電源ライン）と挿入基板２とが電気的に接続されている点にある。
半導体デバイス１は、例えばＣＰＵやＤＲＡＭ等で構成されるものであり、本実施形態では一例として図３に示すように１つの半導体デバイス１のみが配置されている。特に限定されるものではないが、半導体デバイス１の回路面は図示下面側となっており、この面に導体バンプ３４が配置されている。
なお、本発明に係る電子デバイスパッケージでは、ＣＰＵやＤＲＡＭといった半導体デバイスに代えて、ＳＡＷデバイス（表面弾性波デバイス）、ジャイロ素子、水晶振動子、またはチップコンデンサといった電子デバイスが搭載されていてもよい。
挿入基板２は、図３に示すように、本実施形態では半導体デバイス１を包囲する枠状に形成された平板である。すなわち、挿入基板２の中央部には収容部として開口部１１が形成されており、この開口部１１内に半導体デバイス１が配置される構成となっている。挿入基板２の材質は、導電性のものであれば特に限定されるものではないが、例えばＣｕ、Ａｌまたはステンレスなど、電気抵抗が小さい金属であることが好ましい。さらに言えば、これらの金属のうち電源ラインおよびグランドラインの強化用の挿入基板材料としては電気抵抗が最も小さいＣｕが好ましい。他方、グランドラインの電磁波シールド性を特に強化させたい場合では、抵抗が比較的小さく且つ電磁波シールド性に優れたＣｕ-Ｎｉ合金などが好ましい。ただし、挿入基板の材質は前記材料に限定されるものではない。
図２に示すように、挿入基板２の厚みｔ2は半導体デバイス１の厚みｔ1と同一である。もっとも、これらの厚みは完全に同一である必要はないが、厚みｔ1、ｔ2の差は５０μｍ以内であることが好ましく、より好ましくは２０μｍ以内であればよい。この理由は、本実施形態では、挿入基板２および半導体デバイス１上にインターポーザ基板５が接着される構成となっており、挿入基板２と半導体デバイス１の厚みの差が大きいと、境界付近のインターポーザ基板５の密着信頼性が低下する恐れがあるためである。つまり、インターポーザ基板５を接着することを考慮すれば、挿入基板の上面と半導体デバイスの上面とが同一平面上にあることが好ましく、厚みの差（段差）が５０μｍ以内であれば、インターポーザ基板の接着を良好に行うことができる。さらに、段差が２０μｍ以内であれば、接着したインターポーザ基板５の剥離等がより生じにくくなり、長期信頼性の向上した半導体パッケージが得られる。
なお、挿入基板２と半導体デバイス１との厚みを揃えるためには、次のような方法が採られてもよい。すなわち、まず、半導体デバイス１および挿入基板２を、インターポーザ基板５上に固定する。そして、この状態でグラインダー等を利用して、半導体デバイス１と挿入基板２とを同時に研削し、両部材の厚みを揃える。その後、インターポーザ基板５を折り曲げ、半導体デバイス１および挿入基板２上に接着すればよい。
再び図３を参照し、挿入基板２の輪郭サイズ（上面側から見た挿入基板のサイズ）は、半導体パッケージ５０が実装されるマザーボード上のコンタクト領域の大きさに合わせて（同程度となるように）設定されている。また、本実施形態の半導体パッケージ５０では、図示下面のほぼ全領域に外部接続用のはんだボール１０が配置され、この面がコンタクト面となっている。
インターポーザ基板５は単層の配線パターン７を有するものである。本実施形態では、インターポーザ基板５は、２箇所で折り曲げられ、折り曲げられた側のインターポーザ基板の内周面が、挿入基板２および半導体デバイス１の各外周面に貼り付けられている。配線パターン７は、例えば、ＣｕまたはＡｌ等からなり厚みが数μｍ〜数十μｍ（例えば５〜１８μｍ程度）のものであってもよい。また、導体金属粉末がＡｇやＣｕなどである導電性ペーストを配線部分に供給し、加熱硬化させて形成した焼結体の配線であってもよい。
インターポーザ基板５は、より詳細には図４に示すように、絶縁性および可撓性を有する熱可塑性樹脂６を基材として、その内部に配線パターン７が形成されたものである。熱可塑性樹脂６には、シリコーン変性のポリイミドと可撓性エポキシ樹脂とを複合させた材料などを用いることが可能である。この材料の場合、１５０℃〜２００℃まで加熱することにより弾性率が数１０ＭＰａ以下まで低下する（室温では１ＧＰａ程度の弾性率）ため、インターポーザ基板５の折り曲げを容易に行うことができ、また、折り曲げた導体配線パターン７へのダメージも小さい。
また上記材料の場合、加熱することにより接着力が出現するため、インターポーザ基板５と半導体デバイス１等との接着を容易に実施可能である。もっとも、このように接着力を発現する材料は、インターポーザ基板５の熱可塑性樹脂６全体を構成している必要はなく、半導体デバイス１および／または挿入基板２に接する箇所にのみ設けられていてもよい。
図４に示す通り、配線パターン７に対しては、一方の面側から導体バンプ３４、３５が接するようになっており、反対側の面側には、電極パッド９を介してはんだボール１０が接するようになっている。導体バンプ３４、３５について、再び図２を参照して説明すると、導体バンプ３４は半導体デバイス１と配線パターン７とを接続するものであり、導体バンプ３５は挿入基板２と配線パターン７とを接続するものである。なお、これらの導体バンプ３４、３５は異なる符号を付して示されているが、これは導体バンプの配置位置を区別するためのものであり、材質や形状が異なることを意図するものではない。
挿入基板２と配線パターン７とは、導体バンプ３５を介して電気的に接続されており、これにより、挿入基板２がグランド（または電源）に導通した状態となっている。なお、挿入基板２をグランドラインに接続するか、あるいは電源ラインに接続するかは、用いる半導体デバイス１の特性等に応じて適宜選択されるものである。例えば、半導体デバイス１が高周波動作（一例として０．５ＧＨｚ以上）をするものである場合、グランドラインの強化が必要とされる。一方、低電圧で動作する半導体パッケージを構成したい場合には、電源ラインの強化が必要とされる。なお、本実施形態では、グランドラインおよび電源ラインのいずれか一方のみを強化する例について説明するが、第２の実施形態以降ではグランドラインおよび電源ラインの双方を同時に強化する例についても説明する。
なお、当然のことながら、グランド側に接続する場合には配線パターン７のうちのグランドラインと挿入基板２とを接続すればよく、電源側に接続する場合には電源ラインと挿入基板２とを接続すればよい。接続される部位である、グランドラインまたは電源ラインのところにはＡｕまたはＳｎ−Ａｇなどのはんだが形成されていてもよい。
上記のように本実施形態では、挿入基板２をグランド側のパターンに接続し、挿入基板２をアースすることにより、グランドラインの強化を実現することが可能である。このような構成によれば、配線パターンが多層化されたインターポーザ基板５を用意し、そのうちの１層のほぼ全体をグランドラインとするような従来の対策と比較して次の点で有利である。すなわち、インターポーザ基板５に形成された配線パターンの断面積と比較して、挿入基板２の断面積（場合によっては面積も）は格段に大きいことから、本実施形態によれば、従来の対策に比べより効果的にグランドラインの強化を行うことができる。
同様にして、挿入基板２を電源ラインに接続すれば、電源ラインの強化を実現することが可能である。この場合、本実施形態の構成によれば、挿入基板２の断面積等がインターポーザ基板の電源ラインと比較して格段に大きいことから電源ライン強化をより効率的に行うことができる点についても上記と同様である。
挿入基板２は、図５、図６に示すとおり、インターポーザ基板５の折り曲げ部に相当する部分を加工、もしくは突起を形成することで信頼性の向上、電気信号の高速伝送性の向上を実現することができる。ここで言う折り曲げ部に相当する部分とは、図２に示すエッジ４０を指す。エッジの加工例を図５（ａ）、図６（ｂ）を用いて説明すると、挿入基板２は、インターポーザ基板５の折り曲げ部を形成する４辺のエッジを約４５°の角度で削っている。こうすることで、エッジ部の角度が９０°から１３５°に鈍化し、応力の集中度合いを低減することで、クラックの発生を抑えることができる。また、電気的な動作をした場合の、折り曲げられた配線の信号の反射が低減され、信号強度のロスが減ることでより高速の動作が可能となる。
なお、図６（ｂ）では、エッジを４５°の角度で削っているが、図６（ｃ）に示すようにさらに多角化すること、図６（ｄ）に示すようにＲ面にすることで曲率をより一層小さくし、信頼性、高速動作性をさらに改善することが可能である。また、前記の挿入基板２に加工を施すほかに、図６（ｅ）に示すように挿入基板２の端面に樹脂やはんだなどの突起を形成しても良い。
導体バンプ３４、３５について説明を補足すれば、導体バンプ３４、３５はいずれも、Ａｕスタッドバンプ、または、はんだ（Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、もしくはＳｎ−Ｚｎ等）で構成されていてもよく、また、フリップチップ接続も利用可能である。また、インターポーザ基板５（図４参照）において、電極パッド９は、Ａｕ、Ｎｉ／Ａｕ、Ｐｄ、Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、またはＳｎ−Ｐｂ等の材料からなる薄膜であればよく、例えばメッキ法やスパッタ法等により形成可能である。
図２に示す距離ｄ1（デバイス外周と開口部内周との間の距離）に関し、距離ｄ1は例えば２０μｍ以上確保されていることが望ましい。挿入基板２の面積をより大きくするためには距離ｄ1ができるだけ短く、隙間が狭い方が好ましいが、狭すぎると、半導体デバイス１や開口部１１の寸法のバラツキによっては半導体デバイス１と挿入基板２とが干渉してしまう可能性があるためである。
（第２の実施形態）
第１の実施形態では、枠状に形成された単一部材からなる挿入基板２が用いられていたが、本発明はこれに限らず、図７に示すような構成であってもよい。図７は第２の実施形態に係る半導体パッケージを示す上面図であるが、インターポーザ基板の図示は省略されている。なお、以下、第２〜第８の実施形態を例に挙げて本発明の構成例を幾つか説明するが、当然ながら、各実施形態で説明する構成を必要に応じて適宜組み合わせることも可能である。
図７（ａ）に示す半導体パッケージ５１Ａでは、いずれもコ字型に形成され左右対称形をなす一対の挿入基板２ａ、２ｂが用いられている点で上記実施形態と相違している。挿入基板２ａ、２ｂは、半導体デバイス１を囲むようにして対向配置されている。一方の挿入基板（例として２ａ）がインターポーザ基板のグランドラインに接続されると共に、他方の挿入基板（例として２ｂ）が電源ラインに接続されている。このように、本発明においては、一方の挿入基板と他方の挿入基板とが、それぞれ異なる極性のパターンに接続されていてもよい。この場合、グランドラインの強化と電源ラインの強化との双方が実現されることとなる。
もっとも、各挿入基板２ａ、２ｂがいずれもグランド（または電源）に接続されていてもよい。この場合、各挿入基板をどのように電気的接続するかは適宜変更可能である。
図７（ｂ）には、それぞれＬ字型に形成された４つの挿入基板２ｅ〜２ｈを用いる半導体パッケージ５１Ｂが示されている。この場合、例えば、２つの挿入基板２ｅ、２ｆをグランドラインに接続し、他の挿入基板２ｇを電源ラインに接続し、残りの挿入基板２ｈはいずれのパターンにも接続しないというような構成としてもよい。
電源ラインまたはグランドラインのいずれにも接続されない挿入基板２ｈは、スペーサとして機能するのに加え、例えば、放熱用、静電気防止用、強度補強用、あるいは平坦性改善用の部材としても機能する。
他の例として、図８（ａ）には、半導体デバイス１の周囲に６つの挿入基板２ｉ、２ｊ、２ｊ’が配置された半導体パッケージ５１Ｄが示されている。特に限定されるものではないが、挿入基板２ｊ、２ｊ’はいずれも同形状であり、また挿入基板２ｉは挿入基板２ｊ、２ｊ’よりもやや長く形成されている。これらの挿入基板のうち、各基板２ｊはグランドラインに接続され、各基板２ｊ’は電源ラインに接続され、残りの基板２ｉはいずれにも接続されていない。
また、図８（ｂ）にも別の構成例が示されており、半導体パッケージ５１Ｅは、上記構成と同形状の挿入基板２ｊ、２ｊ’と、Ｌ字型の挿入基板２ｋとを備えている。ここで、基板２ｊはグランドラインに接続され、基板２ｊ’は電源ラインに接続され、残りの基板２ｋはいずれにも接続されていない。
上記図７（ａ）のような半導体パッケージはさらに変更可能であり、例えば、図７のような構成となっていてもよい。図９の半導体パッケージ５１Ａ’では、一対の挿入基板２ａ’、２ｂ’が用いられている点で上記構成と共通しているが、２つの挿入基板が左右非対称形となっている点で相違している。その結果、挿入基板の端部同士の間に生じる（２つの）隙間１８ａ、１８ｂが、平面的に見て、一直線（直線Ｌ1）上に揃わないようになっている。このように、隙間１８ａ、１８ｂの位置がずらされていることにより、例えば直線Ｌ1回りの方向の外力が加わったとしても、パッケージ全体の変形が生じにくいものとなる。
（第３の実施形態）
第１の実施形態では、単層のインターポーザ基板５が用いられていたが、本発明はこれに限らず、図１０に示すように多層のインターポーザ基板１５が用いられていてもよい。図１０の半導体パッケージ５２は、第１の実施形態のパッケージにおいてインターポーザ基板５のみを変更したものであり、その他の構造部については第１の実施形態と同一である。
インターポーザ基板１５は、第１の配線パターン７に加え第２に配線パターン８を有する２層型の配線基板である。このような２層型（あるいは３層以上の多層型でもよいが）のインターポーザ基板１５を用いる場合であったとしても、配線パターン７、８のグランドライン（または電源ライン）と挿入基板２とを接続することにより、グランドラインの強化（または電源ラインの強化）が第１の実施形態と同様に実現される。
本実施形態に関し、より詳細には、インターポーザ基板１５は、例えばロジック系のＬＳＩを半導体デバイス１として使用する場合に用いられる。この理由は、ロジック系ＬＳＩの場合、一般にピン数が多いため配線ピッチが狭くなり、単層配線では配線の引き回しができないことがあるためである。一例として、半導体デバイス１が５００ピンを超えるような超多ピンの場合や、ＳｉＰ（System in Package）を実現するのに２層配線でも配線の引き回しが厳しい場合などに、３層以上の多層インターポーザ基板が好適である。
このように、多層のインターポーザ基板１５が用いられる場合であっても、本発明による作用効果は上記実施形態と同様にして得ることが可能である。すなわち、本発明を適用しない場合、多層の配線パターンのうちの一層をグランド（または電源）ラインの強化用に当てる必要があったが、本発明によれば配線パターンの層数を増やす必要はない。これは、より少ない層数のインターポーザ基板で対応できることを意味し、結果的に、半導体パッケージの製造コストの削減にもつながる。
（第４の実施形態）
上記実施形態では、収容部に半導体デバイス１が１つだけ配置された構成であったが、本発明はこれに限らず、図１１に示すように複数個の半導体デバイスが配置されていてもよい。図１１の半導体デバイスの上面図（インターポーザ基板は不図示）は図１１に示されており、また、図１１は、図１２のＡ−Ａ切断線における断面図である。図１１（ａ）、（ｂ）に示す半導体パッケージ５３Ａ、５３Ｂは、半導体デバイスの個数および配線形態を変更したものであり、その他の構造部については上記第３の実施形態と同一である。
半導体パッケージ５３Ａ、５３Ｂは、図１２に示すように、挿入基板２の開口部１１内に配置された複数個（例として２つ）の半導体デバイス１Ａ、１Ｂを有している。半導体デバイス１Ａ、１Ｂはインターポーザ基板の内周面に貼り付けられるようにして、平面的に並んだ状態で配置されている。
半導体パッケージ５３Ａ（図１１（ａ）参照）では、各半導体デバイスの回路面が図示下向きとなっており、いわゆるフェースダウン実装された配線形態となっている。この場合、半導体パッケージの下面側で、導体バンプ３４を介して、半導体デバイス１とインターポーザ基板の配線パターンとの接続が行われている。一方、半導体パッケージ５３Ｂ（図１１（ｂ）参照）は、フェースアップ実装された配線形態となっており、各半導体デバイスの回路面は図示上向きとなっており、パッケージの上面側で、導体バンプ３４を介して、半導体デバイスとインターポーザ基板の配線パターンとの接続が行われている。
なお、挿入基板２とグランドライン（または電源ライン）との接続は、必ずしもパッケージの下面側で行われる必要はない。図１１（ｂ）からも明らかなように、導体バンプ３５を介して、パッケージの上面側で挿入基板２とグランドライン（または電源ライン）との接続が行われていてもよい。
このように、複数の半導体デバイス１Ａ、１Ｂが配置された構成であっても、挿入基板２がグランドライン（または電源ライン）に接続されていることによる作用効果は上記実施形態と同様にして得ることが可能である。
当然ながら、上記のように複数個の半導体デバイスが配置される構成と、第２の実施形態で説明したような複数個の挿入基板が用いられる構成とを組み合わせることも可能である。以下、これについて図１３を参照して説明する。なお、図１２では開口部１１が長方形に形成されていたが、図１３の各構成では、開口部１１Ａは、半導体デバイス１Ａ、１Ｂの平面形状に対応した形状、つまり半導体デバイスの外周部との間の隙間がほぼ一定となるような形状となっている。このようにすることで挿入基板の面積がより大きくなるため、本発明による作用効果をより効果的に得ることが可能となる。
図１３（ａ）の構成は、図７（ａ）に示した構成に対応するものであり、略コ字型の一対の挿入基板２ａ、２ｂを有している。図１３（ｂ）の構成は、図７（ｂ）に示した構成に対応するものであり、略Ｌ字型の４つの挿入基板２ｅ〜２ｈを有している。図１３（ｃ）の構成は、図９に示した構成に対応するものであり、一対の挿入基板２ａ’、２ｂ’を有すると共に、隙間１８ａ、１８ｂが一直線上に揃わないように、ずれた状態で設けられている。
（第５の実施形態）
上記実施形態では、基板２とグランドライン（または電源ライン）との接続が挿入基板の一方の面でのみなされたものであったが、本発明はこれに限らず図１４に示すような構成であってもよい。
図１４（ａ）の半導体パッケージ５４Ａは、挿入基板２の上下面のそれぞれにおいて、導体バンプ３４を介して挿入基板とグランドライン（または電源ライン）との接続がなされている。その他の構造部については第１の実施形態と同一である。図１４（ｂ）の半導体パッケージ５４Ｂも同様であり、上記パッケージ５４Ａとの相違点は単層のインターポーザ基板５の代わりに多層のインターポーザ基板１５が用いられている点のみである。
このように、挿入基板２とグランドライン（または電源ライン）との接続が挿入基板の両面で行われている場合、次のような利点が得られる。すなわち、接触点の数が増えていることに起因して、電気抵抗が小さくなり、また、仮に幾つかの箇所で接続不良が生じたとしてもオープン不良に至るまでの寿命が長くなるといった利点も得られる。
第５の実施形態のパッケージの作製方法において、上記実施形態１〜４の半導体パッケージの場合と異なるところは、挿入基板２の両面に導体バンプ３４を形成しておくところである。なお、導体バンプ３４は先端が尖ったＡｕバンプが好ましい。インターポーザ基板５が折り曲げられ、その折り曲げられた側が挿入基板２の図示上面に接着されると同時に、Ａｕスタッドバンプ（３４）がインターポーザ基板５のグランドライン（または電源ライン）に接続される。インターポーザ基板５の樹脂に熱可塑性樹脂を用いていれば、加熱しながら軟化した熱可塑性樹脂を突き破ってＡｕバンプとＡｕまたははんだとが接続され、かつ熱可塑性樹脂と挿入基板２（および半導体デバイス）とを接着させることができる。
（第６の実施形態）
第１の実施形態（図２参照）では、挿入基板２に形成された開口部１１内にデバイスが配置される構成となっていたが、本発明はこれに限らず、図１５に示すように凹部（キャビティ）２１内にデバイスが配置される構成であってもよい。以下、これについて図１５、図１６を参照して説明する。図１５は、半導体パッケージの断面図であり、図１６は図１５のパッケージに用いられる挿入基板１２および半導体デバイス１を下面側から見た斜視図である。なお、挿入基板１２以外の他の構造部は、第１の実施形態のものと同一である。
図１５、図１６に示すように、凹部２１は、挿入基板１２の下面（片面）に形成されており、その平面形状は一例として矩形となっている。このような挿入基板１２が、凹部２１を下面側にして、半導体デバイス１を覆うようにして配置される。換言すれば、半導体デバイス１は、挿入基板１２によって覆われて遮蔽された状態となっている。
挿入基板１２は、導体バンプ３５を介してグランドライン（または電源ライン）に接続されており、これにより、第１の実施形態同様、グランドラインの強化（または電源ラインの強化）が実現される。特に、本実施形態によれば、半導体デバイス１が挿入基板１２によって覆われる構成となっているため、挿入基板１２が保護部材として機能し、その結果、半導体デバイス１が損傷しにくいものとなる。例えば、２次実装の際に仮に機械的な外力が加わったとしても、半導体デバイス１の損傷が抑制されるという利点がある。さらに、本実施形態によれば、挿入基板１２をグランドラインに接続しアースすることにより、挿入基板１２をシールド部材として利用することも可能である。その結果、半導体パッケージの性能の向上を図ることが可能となる。
なお、図１５に示す距離ｄ21（デバイス上面と凹部上面との間の距離）に関し、距離ｄ21は例えば２０μｍ以上確保されていることが好ましい。この距離が狭すぎると、凹部２１の寸法のバラツキや半導体デバイスの厚みのバラツキによっては、半導体デバイス１と挿入基板１２とが干渉してしまう可能性があるためである。また、凹部２１と半導体デバイス１との間に接着剤を充填することについて、後に述べるが、その場合には、接着剤が充填される分を考慮して距離ｄ21を例えば２５〜３０μｍ程度にしてもよい。
当然ながら、本実施形態の構成と上記した他の実施形態の構成とを組み合わせることも可能である。例えば、図１７に示すように、２つの挿入基板１２ａ、１２ｂのそれぞれに形成された凹部が協働して、１つの凹部２１’（凹部状の収容部）が形成されるようになっていてもよい。
（第７の実施形態）
第２の実施形態（例えば図５参照）では複数個の挿入基板が用いられていたが、この構成の場合、さらに下記のような構成とされていてもよい。
図１８に示す本実施形態の半導体パッケージ５６は、第２の実施形態の構成を基本として、挿入基板２ａ、２ｂの間にデカップリングコンデンサ１９が配置された構成となっている。具体的には、隙間１８ａ、１８ｂ上に架け渡されるようにして、各コンデンサ１９が配置されている。
デカップリングコンデンサ１９は１つでもあってもよいが、図１８では一例として、複数個配置された例が示されている。各コンデンサ１９はいずれも、一方の電極がグランド側の挿入基板２ａに接続され、他方の電極が電源側の挿入基板２ｂに接続されている。コンデンサの電極と挿入基板との接合には、例えば、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等の材料で構成されたはんだを利用可能である。
デカップリングコンデンサとしては、チップコンデンサ（厚みが１００μｍ以上のものを意図する）または薄膜コンデンサ（厚みが１００μｍ未満のものを意図する）であってもよい。図１８のコンデンサ１９は薄膜コンデンサであり、その厚みは例えばインターポーザ基板５と同程度となっている。このように薄膜コンデンサは比較的薄いため、挿入基板２ａ、２ｂの上面にそのまま取り付けたとしてもコンデンサ１９の最上部がインターポーザ基板５の表面から大きく飛び出すこともない。
一方、図１９に示すように、比較的厚みのあるチップコンデンサ１９’を利用する場合には、例えば、挿入基板２２ａ、２２ｂのそれぞれに段付き部２３を形成し、ここにコンデンサ１９’が配置されるようにしてもよい。このようにすることで、最終的なパッケージの上面がフラットとなり、また、パッケージの小型化も図られる。
なお、図１８には特に図示していないが、挿入基板の表面（特に、コンデンサが実装される領域）には、はんだの拡散を防止するためにＮｉ／Ａｕなどのバリアメタルが電解メッキ法または無電解メッキ法などによって成膜されている。
本実施形態の半導体パッケージの製造方法としては、例えば、インターポーザ基板を折り曲げて接着する前に、または後に、デカップリングコンデンサ１９を実装すればよい。具体的には、デカップリングコンデンサの外部電極に対しはんだペーストを塗布した後、従来公知の表面実装マウンターを用い、コンデンサを挿入基板上に仮接着する。その後、リフロー炉を用いてはんだを溶融させ、コンデンサと挿入基板との最終的な接続を行えばよい。
例えば０．５ＧＨｚ以上で動作するＣＰＵやＤＲＡＭを用いた半導体パッケージでは、スイッチングノイズなど瞬時の電圧低下が問題となることがある。これを防止するために、本実施形態の構成では挿入基板同士の間にデカップリングコンデンサ１９が配置されている。なお、デカップリングコンデンサは、半導体パッケージ側ではなくそれが搭載されるマザーボード側に配置されていてもよいが、本実施形態の構成によれば、マザーボード側にコンデンサを配置する必要がなくなるため、マザーボード側の実装面積を小さくすることが可能となる。もっとも、これはマザーボード側にコンデンサが配置された構成を除外するものではなく、例えば半導体パッケージ側およびマサーボード側の双方にデカップリングコンデンサが配置されていてもよい。また、デカップリングコンデンサはＬＳＩにより近接して配置する方がその効果が高く、マザーボードにコンデンサを配置するケースと比較し、本発明による図１８の形態がより好ましい。
（第８の実施形態）
本発明に係る半導体パッケージ単体は、パッケージの上下面に電気的接続用の端子を形成可能であることから、幾つかの半導体パッケージを積層して使用するのに好適である。以下、これについて図２０を参照して説明する。
図２０（ａ）の積層型半導体パッケージ５７Ａは、第２の実施形態の半導体パッケージ５２が２つ３次元的に積層されたものである。一方のパッケージと他方のパッケージとは、はんだボール１０を介して電気的に接続されている。このように、同種の構成をなす半導体パッケージが積層されていてもよい。ただし、限定されるものではないが図２０（ａ）の構成では、半導体デバイス１、１’は互いに異なる種類となっており、例えば一方がＣＰＵであり、他方がメモリである。
図２０（ｂ）の積層型半導体パッケージ５７Ｂは、第２の実施形態の半導体パッケージ５２上に第４の実施形態の半導体パッケージ５３Ｂが積層されている。このように、上記実施形態のうちのいずれかに係る半導体パッケージと、その他の実施形態に係る半導体パッケージとが積層されていてもよい。
図２０（ｃ）の積層型半導体パッケージ５７Ｂは、第２の実施形態の半導体パッケージ５２上に、本発明とは異なる構成の半導体パッケージ６５が積層されている。半導体パッケージ６５は、例えば従来公知の、特許文献１に開示されているような構成のものであってもよい。
なお、図２０では２つのパッケージが積層された例を示しているが、２つに限定されているわけではなく、パッケージを３つ以上積層する例もあることは言うまでもない。また、図２０（ａ）などでは異種の半導体デバイス１を組み合わせた３次元パッケージを示したが、同一の半導体デバイスを組み合わせた例でも適用可能であることは言うまでもない。また、図２０ではいずれも第２の実施形態のパッケージ５２を有するものであったが、これはあくまで一例に過ぎず、上記各実施形態に係るパッケージを有するものであってもよい。
本実施形態のように幾つかの半導体パッケージを積層する場合、特に、図７に示したような第２の実施形態型の複数の挿入基板を有する半導体パッケージ同士を積層する場合、図２１に示すような積層形態が採られてもよい。
図２１に示すように、一方の半導体パッケージ５１Ａは、第２の実施形態同様、一対の挿入基板２ａ、２ｂを有しており、他方の半導体パッケージ５１Ｃも同様に一対の挿入基板を有している。図２１の構成の特徴部は、一方の半導体パッケージ５１Ａにおける隙間１８ｂ（１８ａ）と、他方の半導体パッケージ５１Ｃにおける隙間１８ｃ（１８ｄ）とが、積層方向に互い違いになるように構成されている点にある。すなわち、隙間１８ｂ（１８ａ）と隙間１８ｃ（１８ｄ）とが、積層方向に伸びる基準線Ｌ2の位置に揃わないように構成されている。このように、積層方向に互いに隣接する一方の半導体パッケージの隙間と、他方の半導体パッケージの隙間とを互い違いに構成することにより、パッケージ全体としての剛性が高まることとなる。
以上の説明では詳細には述べなかったインターポーザ基板のより詳細な構成等について、以下、図２２を参照して説明する。図２２は、インターポーザ基板５のより詳細な構成の一例を示す図であり、また、インターポーザ基板の製造方法の一例を説明するための図である。図２２（ｄ）のインターポーザ基板５では、第１の樹脂層６と第２の樹脂層６’とが貼り合わされたような構成となっており、中間に配線パターン７が形成されている。
まず、図２２（ａ）に示すように、第１の樹脂層６上に、例えばＣｕなどからなる膜材（７）が形成された部材（「片面テープ基板」とも呼ばれる）を用意する。次いで、図２２（ｂ）に示すように、膜材（７）の一部を、パターニングし除去することにより配線パターン７を形成する。
次いで、図２２（ｃ）に示すように、第１の樹脂層６のうち配線パターン７に対応する箇所（正確には外部端子となる箇所）に穴６ｈを形成する。この穴あけ工程は、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、またはエキシマレーザなどを用いたレーザ加工により実施可能である。またその他にも、樹脂層６が感光性樹脂の場合にはフォトリソグラフィープロセスも利用可能である。
次いで、図２２（ｄ）に示すように、第２の樹脂層６’を貼り合せると共に、配線パターン７の表面に電極パッド９を形成する。このようにして、単層のインターポーザ基板５が作製される。
なお、配線パターン７の図示上面側には導体バンプ３４、３５（図２、図４参照）が接続されるため、これを実現するために、図２２（ｄ）に示すように予め穴６ｈ’が形成されていてもよい。この穴あけ工程も上記同様の手段により実施可能である。
導体バンプ３４、３５がＡｕスタッドバンプである場合は、配線パターン７の表面上にＡｕ膜（下地にはバリア層としてＮｉを形成、厚み０．１〜１μｍ）を形成しておけばよい。この膜形成には、メッキ法やスパッタ法を利用可能である。その外にも、メッキ法により、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等のはんだを厚み３μｍ〜１０μｍで形成してもよい。配線パターン７上にＡｕメッキが形成されている場合には、ＡｕスタッドバンプとＡｕ膜とを熱圧着法、超音波接合法などにより接続する。また配線パターン７上にＳｎＡｇなどのはんだを形成する場合には、熱圧着法とリフローによってＡｕスタッドバンプとはんだとを溶融接続させる。
もっとも、樹脂層６’が熱可塑性樹脂の場合、必ずしも穴が形成されている必要はない。例えば、導体バンプ３４、３５を押し付けることにより、樹脂層が穿孔されるような構成とすることにより、バンプと配線パターンとが接触し電気的に接続されるためである。この場合、穿孔と同時に、バンプが樹脂層６’により封止されるので、特別な封止工程を要することもない。
以上、幾つかの実施形態を例に挙げて、本発明を説明してきたが、本発明は上記の他にも適宜変更可能である。また、挿入基板２のエッジの加工による信頼性、高速信号伝送性の向上については、実施の形態１のみに記載したが、他の実施の形態についても適用可能であることは言うまでもない。
例えば、インターポーザ基板に関して、上記いずれの実施形態においても、インターポーザ基板５、１５は２箇所で折り返される構成となっていたが、これに限定されるものではない。例えば、挿入基板２（図３参照）の外周４辺のうち、１辺を除く３辺でインターポーザ基板が折り返されていてもよいし、４辺全てで折り返されていてもよい。あるいは、４辺のうちの１辺のみで折り返されていてもよい。
上記実施形態では、例えば図２に示すように折り返されたインターポーザ基板５が、半導体デバイス１と挿入基板２との双方に接着されていたが、これに限らず、挿入基板２上のみに接着されていてもよい。また、例えば、図２３に示すような構成の場合、インターポーザ基板５の一部は、半導体デバイス１の外周面に沿って折り曲げられることとなる。このように、インターポーザ基板５は、必ずしも挿入基板２のみに沿って折り曲げられるものではなく、半導体デバイス２に沿って折り曲げられていてもよい。
図２に示したように、上記実施形態では挿入基板２と配線パターン（グランドラインまたは電源ライン）との電気的接続は、導体バンプ３５を介して行われていたがこれに限定されるものではない。例えば、導電性の接着剤などを利用することも可能である。例えば、配線パターンの一部が露出され、この露出部分がグランドライン（または電源ライン）となっているインターポーザ基板５を用いる場合、該露出部分と挿入基板との間を満たすように導電性接着剤が塗布されていてもよい。
半導体デバイス１や挿入基板の固定をより高信頼性化するためには、例えば図２４に例示するように、挿入基板２ａ、２ｂと半導体デバイス１との間、あるいは、挿入基板２ａ、２ｂ同士の間（領域Ｃ参照）に絶縁性の接着剤を塗布するようにしてもよい。
あるいは挿入基板をグランド接続のみとする場合は、チップの裏面（回路面が形成されていない面）および側面をグランドと等電位にするために、導電性接着剤を用いても良い。
例えば、図１５、図１６に示した挿入基板１２の場合、凹部２１の上面に注入孔１３をさらに設け、この注入孔１３から固定用の接着剤を注入するようにしてもよい。具体的には、インターポーザ基板５上に半導体デバイスを配置し、次いで、半導体デバイスを覆うように挿入基板１２を配置する。そして、この注入孔１３から接着剤を注入し、挿入基板１２と半導体デバイス１との固定を行えばよい。もっとも、これに限らず、注入孔１３がない挿入基板１２を用い、次のような方法により挿入基板１２と半導体デバイス１との固定を行なってもよい。すなわち、上記方法と同様に半導体デバイス１を基板上に配置した後、この半導体デバイス１上に接着剤を塗布する。次いで、挿入基板１２を配置する。これにより、接着剤が凹部２１の上面に接し、最終的には、挿入基板１２と半導体デバイス１２とを固定するようにして固化する。この場合の接着剤としては、例えば、液状のものであってもよいし、シート型など固形状のものであってもよい。
挿入基板としては、上記の他にもさらに、図２５に示すようなものであってもよい。すなわち、この構成では、２枚の基板２ａ、２ｊ（および２ｂ、２ｋ）が絶縁層１６を介して厚み方向に積層されたものである。図２５の構成において、例えば、基板２ａ、２ｋを電源ラインに接続し、基板２ｊ、２ｂをグランドラインに接続するようにしてもよい。なお、このような積層型の構成は、当然ながら他の形状の挿入基板（例えば図３参照）にも応用可能である。
図２６、図２７には積層型の構成のさらに他の例が示されている。図２６、図２７の半導体パッケージ５８では、板状の挿入基板２ｌと枠状の挿入基板２ｍとが絶縁層１６を介して積層されている。挿入基板２ｌは、パッケージ上面側で導体バンプ３４を介して配線パターン７のグランドラインに接続され、挿入基板２ｍはパッケージ下面側で導体バンプ３４を介して配線パターン７の電源ラインに接続されている。絶縁層１６は接着剤層であってもよい。
固化した状態で、ある程度の弾力性を有するような接着剤を利用すれば、接着剤層が応力緩和層として機能することとなり、したがって、パッケージ５８は外力を受けた際により損傷しにくいものとなる。このような構成は、パッケージサイズが大きく実装信頼性が低下するような場合に特に有利である。
上記のように積層された挿入基板２ｌ、２ｍがそれぞれ異なる極性に接続されている場合、図２８に示すように、挿入基板２ｌ、２ｍの間（具体的には挿入基板の側面）にデカップリングコンデンサ１９が配置されていてもよい。このようにデカップリングコンデンサ１９を挿入基板の側面に配置することにより、高密度実装が可能となる。また、デカップリングコンデンサを配置する場合には、コンデンサの一部もしくは全体を覆うように絶縁物質を供給し、インターポーザ基板の配線パターンが屈曲部を形成しないようにするのが好ましい。
なお、グランドを強化したい場合に、挿入基板２ｌをグランドラインに接続すると共に他方の挿入基板２ｍを電源ラインに接続してもよい。電源を強化したい場合、挿入基板２ｌを電源ラインに接続すると共に、挿入基板２をグランドラインに接続してもよい。
また、図２６、図２７の構成も当然ながら上記した他の実施形態と適宜組合せ可能であり、例えば基板２ｍを２つに分割したり、さらに基板２ｌ、２ｍを共に分割したりしてもよい（図７〜図９の構成を参照）。当然ながら、収容部内に複数の半導体デバイスが配置されていてもよいし（「収容部」は基板２ｌ、２ｍによって構成されている）、半導体デバイスの周囲に樹脂が充填されていてもよい（図２４の構成を参照）。この場合、樹脂充填用の注入口１３（図１６参照）基板２ｌに形成されることとなる。
以下、図面を参照し、本発明の実施形態例に基づいて本発明をさらに詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。
（実施例１）
実施例１として、第２の実施形態型（図７（ａ）参照）の半導体パッケージ５１Ａを作製した。
半導体デバイス１として、外形寸法９ｍｍ×１１ｍｍ、厚み１５０μｍの高速ＤＲＡＭを１つ用いた。なお、ＤＲＡＭは研磨加工により厚みが調整され、また、Ａｕバンプボンダーにより、ＤＲＡＭ電極パッド上にＡｕスタッドバンプ（図２の導体バンプ３４に相当）を形成した。
インターポーザ基板としては、単層のインターポーザ基板５を使用した。具体的には、図２２（ｄ）に示したような単層の基板を、図２２を参照して説明したような上記工程により作製した。ここで、片面テープとしては、厚み２５μｍの熱硬化性ポリイミド層（６）上に、厚み１２μｍのＣｕ膜（７）が形成されたものを用意し、このＣｕ膜をパターニングして配線パターン７とした。
また、はんだボール１０を実装するための穴６ｈの形成には炭酸ガスレーザを用いたレーザ加工を利用した。穴が形成された基板に対し、デスミア処理を行い、Ｃｕ表面上に電解メッキ法によりＮｉ（厚み２μｍ）／Ａｕ（厚み０．５μｍ）膜を成膜した。第２の樹脂層６’としては、厚み２５μｍの熱可塑性ポリイミドシートを用意し、これを真空プレス法により貼り合わせることでインターポーザ基板５を完成させた。
次いで、作製したインターポーザ基板５とＤＲＡＭチップ（１）とを、超音波フリップチップマウンターを用いて接続させた（Ａｕ−Ａｕ接合）。具体的には、熱可塑性ポリイミド（樹脂層６’、図２２参照）には穴６ｈ’は形成しなかった。熱可塑性ポリイミドが軟化して接着力が発現する程度の温度（１５０℃程度）以上まで加熱されたフリップチップマウンターのヒーターステージ上に、真空吸着によりインターポーザ基板５を固定した。これにより、熱可塑性ポリイミド層（６’）が軟化し、Ａｕスタッドバンプがポリイミド層に突き刺さることでＡｕ−Ａｕ接合が実現された。このようなプロセスを用いることにより、フリップチップ接続とＡｕバンプ周りの封止とが同時一括で行われる。
フリップチップ接続プロセスと樹脂封止プロセスの同時一括プロセスは、約５秒間行なった。一般に、フリップチップ実装プロセスを用いた半導体パッケージでは、導体バンプ４の周囲をエポキシ系の熱硬化性樹脂（いわゆるアンダーフィル樹脂）で封止するというプロセスが必要であり、樹脂の硬化に１〜２時間要することがある。しかし、本実施例では、熱硬化性の樹脂を用いるのではなく熱可塑性の樹脂を用いることで、製造タクトを大幅に削減している。なお、本実施例１では、ＤＲＡＭチップの回路面全体がインターポーザ基板５の熱可塑性ポリイミド層（６’）に接着されている。
次に、挿入基板２としては、図７（ａ）に示すようなコ字型の挿入基板２ａ、２ｂを２枚用いた。挿入基板２ａ、２ｂはいずれも、厚み１５０μｍのＣｕ製の板材とした。また、挿入基板の表面には、電解メッキ法を用い、Ｎｉ（厚み２μｍ）／Ａｕ（厚み０．５μｍ）膜を予め成膜し、そのＡｕメッキ膜上に、ＡｕバンプボンダーによりＡｕスタッドバンプ３５を形成した。
次に、上記のようにしてＡｕスタッドバンプ３４が予め形成されたＣｕ基板２ａ、２ｂを、それぞれ、超音波フリップチップマウンターを用い、インターポーザ基板５のグランドラインおよび電源ラインに接続させた。
最後に、インターポーザ基板５の両端部を、パッケージ上面に折り込むと共に、半導体デバイス１および挿入基板２ａ、２ｂ上に貼り付け、本実施例に係る半導体パッケージ５２を完成させた。
先に述べたように、従来の半導体パッケージでは、インターポーザ基板５を２層または３層構造にしてそのうちの１層分を全て、グランドまたは電源、あるいはグランドと電源の両方にしなければならなかった。また、このため、インターポーザ基板５のコストが高くなってしまうという課題があった。これに対し、本発明に係る半導体パッケージでは、配線層数が一層の安価なインターポーザ基板５と安価な挿入基板２とを用いて、グランドラインまたは電源ラインの強化を実現できるため、より低コストな半導体パッケージを実現することができる。
また、特許文献１に示す従来の半導体パッケージにおいて挿入基板に導体板を用いた実施例では、導体板とグランドラインまたは電源ラインとが接続されておらず、導体板が電気的に浮いている状態であったため、電圧の変動が大きくなるという課題があった（本実施例に用いた動作電圧１．８Ｖ、動作周波数１ＧＨｚのＤＲＡＭの場合、電圧変動率ΔＶ／Ｖ＝１０％〜２０％）。これに対して、本実施例の構成では、挿入基板がグランドライン、および電源ラインに接続されているため、電圧の変動を小さく（ΔＶ／Ｖ＝約５％）することができた。
なお、実施例１ではインターポーザ基板５に１層配線の基板を用いた例を示したが、はんだボール１０を搭載する電極パッド９間に電気メッキのリード線も含めた配線をより多く通さなければならない場合、あるいは電極パッドのピッチを狭ピッチ化しなければならない場合などは、１層配線基板を用いて配線を引き回すのが不可能な場合がある。その場合は図１０に示したような２層のインターポーザ基板を用いる場合もある。しかしながら、本発明を用いない場合は少なくとも３層以上の配線層数を有する多層配線基板が必要となり本発明の半導体パッケージよりも製造コストが明らかに高くなってしまうことは言うまでも無い。
（実施例２）
実施例２として、第４の実施形態型（図１１（ａ）参照）の電子デバイスパッケージ５３Ａを作製した。
電子デバイス（１）として、平面形状が１．３ｍｍ×１.０ｍｍ、厚み３００μｍのＳＡＷデバイス（表面弾性波デバイス：１Ａ）と、外形寸法３．２ｍｍ×２．７ｍｍ、厚み３００μｍの無線通信用ＬＳＩ（１Ｂ）をそれぞれ１チップずつ、合計２チップ用いた。各チップの電極パッド上には、Ａｕバンプボンダーにより、Ａｕスタッドバンプ（３４）を形成した。
インターポーザ基板としては、多層（２層）のインターポーザ基板１５を使用した。すなわち、本実施例のインターポーザ基板では、厚み２５μｍのポリイミド層６（第１の実施例と同じ）の両面に、厚み１２μｍのＣｕ箔からなる配線パターン７、８（図１１参照）が形成されている。配線パターン７、８同士は、ポリイミド層を貫通して延びるビアにより相互接続されている。各配線パターン７、８上には、それぞれ厚み２５μｍの熱可塑性ポリイミドシートが積層され、これにより配線パターンが絶縁されるようになっている。
なお、インターポーザ基板５とＳＡＷデバイス（１Ａ）との接続、およびインターポーザ基板５と無線通信用ＬＳＩ（１Ｂ）との接続は、第１の実施例と同様に行った。
次に、挿入基板２としては、図３、図１２に示すような、基板に１つの開口部１１が形成されたものを用意した。開口部１１の大きさは、ＳＡＷデバイスと無線通信用ＬＳＩとが収容されるような大きさ（３．３ｍｍ×３．８ｍｍ）とした。なお、挿入基板２の材質は実施例１と同じくＣｕであり、厚みは３００μｍとした。
また、挿入基板２のエッジ加工については、図６（ｂ）に示すようにインターポーザ基板を折り曲げるエッジ４辺に対して、９０μｍのＣ面を形成している。Ｃ面の作製方法の一例として、本実施例では挿入基板のベースとなる板を所定の寸法で切り離す前に、切断位置にＶ字の切り込みを両側から入れることでＣ面を形成した。
本実施例では、Ｃ面を形成することにより９０°の折り曲げ角を、１３５°に曲率を小さくしたが、さらに多角化することで曲率をより一層小さくすることが可能である。また、Ｒ面を形成しても良い。Ｒ面の形成方法としては、ワイヤー放電加工等により挿入基板２の形状を変える方法と、挿入基板の側面に樹脂やはんだなどを供給し、加熱して一旦溶融した状態でその表面張力で曲面を形成する方法が考えられる。挿入基板がはんだに対して濡れにくい材質の場合には、無電解Ｎｉ／Ａｕメッキを施した上ではんだを供給することで、良好な濡れ性を得ることができる。また、樹脂やはんだの供給方法としては、シート状で供給することにより供給量をより安定させ、突起部の形状を制御し、折り曲げた背面の端子ピッチを安定して得ることができる。なお、本発明は前記のＣ面作製方法に限定されるものではなく、作製寸法制度、繰り返し安定性、コストなどを鑑み、作製方法は適宜選択可能である。
挿入基板２のエッジにＣ面もしくはＲ面を設けることにより、折り曲げ後の応力集中度合いを低減することから、信頼性の向上を図ることが出来るとともに、折り曲げ部の電気信号の反射を抑え、伝送信号の損失を抑制する効果も見られる。
そこで、本実施例を用いて反射低減の効果を検証するため、それぞれの構造における配線のＳパラメータ測定を行った。その結果、１０ＧＨｚにおいて信号の強度損失がエッジ加工を施していないものに対してＣ面（９０μｍ）の場合で約１ｄＢ、Ｒ面（半径１００μｍ）の場合で約１．２ｄＢ低減され、形状としてはＲ面が最も信号の損失が小さいと言える。
Ｃｕ基板（２）の表面上には、電解メッキ法を用い、実施例１と同じくＮｉ（厚み２μｍ）／Ａｕ（厚み０．５μｍ）膜を予め成膜し、そのＡｕメッキ膜上に、実施例１同様、ＡｕバンプボンダーによりＡｕスタッドバンプ３５を形成した。Ａｕスタッドバンプは、インターポーザ基板５のグランドラインに接続されるような位置に形成され、これにより、Ｃｕ基板（挿入基板）２をアースした。
なお、最終的な電子デバイスパッケージ５３Ａの外形は、外形寸法約８ｍｍ×９ｍｍ、高さ０．８ｍｍであった。また、パッケージ５３Ａの外部端子数４０であり、ＢＧＡランドピッチは１．０ｍｍであった。
従来構造の半導体パッケージであればインターポーザ基板５を３層配線構造にして１層分は全てグランド層としなければならなかったためインターポーザ基板５のコストが高くなってしまうという課題があったが、このようにして得られた本発明の実施例２に示す電子デバイスパッケージでは、配線層数が３層構造よりも安価な２層構造のインターポーザ基板５と安価な挿入基板２を用いて実現できるため、より低コストな電子デバイスパッケージを実現することができた。
（実施例３）
実施例３として、第５の実施形態型（図１４（ｂ）参照）の半導体パッケージ５４Ｂを作製した。
半導体デバイス１として、実施例１と同じく、平面形状９ｍｍ×１１ｍｍ、厚み１５０μｍの高速ＤＲＡＭを１つ用いた。インターポーザ基板としては、実施例２と同じ２層のインターポーザ基板１５を使用した。
本実施例の半導体パッケージの組み立ては、基本的には上記実施例１、２と同じようにして行うことが可能であるが、上記実施例と異なるところは、Ｃｕ基板（２）の上下両面にＡｕスタッドバンプ（３４）を形成したところである。もっとも、このように挿入基板の両面にバンプ３４を形成することは、従来公知の方法により実現可能である。挿入基板２の上面のバンプ３４と、インターポーザ基板１５の配線パターン（グランドライン）との接続は、折り返された基板１５を半導体デバイス１の上面に接着させるのと同時に行われるようにした。
このようにして、挿入基板２の上下面が、それぞれバンプ３４を介してインターポーザ基板のグランドラインに接続された半導体パッケージ５４Ｂが作製された。実施例３に係る半導体パッケージ５４Ｂは、実施例１、２の半導体パッケージと比較して、グランドラインとの接続箇所がより多くなっていることから、より高信頼性なものとなる。具体的には、Ａｕバンプ３４とグランドラインとの接続の信頼性が向上したものとなった。
（実施例４）
実施例４として、第７の実施形態型（図１８参照）の半導体パッケージ５６を作製した。
半導体デバイス１として、平面形状が７ｍｍ×７ｍｍ、厚み１５０μｍのＣＰＵを１つ用いた。挿入基板としては、実施例１と同じく、厚み１５０μｍのＣｕ製の板材からなるコ字型の挿入基板２ａ、２ｂを使用した。一方の挿入基板２ａがグランドラインに接続され、他方の挿入基板２ｂが電源ラインに接続されている点は、実施例２と同じである。
デカップリングコンデンサ１９としては、平面形状が１．６ｍｍ×０．８ｍｍで厚みが０．５ｍｍのチップ積層セラミックコンデンサを用いた。コンデンサの個数は６つであり、また、各コンデンサの静電容量はいずれも１．０μＦである。
本実施例の半導体パッケージ５６の組み立ては、上記実施例と同じなので途中までは省略する。コンデンサの実装は、インターポーザ基板５を折り返し、Ｃｕ基板上に接着した後に行った。具体的には、まず、表面実装マウンターを用い各コンデンサの外部電極にＳｎ−Ａｇ−Ｃｕはんだペーストを塗布した。次いで、このコンデンサ１９を、挿入基板２ａ、２ｂの間に架け渡されるように配置した。次いで、リフロー炉を用いて上記Ｓｎ−Ａｇ−Ｃｕはんだを溶融させ、コンデンサとＣｕ基板とを接続させた。
このようにして、６つのデカップリングコンデンサ１９が配置された半導体パッケージ５６が作製された。本実施例の半導体パッケージは、デカップリングコンデンサ１９が設けられていることから、上記実施例に係る構成に比べスイッチングノイズにより強いものとなった。
さらに本実施例においては、作製した上記半導体パッケージ５６を、サーバやパーソナルコンピュータなどのＤＲＡＭモジュールに搭載した。その結果、モジュールをより小型化することができた。同様にして、半導体パッケージ５６を、ノート型パーソナルコンピュータやＰＤＡ（Personal Digital Assistance）などの電子機器に搭載した。その結果、機器の小型化が図られた。
（実施例５）
実施例５として、第８の実施形態型（図２０（ｃ）参照）の半導体パッケージ５７Ｃを作製した。つまり、第２の実施形態型の半導体パッケージ５２（図１０参照；多層のインターポーザ基板を使用した構成）を作製すると共に、そのパッケージ上に従来の半導体パッケージ６５を搭載した。
半導体パッケージ５２としては、平面形状が７ｍｍ×７ｍｍで、厚み１５０μｍのＣＰＵを半導体デバイス１として用いた。
従来の半導体パッケージ６５としては、市販のＤＲＡＭパッケージ（インターポーザ基板にワイヤーボンディング、ＴＡＢ接続などの方法でＤＲＡＭを接続し、その後全体をモールド樹脂で封止したもの；平面形状は１３．５ｍｍ×１２ｍｍ）を用意した。本実施例に係るＣＰＵ／ＤＲＡＭ混載型の半導体パッケージ５７Ｃの最終的な平面形状は１４ｍｍ×１４ｍｍであった。
なお、２つの半導体パッケージ同士の積層方法は、具体的には次の通りである。まず、予めはんだボール１０が設けられたＤＲＡＭパッケージ６５を、はんだボール１０側が上になるように、フリップチップマウンターのステージ上に真空吸着により固定させた。その後、このはんだボール１０にフラックスを塗布した。次に、ＣＰＵを搭載した半導体パッケージ５２を、該パッケージの各外部端子（図２０（ｃ）の図示上面側に設けられた外部端子を指す）と各はんだボール１０と位置が合うように、位置合せを行いながら、半導体パッケージ５２を吸着保持されたＤＲＡＭパッケージ６５上に配置した。なお、この位置合せは、フリップチップマウンターのカメラを用いて行われ、外部端子の中心とはんだボール１０の中心とが合うように調整された。次いで、加熱は行なわずに、両者をフリップチップマウンターでフラックスによる仮接着を行なった。そして、仮接着された２つの半導体パッケージをリフロー炉に投入し、はんだを溶融させパッケージ同士の最終的な接続を行った。
このようにして、ＤＲＡＭとＣＰＵとが積層されたシステムインパッケージ（ＳｉＰ）型の半導体パッケージ５７Ｃが得られた。このようなＳｉＰを、携帯電話やデジタルカメラなどの電子機器に搭載したところ、電子機器の小型化が図られた。
従来の半導体パッケージの構成を示す縦断面図である。 第１の実施形態の半導体パッケージの構成を示す縦断面図である。 図２の半導体パッケージの上面図であり、半導体デバイスと挿入基板のみが示されている。 インターポーザ基板の構成を示す断面図である。 第１の実施形態において、挿入基板のいくつかの例が示されているパッケージ全体の縦断面図である。 第１の実施形態において、挿入基板のいくつかの例が示されているインターポーザ基板の折り曲げ部付近の拡大縦断面図である。 第２の実施形態の構成を示す上面図であり、挿入基板の幾つかの例が示されている。 第２の実施形態のさらに他の構成例を示す上面図である。 図７（ａ）の構成をさらに変更した構成を示す上面図である。 第３の実施形態の半導体パッケージの構成を示す縦断面図である。 第４の実施形態の半導体パッケージの構成を示す縦断面図である。 図１１の半導体パッケージの上面図であり、半導体デバイスと挿入基板のみが示されている。 第４の実施形態の他の構成例を説明するための上面図である。 第５の実施形態の半導体パッケージの構成を示す縦断面図である。 第６の実施形態の半導体パッケージの構成を示す縦断面図である。 図１３の半導体パッケージにおける挿入基板および半導体デバイスを示す斜視図であり、下面側から見た状態が描かれている。 第６の実施形態の他の構成例を説明するための斜視図である。 第７の実施形態の半導体パッケージの構成を示す図であり、図１８（ａ）は上面図であり、図１８（ｂ）は縦断面図である。 第７の実施形態の他の構成例を説明するための縦断面図である。 第８の実施形態の半導体パッケージの構成を示す縦断面図である。 第２の実施形態型のパッケージ同士が積層された半導体パッケージの例を模式的に示す図である。 インターポーザ基板の構成および製造方法の一例を説明するための図である。 インターポーザ基板の一部が半導体デバイスの外周面に沿って折り曲げられた構成を示す図である。 半導体デバイスや挿入基板の固定を行うために接着剤が塗布された例について説明するための上面図である。 挿入基板のさらに他の構成例を示す斜視図である。 挿入基板のさらに別の構成例を示す縦断面図である。 図２６に示す２枚の挿入基板を示す斜視図である。 図２７の構成にデカップリングコンデンサをさらに追加した例を示す縦断面図である。
符号の説明
１、１’、１Ａ、１Ｂ 半導体デバイス
２、１２、２２ 挿入基板
５、１５ インターポーザ基板
６ 熱可塑性樹脂
７、８ 配線パターン
９ 電極パッド
１０ はんだボール
１１、１１Ａ 開口部
１３ 注入孔
１６ 絶縁層
１７ａ、１７ｂ 基板端部
１８ａ〜１８ｄ 隙間
１９、１９’ デカップリングコンデンサ
２１、２１’ 凹部
２３ 段付き部
３４、３５ 導体バンプ
４０ エッジ
４１ 突起
５０〜５８ 半導体パッケージ（電子デバイスパッケージ）

Claims (21)

  1. 回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも２つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記各挿入基板は、絶縁層を介して前記挿入基板の厚み方向に積層されており、かつ、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されていることを特徴とする電子デバイスパッケージ。
  2. 回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも２つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記挿入基板がその厚み方向に積層された積層体が、前記回路面と平行な面上に平面的に配置されており、かつ、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されていることを特徴とする電子デバイスパッケージ。
  3. 回路面に外部電極が形成された複数個の電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも１つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されていることを特徴とする電子デバイスパッケージ。
  4. 回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも１つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されており、かつ、前記電源ラインまたは前記グランドラインのいずれにも接続されない前記挿入基板を少なくとも１つ有することを特徴とする電子デバイスパッケージ。
  5. 回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する少なくとも１つの挿入基板と、前記電子デバイスと電気的に接続される配線パターンを備えると共に、少なくとも一部が前記挿入基板および／または前記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記挿入基板の少なくとも１つが導電性材料からなり、前記配線パターンのうちのグランドラインまたは電源ラインに電気的に接続されており、かつ、前記挿入基板の、前記配線パターンの折り曲げに用いる側面の少なくとも一部に、曲面の突起を設け、屈曲部をなくす、もしくは屈曲の度合いを低減していることを特徴とする電子デバイスパッケージ。
  6. 前記挿入基板を少なくとも２つ有し、前記各挿入基板は、前記回路面と平行な面上に平面的に配置されている、請求項３から５のいずれか1項に記載の電子デバイスパッケージ。
  7. 前記グランドラインに接続された前記挿入基板と、前記電源ラインに接続された前記挿入基板とを有する、請求項１、２、６のいずれか１項に記載の電子デバイスパッケージ。
  8. グランドラインに接続された前記挿入基板と、電源ラインに接続された前記挿入基板との間に、デカップリングコンデンサが配置されている、請求項７に記載の電子デバイスパッケージ。
  9. 前記挿入基板の端部同士の間に形成される隙間が、平面的に見て、同一直線上に揃わないように構成されている、請求項６から８のいずれか1項に記載の電子デバイスパッケージ。
  10. 前記収容部が貫通穴状に構成されている、請求項１から９のいずれか１項に記載の電子デバイスパッケージ。
  11. 前記挿入基板の厚みまたは前記挿入基板同士を積層させた積層体の厚みと、前記電子デバイスの厚みとが同一である、請求項１０に記載の電子デバイスパッケージ。
  12. 前記収容部が凹部状に構成されている、請求項１から９のいずれか１項に記載の電子デバイスパッケージ。
  13. 前記挿入基板と前記配線パターンとの電気的接続が、前記挿入基板の両面でなされている、請求項１から１２のいずれか１項に記載の電子デバイスパッケージ。
  14. 前記挿入基板と前記配線パターンとの電気的接続が、導体バンプを介して行われている、請求項１から１３のいずれか１項に記載の電子デバイスパッケージ。
  15. 前記可撓性基板は、前記配線パターンが２層以上形成された多層型のものである、請求項１から１４のいずれか１項に記載の電子デバイスパッケージ。
  16. 前記可撓性基板は、前記挿入基板および／または前記電子デバイスに接する内周面の少なくとも一部が、熱可塑性樹脂で形成されている、請求項１から１５のいずれか１項に記載の電子デバイスパッケージ。
  17. 前記挿入基板の、前記配線パターン折り曲げ部に相当する少なくとも一部が、角多形もしくは円弧になっていることを特徴とする請求項１から１６のいずれか１項に記載の電子デバイスパッケージ。
  18. 請求項１から１７のいずれか１項に記載の同種の前記電子デバイスパッケージ同士、または、請求項１から１７に記載の電子デバイスパッケージから選択された異なる種類の前記電子デバイスパッケージ同士が複数個積層された電子デバイスパッケージ。
  19. 電子デバイスが複数個積層された電子デバイスパッケージであって、請求項１から１７のいずれか１項に記載の前記電子デバイスパッケージを少なくとも１つ含んだ電子デバイスパッケージ。
  20. 請求項１から１９のいずれか１項に記載の電子デバイスパッケージが実装基板上に配置されたモジュール。
  21. 請求項２０に記載のモジュールを搭載した電子機器。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108350A1 (ja) * 2007-03-08 2008-09-12 Nec Corporation 容量素子、プリント配線基板、半導体パッケージ及び半導体回路
US8143719B2 (en) * 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
JP5012612B2 (ja) 2008-03-26 2012-08-29 日本電気株式会社 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JPWO2009119904A1 (ja) * 2008-03-28 2011-07-28 日本電気株式会社 半導体装置、その製造方法、プリント回路基板および電子機器
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US20100193906A1 (en) * 2009-02-05 2010-08-05 Northern Lights Semiconductor Corp. Integrated Circuit Package for Magnetic Capacitor
WO2011036840A1 (ja) * 2009-09-24 2011-03-31 パナソニック株式会社 半導体装置、半導体実装体、および半導体装置の製造方法
JP5757573B2 (ja) * 2009-10-08 2015-07-29 日本電気株式会社 半導体装置
JP4874384B2 (ja) * 2009-12-25 2012-02-15 株式会社ニューフレアテクノロジー 基板カバーおよびそれを用いた荷電粒子ビーム描画方法
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
WO2012096277A1 (ja) * 2011-01-12 2012-07-19 株式会社村田製作所 樹脂封止型モジュール
WO2013057861A1 (ja) * 2011-10-20 2013-04-25 パナソニック株式会社 半導体装置
WO2013069192A1 (ja) * 2011-11-10 2013-05-16 パナソニック株式会社 半導体装置
WO2013105153A1 (ja) * 2012-01-12 2013-07-18 パナソニック株式会社 半導体装置
WO2013153742A1 (ja) * 2012-04-11 2013-10-17 パナソニック株式会社 半導体装置
CN103021989B (zh) * 2012-12-11 2014-07-30 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构
KR102097150B1 (ko) * 2013-02-01 2020-04-03 엘지디스플레이 주식회사 플렉서블 디스플레이 기판, 플렉서블 유기 발광 표시 장치 및 플렉서블 유기 발광 표시 장치 제조 방법
US9704829B2 (en) 2013-03-06 2017-07-11 Win Semiconductor Corp. Stacked structure of semiconductor chips having via holes and metal bumps
TWI524487B (zh) * 2013-03-06 2016-03-01 穩懋半導體股份有限公司 結合基板通孔與金屬凸塊之半導體晶片之製程方法
JP5498604B1 (ja) * 2013-04-17 2014-05-21 エムテックスマツムラ株式会社 固体撮像素子用中空パッケージ
KR102071336B1 (ko) * 2013-09-30 2020-01-30 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9704796B1 (en) 2016-02-11 2017-07-11 Qualcomm Incorporated Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor
US10147685B2 (en) 2016-03-10 2018-12-04 Apple Inc. System-in-package devices with magnetic shielding
TWI824467B (zh) * 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10957679B2 (en) * 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
JP6820063B2 (ja) * 2018-03-13 2021-01-27 Ｎｅｃプラットフォームズ株式会社 半導体装置、大規模ｌｓｉまたは電子機器
CN108766951A (zh) 2018-05-30 2018-11-06 京东方科技集团股份有限公司 柔性基板及制备方法、柔性电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172322A (ja) * 2002-11-19 2004-06-17 Nec Corp 半導体パッケージ及び積層型半導体パッケージ
JP2006013029A (ja) * 2004-06-24 2006-01-12 Toppan Printing Co Ltd 半導体パッケージ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144746A (en) * 1987-12-28 1992-09-08 Texas Instruments Incorporated Method of assembling compact silicon module for high density integrated circuits
US5027253A (en) * 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
JP2829188B2 (ja) * 1992-04-27 1998-11-25 株式会社東芝 樹脂封止型半導体装置
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US6205654B1 (en) * 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
KR100192179B1 (ko) * 1996-03-06 1999-06-15 김영환 반도체 패키지
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6441476B1 (en) * 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
JP4608763B2 (ja) * 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
JP2004064052A (ja) * 2002-07-27 2004-02-26 Samsung Electro Mech Co Ltd ノイズ遮蔽型積層基板とその製造方法
JP2004103843A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp 電子素子およびその電子素子を用いた電子装置
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP4225036B2 (ja) * 2002-11-20 2009-02-18 日本電気株式会社 半導体パッケージ及び積層型半導体パッケージ
US20060050492A1 (en) * 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7511968B2 (en) * 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172322A (ja) * 2002-11-19 2004-06-17 Nec Corp 半導体パッケージ及び積層型半導体パッケージ
JP2006013029A (ja) * 2004-06-24 2006-01-12 Toppan Printing Co Ltd 半導体パッケージ

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