JP5016154B2 - 光変調器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、光変調器に関するものであり、より詳しくは、特に限定されるものではないが、空間光変調器を含む液晶ディスプレイおよび光学シャッタデバイスに関するものである。
【0002】
【従来の技術】
本願明細書において、「光変調器」の範疇には、回折空間変調器や従来の液晶ディスプレイなどの光透過型変調器、エレクトロルミネッセンスやプラズマディスプレイ等の発光型変調器、反射型または半透過型のデバイス、反射型または半透過型のディスプレイ、および光学アドレス空間光変調器やプラズマアドレス空間光変調器などの他の空間光変調器が含まれることとする。
【0003】
液晶デバイスは、通常、英数字情報や画像、あるいはその組み合わせの表示に使用される。さらに、上記液晶デバイスは、プリンタ等における光学シャッタとしても使用される。上記液晶デバイスは、個別にアドレス可能なマトリックス状の光変調素子から構成される。上記光変調素子は、黒および白の光透過レベルだけでなく、中間の光透過レベルあるいは“グレイ”(中間調)をも生成するように設計されている。カラーフィルタ等を用いたカラー液晶デバイスでは、中間の光透過レベルを利用してより多様な表示色や色相を再現している。このような液晶デバイスのいわゆる階調応答は、種々の方法によって得られる。
【0004】
例えば、階調応答は、互いに異なる複数のアナログの階調が生成するように、各素子への印加駆動信号に応じて各素子の光透過を“オン”状態と“オフ”状態との間で変調することにより得られる。例えば、捩れネマティック液晶デバイスでは、各素子の光透過が各素子へ印加されたRMS電圧(実効電圧)により決定され、該RMS電圧を適宜制御することにより互いに異なる複数の階調が生成される。アクティブマトリックス型液晶デバイスでは、画素に蓄えられた電圧により同様の方法で階調が制御される。一方、強誘電性液晶デバイス等の双安定性液晶デバイスでは、電圧信号の変調により光透過を制御する方法が種々提案されてはいるものの、捩れネマティック液晶デバイスやアクティブマトリックス型液晶デバイスと比較して、光透過をアナログ的に制御することがより困難である。アナログ階調を全く持たない液晶デバイスでは、いわゆる空間ディザ法または時間ディザ法により階調応答が得られる。なお、これらの方法は、アナログ階調の増大にも利用できる。
【0005】
空間ディザ(SD)法では、各素子を2つ以上の個別にアドレス可能な副素子に分割し、スイッチング信号の異なる組み合わせにより副素子をアドレスすることで全階調が生成される。例えば、1つの画素が、互いに同じ大きさであり、かつ、各々が黒状態と白状態との間で切り換え可能である2つの副素子から構成される簡単な例の場合、いずれの副素子も白状態に切り換えられている状態、いずれの副素子も黒状態に切り換えられている状態、および、いずれか一方の副素子が白状態に切り換えられ他方の副素子が黒状態に切り換えられている状態のそれぞれに対応して、3階調(白および黒を含む)が得られる。2つの副素子は同じ大きさであるので、どちらの副素子が白状態でありどちらの副素子が黒状態であるかにかかわらず、同じ階調が得られる。従って、スイッチング回路は、この階調の冗長性を考慮して設計しなければならない。素子を大きさの異なる複数の副素子に分割することにより、異なる重みを有する2つ以上の空間ビットを構成することも可能である。この場合、2つの副素子のうち、どちらの副素子が白状態でありどちらの副素子が黒状態であるかにより、異なる階調が生成できるという効果が得られる。しかしながら、副素子へスイッチング信号を供給するには個別の導通路が必要であり、また、設置可能な導通路の数は空間的制約、コスト、充填率、開口率等により制限されることから、実際に構成可能な副素子の数は限られたものとなる。
【0006】
時間ディザ(TD)法では、素子の少なくとも一部が複数の異なる時間変調信号によりアドレス可能となっており、アドレスフレーム内で異なる全階調が生成される。例えば、素子がフレーム内において継続時間が等しい2つの副フレームによりアドレス可能な簡単な例の場合、素子は、 2つの副フレームのいずれにおいても“オン”となるようにアドレスされると白状態となり、2つの副フレームのいずれにおいても“オフ”となるようにアドレスされると暗状態となるように構成される。さらに、素子は、一方の副フレームにおいて“オン”となるようにアドレスされ、他方の副フレームにおいて“オフ”となるようにアドレスされると、中間のグレイ状態となるように構成される。また、2つの副フレームの継続時間を互いに異ならせることにより、2つ以上の重みの異なる時間ビットを構成することもできる。さらに、異なる時間変調信号により空間ディザ法で1つ以上の副素子をアドレスすることで、時間ディザ法と空間ディザ法とを組み合わせることも可能である。この構成により、回路が複雑になりコストが嵩むものの、より広範な階調が実現できる。
【0007】
多くの実用例、特に動画を表示するディスプレイでは、階調の重複が最小、好ましくは皆無となるように、多数の階調を適切な間隔を空けて生成することが必要である。通常、階調は、一次的に最大限の間隔を空けて生成される。このため、従来より、3ビットSD法では、例えば各素子を表面積比が4:2:1である3つの副素子に分割することにより、素子に2進重み付けを行うことが提案されている。この場合、各副素子が単位階調0に対応する黒状態と単位階調1に対応する白状態との間で個別に切り換えが可能であるとし、素子全体の階調が3つの副素子の階調の合計に適切な2進重み付けを加えて求められるものとすると、3つの階調を同時にアドレスすることで、図6に示すように、8つの異なる階調が重複なく得られる。ヨーロッパ特許公報0453033A1号は、上記と同種のディスプレイを開示している。また、2ビットTD法で、各素子を異なる継続時間を持つ副フレーム、例えば継続時間比が1:4である2つの副フレームによってアドレスすることにより、2進重み付けを行うこともできる。ヨーロッパ特許公報0261901A2号には、アドレスフレームの所定の2進の時分割数から最大数の階調を得る方法が開示されている。W.J.A.M.Hartmann, ”Ferroelectric Liquid Crystal Displays for Television Application”, Ferroelectrics 1991,Vol.122,p126には、強誘電性液晶ディスプレイに使用される、多数の階調を間隔を空けて生成するために最適なSD比とTD比との組み合わせが開示されている。
【0008】
【発明が解決しようとする課題】
しかしながら、上記のようなSD法やTD法によるアドレッシング手法では、異なる階調間の遷移においてエラーが発生する可能性があり、特に最上位ビットの状態変化を伴う遷移においてエラーが発生する可能性が高い。特に、ある階調の領域が大面積を有する他の階調の領域で掃引されるような場合、エラーの影響が顕著に現れ、鮮鋭度の低いエッジ(疑似エッジ)がはっきりと現れる。人間の目と脳は、特にエッジに反応しやすいので、このエッジへの悪影響(疑似エッジ)は、たとえフレーム時間のほんの一瞬のエラーであっても知覚されてしまう可能性がある。
【0009】
本発明の目的は、多数の階調を生成する手段を備えた光変調器において、異なる階調間の遷移に生じる知覚エラーを抑制することができる光変調器を提供することにある。
【0010】
【課題を解決するための手段】
本発明の請求項1記載の光変調器は、上記の課題を解決するために、マトリックス状に設けられたアドレス可能な複数の光変調素子と、上記光変調素子の各々について、その光変調素子の光透過レベルを他の光変調素子の光透過レベルに対して相対的に変化させるために、その光変調素子を連続するアドレスフレーム内で選択的にアドレスするアドレス手段とを備える光変調器において、上記アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて上記光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、上記時間ディザ手段が、第1のフレームまたは第1の空間位置の時間ビットを第1の順序でアドレスし、第2のフレームまたは第2の空間位置の時間ビットを第1の順序とは異なる第2の順序でアドレスするものであることを特徴としている。
【0011】
上記構成によれば、第1のフレームまたは第1の空間位置の時間ビットを第1の順序でアドレスし、第2のフレームまたは第2の空間位置の時間ビットを第1の順序とは異なる第2の順序でアドレスする。これにより、知覚光透過レベルが時間的または空間的に平均化されるので、異なる階調間の遷移に生じる知覚エラーを抑制することができる。
【0012】
本発明の請求項2記載の光変調器は、上記の課題を解決するために、請求項1記載の光変調器において、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接する2つのライン上の互いに対応するフレームの時間ビットを、一方のライン上のアドレス順序と他方のライン上のアドレス順序とが互いに異なるようにアドレスするものであることを特徴としている。
【0013】
上記構成によれば、1つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。それゆえ、知覚エラーを低減し、知覚可能なエッジへの悪影響を事実上完全に取り除くことができる。
【0014】
本発明の請求項3記載の光変調器は、上記の課題を解決するために、請求項2記載の光変調器において、上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第1の順序でアドレスし、他方のライン上の各フレームの時間ビットを第2の順序でアドレスするものであることを特徴としている。
【0015】
上記構成によれば、互いに隣接する2つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができる。その上、上記構成によれば、各フレーム内でのビットのアドレス順序が1ライン上では同じであるので、比較的単純な回路でアドレス手段を実現することができる。
【0016】
本発明の請求項4記載の光変調器は、上記の課題を解決するために、請求項2記載の光変調器において、上記時間ディザ手段が、各ラインの各フレームの時間ビットを、(例えば、各ライン上の連続するフレーム間および/または互いに隣接するライン上の互いに対応するフレーム間において交互に入れ替わる等)予め決められた時間的配列にしたがって第1の順序と第2の順序との間で変化させた順序でアドレスするものであることを特徴としている。
【0017】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減される。また、上記構成によれば、予め決められた時間的配列にしたがってアドレス順序を変えるので、エッジへの影響をより確実に低減することができる。
【0018】
本発明の請求項5記載の光変調器は、上記の課題を解決するために、請求項1記載の光変調器において、上記アドレス手段が、各フレームの時間ビットをフレーム間で乱数的または疑乱数的に変化させた順序でアドレスするものであることを特徴としている。
【0019】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減される。また、上記構成によれば、時間ビットのアドレス順序を乱数的に変化させるので、特に大面積での疑似エッジの影響を効果的に低減することができる。
【0020】
本発明の請求項6記載の光変調器は、上記の課題を解決するために、請求項1ないし5のいずれか1項に記載の光変調器において、上記第1の順序は最下位ビットで始まり最上位ビットで終了し、上記第2の順序は最上位ビットで始まり最下位ビットで終了することを特徴としている。
【0021】
上記構成によれば、光変調素子をライン毎にアドレスし、互いに隣接する2つのライン上の互いに対応するフレームの時間ビットを第1の順序および第2の順序でアドレスする場合に、隣接ライン間で時間ビット配列の変化に位相差が生じる。それゆえ、1ライン上の多数の連続するフレームに対して一定の階調を継続して印加した場合に生じる光透過レベルの周期的変動が、隣接ライン間の平均化によって相殺される。この結果、光透過レベルの周期的変動を目立たない程度にまで抑制することができる。
【0022】
本発明の請求項7記載の光変調器は、上記の課題を解決するために、請求項1ないし5のいずれか1項に記載の光変調器において、上記第1の順序および第2の順序は、いずれも3つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置することを特徴としている。
【0023】
上記構成によれば、所望する一定の階調に対する知覚エラーをより一層低減することができる。
【0024】
本発明の請求項8記載の光変調器は、上記の課題を解決するために、請求項7記載の光変調器において、上記第1の順序は最下位時間ビットで始まり下位から2番目のビットで終了し、上記第2の順序は下位から2番目の時間ビットで始まり最下位ビットで終了し、上記第1の順序および第2の順序のいずれにおいても最上位ビットは中間位置をとることを特徴としている。
【0025】
上記構成によれば、所望する一定の階調に対する知覚エラーをより一層低減することができる。
【0026】
本発明の請求項9記載の光変調器は、上記の課題を解決するために、請求項1ないし8のいずれか1項に記載の光変調器において、上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えていることを特徴としている。
【0027】
上記構成によれば、より広範な階調を実現することができる。
【0028】
本発明の請求項10記載の光変調器は、上記の課題を解決するために、請求項9記載の光変調器において、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものであることを特徴としている。
【0029】
上記構成によれば、隣接するライン間に位相差を発生させることにより、階調の周期的変動が隣接するライン間で相殺される。それゆえ、階調の周期的変動をより一層低減することができる。
【0030】
本発明の請求項11記載の光変調器は、上記の課題を解決するために、請求項9または10に記載の光変調器において、上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものであることを特徴としている。
【0031】
上記構成によれば、階調の周期的変動をより一層低減することができる。
【0032】
【発明の実施の形態】
本発明をより明確にするために、図1ないし図16に基づいて、本発明の複数の実施の形態を説明する。
本発明の各実施の形態は、図1に示すように、大型の強誘電性液晶ディスプレイ(FLCD)パネル(以下、パネルと略記する)10により構成される。パネル10は、平行に配された2枚のガラス基板12および13の間に保持された強誘電性液晶層(以下、液晶層と略記する)11によって構成され、ガラス基板12および13は、第1の電極構造および第2の電極構造をそれぞれ内面に有している。第1の電極構造および第2の電極構造は、それぞれ、互いに直交する一連の列電極トラック14および行電極トラック15によって構成され、列電極トラック14および行電極トラック15は、アドレス可能なマトリックス状の光変調素子(画素)を形成している。また、電極トラックは、極座標(γ,θ)マトリックスや7区分数字マトリックス、あるいはX−Yマトリックスを形成するようにしてもよい。
【0033】
さらに、列電極トラック14および行電極トラック15上に配された絶縁層18および19上には、配向層16および17が形成されている。これにより、シール材20でその端がシールされた液晶層11の互いに対向する2つの面に、配向層16および17がそれぞれ接触する。パネル10は、互いにほぼ直交する偏向軸を有する2つの偏向子21および22の間に配される。このようなFLCD(パネル10)は、本発明が適用可能な光変調器の一例にすぎず、従って、このディスプレイに関する以下の説明は本発明を限定するものではない。
【0034】
良く知られているように、FLCDパネルの行電極トラックおよび列電極トラックの交点に設けられた素子、すなわち画素のアドレッシングは、行電極トラックおよび列電極トラックに対してそれぞれ適切なストローブパルスおよびデータパルスを印加することにより行なわれる。そのようなアドレッシング手法の一つとして、“The Joers/Alvey Ferroelectric Multiplexing Scheme”,Ferroelectrics 1991,Vol.122,pp63〜79には、黒状態と白状態のような2つの状態に区別するのに用いる方法が開示されている。さらに、各画素(各画素が2つ以上の副素子に分割されている場合は各副素子)が、画素(または副素子)のスイッチングのために印加される電圧波形に依って互いに異なるn個のアナログ中間調状態を有するようにすることもできる。これによって、画素(または副素子)は、上述の黒状態および白状態に加えて少なくとも1つの中間調状態を有することになる。
【0035】
図2に、列電極トラック141 ,142 ,・・・,14n に接続されたデータ信号発生器(アドレス手段)30と、行電極トラック151 ,152 ,・・・,15m に接続されたストローブ信号発生器(アドレス手段)31とを備える、パネル10をアドレスするためのアドレッシング構成を示す。行電極トラックおよび列電極トラックの交点上に設けられたアドレス可能な画素32は、データ信号D1 ,D2 ,・・・,Dn およびストローブ信号S1 ,S2 ,・・・,Sm の共働によりアドレスされる。データ信号D1 ,D2 ,・・・,Dn およびストローブ信号S1 ,S2 ,・・・,Sm は、公知の方法によって、表示入力部(アドレス手段)33からデータ信号発生器30へ供給される適切な画像データとデータ信号発生器30およびストローブ信号発生器31へ供給されるクロック信号とに応じて、データ信号発生器30およびストローブ発生器31からそれぞれ供給される。表示入力部33は、図4および図5に参照して以下に説明する空間ディザおよび/または時間ディザを実施するために、空間ディザ制御回路(空間ディザ手段)および/または時間ディザ制御回路(時間ディザ手段)を含んでいてもよい。
【0036】
例として、画素のスイッチング状態が特定の列電極トラックおよび行電極トラックへのデータ信号波形およびストローブ信号波形の供給により決定される様子を図3を参照しながら簡単に説明するが、本発明はこれにより限定されるものではない。図3は、代表的なストローブ波形40を示しており、当該ストローブ波形40は、消去期間における電圧−Vb の消去パルス41と、継続時間τの選択期間における電圧Vs のストローブパルス42とから構成される。また、図3は、代表的な“オフ”データ波形43および代表的な“オン”データ波形44も示している。各データ波形43および44は、電圧Vd の正パルスおよび電圧−Vd の負パルスから構成される。
【0037】
消去パルス41が画素に印加されると、画素は、列電極トラックに印加されるデータ電圧とは無関係に、所定の状態、つまりノーマリブラックの状態またはノーマリホワイトの状態となるように、スイッチングあるいは保持される(上記の所定の状態は、白消去および黒消去のいずれが行われたかによって決まる)。
【0038】
選択期間では、“オフ”データ波形43および“オン”データ波形44のいずれかと同期して、ストローブパルス42が印加される。その結果、画素に発生した合成電圧が、画素の状態を決定し、それゆえ光透過レベルを決定する。“オフ”データ波形43が印加された場合、画素に発生した合成電圧45は、画素を同じ状態、つまり直前の消去パルス41による消去状態に保持する。“オン”データ波形44が印加された場合、画素に発生した合成電圧46は、画素を反対の状態へスイッチングする。さらに、画素には、中間データ波形47、例えば、図3に示すような電圧Vc の正パルスおよび−Vc の負パルスを有する波形を印加することもできる。これにより、画素に合成電圧48が発生し、合成電圧48によって画素がアナログ中間調に対応する中間状態を取る。
【0039】
図4および図5を参照しながら、知覚されるデジタル階調を得るアドレッシング構成に使用可能な時間ディザ法および空間ディザ法を説明する。図4は、時間ディザ(TD)法を図示している。ここでは、特定の行電極トラックに対して1フレーム時間内に印加される3つのストローブ信号53、54、および55のタイミングにより、継続時間比が例えば1:4:8である3つの選択期間50、51、および52が決定される。この3つの選択期間では、画素は、図3を参照して説明したような黒状態、白状態、およびアナログ中間調状態のいずれかへと切り換わる。フレーム内で知覚される全体的な階調は、選択期間50、51、および52によりそれぞれが決定される3つの時間ビット間で平均した光透過レベルである。
【0040】
図5に、例えば2つの列副電極トラック141aおよび14b と行電極トラック151 との交点に設けられた、2つの副画素56および57から各画素が構成される空間ディザ(SD)法の1例を図示するが、本発明はこれによって限定されるものではない。データ信号D1aおよびD1bは、個別に副電極トラック141aおよび14b に印加され、これにより2つの空間ビットを構成する2つの副画素の光透過レベルが個別に制御される。画素全体としての光透過レベルは、2つの副画素の光透過レベルの平均と2つの副画素の面積比とによって決まる。
【0041】
各副画素の相対面積を考慮して、画素全体の光透過レベルが副画素の光透過レベルの空間平均に対応するように、各画素を空間ディザ信号により個別にアドレス可能な必要数の副画素あるいはビットに分割してもよい。良く知られているように、カラーディスプレイのカラー画素は、通常、赤の副画素、緑の副画素、および青の副画素の3つのカラー副画素によって構成されており、各カラー副画素は、フルレンジでのカラー表示が可能となるように個別の副電極により制御される。ここで、上記のカラー画素にSD法を適用する場合、各カラー副画素自体を2つ以上の副素子に再分割し、各副素子に対応する副電極から各副素子に対して空間ディザ信号を個別に供給することにより各色の光透過レベルの範囲を生成する。SD法に代えて、あるいはSD法と併用して、TD法を各色の副画素に適用し、各色の副画素を時間ディザ信号により2つ以上の副フレーム内でアドレスし、時間ディザ信号を変化させることにより光透過レベルの範囲を生成するようにしてもよい。従って、本明細書において、「画素」とは、モノクロディスプレイの個々の画素、またはカラーディスプレイの個々のカラー副画素のいずれかを意味する。
【0042】
前述のように、図6は、ビット比4:2:1で2進重み付けした3つのデジタルビット、つまり継続時間比4:2:1の3つの時間ビットを使用したTD法、あるいは面積比4:2:1の3つの空間ビットを使用したSD法のいずれかにより生成された、一次的に間隔が空けられた8つの階調を図示している。TD法では、各アドレスフレームは、3つのグループの副フレームの時間的配列(シーケンス)を形成する、継続時間が等しい7つの副フレームから構成される。ここで、3つのグループとは、第1の時間ビットに対応する1つの副フレームから構成される第1グループ、第2の時間ビットに対応する2つの副フレームから構成される第2グループ、第3の時間ビットに対応する4つの副フレームから構成される第3グループである。図6の表は、所望する各階調に必要な3つのビットそれぞれの状態を示している。例えば、階調3は、第1ビットに対応する1つの副フレームを状態1にして第1ビットを1にし、第2ビットに対応する2つの副フレーム各々を状態1にして第2ビットを1+1=2にし、第3ビットに対応する4つのフレーム各々を状態0にして第3ビットを0+0+0+0=0にすることにより得られる。また、階調4は、第1ビットに対応する1つの副フレームを状態0にして第1ビットを0にし、第2ビットに対応する2つの副フレーム各々を状態0にして第2ビットを0+0=0にし、第3ビットに対応する4つのフレーム各々を状態1にして第3ビットを1+1+1+1=4にすることにより得られる。副フレームの継続時間は、例えば0.02sec(50Hz)と十分短いので、副フレーム間の光透過レベルの差異は通常知覚されない。
【0043】
図7のラインAは、最初の3フレームが階調3を、最後の4フレームが階調4を表示するフレームの時間的配列における所望する階調を示す。ラインBは、ビット比1:2:4の各フレームの3つの時間ビットの順序(オーダ)を示す。ラインCは、各フレームの階調を決定する3つのビットに対応する7フレーム各々の状態、より詳細には、階調3を表示するために状態1にした第1ビットおよび第2ビットに対応する3つの副フレームの状態と、階調4を表示するために状態1にした第3ビットに対応する4つの副フレームの状態とを示す。ラインDは、副フレーム毎に表示される実際の階調の時間変化を示す。副フレーム毎に表示される実際の階調は、先行する7つの副フレームの平均状態に対応する。例えば、所望する階調3から階調4への遷移に続く最初のフレームにおいて、先行する7つの副フレームの光透過レベルの平均(以下、知覚光透過レベルと称する)は、連続する最初の6つの副フレームでそれぞれ値2、1、0、1、2、および3を取り、最後の副フレームで値4を取る。ラインEは、各フレームの知覚エラーを示す。知覚エラーとは、1フレーム内の7つの副フレーム間での平均知覚光透過レベルの、所望する階調に対する割合を百分率で表したものである。この割合は、通常100%であるが、所望する階調3から階調4への遷移に続く最初のフレームでは100×(2+1+0+1+2+3+4)/(4×7)≒46%となる。
【0044】
従って、階調3から階調4への遷移では、連続する7つの副フレームで平均した知覚光透過レベルは、所望する階調に等しい値3から、最悪で(3+2+1+0+1+2+3)/7≒1.7まで低下してしまい、その後、フレームの最後まで所望する階調4に近づくよう徐々に上昇する。この7つの副フレームで平均した知覚光透過レベルの低下は、所望する階調となるまで2フレーム分に近い時間にわたって生じるので、この期間の光透過レベルの低下は、人間の目で知覚可能である。この影響が最も顕著に現れるのは、画面上で階調3の領域が大面積の階調4の領域により掃引される時である。これは、階調4の領域と階調3の領域との境界が鮮鋭度の低いエッジとして観測されるからである。人間の目および脳は、このようなエッジに反応しやすく、たとえ発生時間がフレーム時間の数分の1と短くても知覚されてしまう可能性が高い。
【0045】
本発明に係るFLCDの実施の一形態では、次の点を除いて上述したTD法と同様のTD法を使用している。上述したTD法と異なるのは、連続するアドレスフレーム間および隣接するアドレスライン間で時間ビットの順序付けを変える、例えば、第1フレームの時間ビットが1:2:4の順序(第1順序)、第2フレームの時間ビットが4:2:1の順序(第2順序)、次のフレームの時間ビットが1:2:4の順序、…となるように、連続するフレームで上記時間的配列(第1順序および第2順序)を交替に使用する点である。さらに、上記時間的配列は、隣接ライン間でも交替に使用され、ラインn上のフレームのビットが1:2:4の順序であれば、ラインn+1およびラインn−1上の対応するフレームのビットはそれぞれ4:2:1の順序となる。これは、所望する階調3から所望する階調4への遷移を図7と同様に示す図8に図示されている。図8のラインBでは、前述した時間的配列1:2:4から始まるビットの時間的配列1:2:4および時間的配列4:2:1の交互の繰り返しは、初めにラインnに現れ、次にラインnに隣接するラインn+1およびラインn−1に現れる。例えば、時間的配列1:2:4の前後は、同じライン上だけでなく隣接するライン上でも時間的配列4:2:1になっている。前述のように、ラインCは、連続するフレームの各副フレームの状態を示している。ラインDは、先行する7つの副フレームの状態(光透過レベル)の平均、すなわち知覚光透過レベルを示している。ラインEは、各フレームの知覚エラーを示す。
【0046】
この場合、知覚光透過レベルは、所望する階調が変化しなくても連続フレーム間で周期的に変化する。ラインEに示すように、知覚エラー、すなわち、アドレスされたフレーム内の7つの副フレーム間での平均知覚光透過レベルの、所望する階調に対する割合(百分率)は、所望する階調3ではフレーム内のビットの時間的配列に応じて43%と157%との間で交互に変化する一方、所望する階調4では57%と143%との間で交互に変化する。さらに、階調3から階調4への所望する遷移に続く第1フレームでは、知覚エラーは、ビットの時間的配列が1:2:4および4:2:1のいずれであっても89%となり、前後のフレームの知覚エラーの中間の値、すなわち157%と57%との中間の値、あるいは43%と143%との中間の値である。
【0047】
また、図8のラインFは、互いに隣接する2つのライン間、例えばラインnとラインn+1との間での各副フレーム毎の知覚光透過レベルの平均を示す。この結果から分かるように、1つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。従って、知覚光透過レベルのライン平均値は、階調3から階調4への所望する遷移が起こるまで3を保ち、該遷移が起こると4に変わる。ここで、2つの副フレーム間での知覚光透過レベルの平均が3から4へと変化するまでに、階調3から階調4への所望する遷移に続く3つの副フレームに遅延が生じる。しかしながら、上記遅延は、知覚されないほど短かい。それゆえ、このような隣接ライン間の平均化により、図7を参照して説明した知覚可能なエッジへの悪影響を事実上完全に取り除くことができる。
【0048】
上記手法では、1ライン上の多数の連続するフレームに対して一定の階調を継続して印加すると、光透過レベルには、2フレーム期間で約±60%の周期的変動が生じるが、このような光透過レベルの変化は、ほとんどの適用例においては目立たない。これは、隣接ライン間で時間ビット配列の変化に位相差があるために、上記影響が、隣接ライン間の平均化によって相殺されるからである。
【0049】
本発明によるFLCDパネルの他の実施の形態を図9に基づいて説明する。
本実施の形態では、光透過レベルの周期的変動の問題と、前述したエッジへの悪影響をもたらす可能性の有る2つの階調間の所望する遷移に生じる知覚エラーの問題とを妥協して解決する。本実施の形態は、連続するフレーム間および隣接するライン間で2つのビットの時間的配列を交替させるTD法を用いる点では前記の実施の形態と同様であるが、これら2つの時間的配列が1:4:2および2:4:1であり、いずれの時間的配列においても最上位ビットが他の2つのビットの中間に位置する点で前記の実施の形態と異なっている。これら2つの時間的配列を互いに隣接するラインnおよびラインn+1に適用すると、階調3から階調4への所望する遷移に対し、図9に示す効果が得られる。ここで、各ライン上の各副フレームの状態をラインCに、先行する7つの副フレームの平均をラインDに示す。この場合、各ラインについてラインEに示すように、所望する一定の階調に対する知覚エラーは、図8に示す実施の形態よりも小さく、階調3については81%と119%との間で変化し、階調4については86%と114%との間で変化する。さらに、階調3から階調4への遷移に続く第1フレームでは、知覚エラーは89%であり、前後のフレームの知覚エラーの中間の値、つまり81%と114%の中間の値、あるいは119%と86%の中間の値である。一方、2ライン間での知覚光透過レベルの平均(以下、2ライン平均知覚光透過レベルと称する)についてみると、僅かな増加の後に僅かな減少を生じている。これらの増加および減少は、ラインFで示すように、どちらも1/2フレーム未満で生じている。図9のラインGは、先行する7つの副フレームの2ライン平均知覚光透過レベルの平均を示している。この平均については、所望する階調3から所望する階調4への遷移に続く2つのフレームについて示している。この結果から、上記平均化によって、知覚されるエッジへの悪影響が事実上完全に取り除かれていることが分かる。
【0050】
しかしながら、上記実施の形態のいずれにおいても、実際に表示される階調に認識可能なエラーを引き起こす可能性のある所定の階調光透過レベルのパターンが時間的および空間的に生じる。最悪の例は、隣接するラインn+1およびラインn−1とは変化が逆のラインn上で階調が変化した場合に起こると考えられる。この様子を図10に示す。図10は、図8の場合と同様に2つのビットの時間的配列1:2:4および4:2:1を使用した場合における、ラインn上での階調3から階調4への遷移と、ラインn+1およびラインn−1上での階調4から階調3への遷移を示している。この場合、表示される階調の知覚エラーは隣接するライン間では平均化されず、最上位ビット(4)に関係する階調の水平変化が起こったときにエラーを生じる。しかしながら、この場合、エラーの影響は、時間的平均化により低減され、特にフレーム速度が速い場合には大きく低減される。連続するフレームに所定の階調の時間的配列で階調変化が生じる場合には、特に斜めの動きに対する何らかのエラーが目立つ恐れがある。このエラーは階調の移動領域の角では顕著であるが、前述したエッジへの悪影響を発生させないのでより目立ちにくくなっている。
【0051】
本発明によるFLCDパネルのさらに他の実施の形態では、図11に示すように、あるライン上の各フレームの時間ビットを1:2:4の順序(第1の順序)でアドレスし、上記ラインに隣接する他のライン上の各フレームの時間ビットを4:2:1の順序(第2の順序)でアドレスするTD法を使用する。この場合、互いに隣接する2つのライン上の対応するフレームのビットは、1:2:4および4:2:1という異なる順序でアドレスされる。従って、本実施の形態では、フレームビットのアドレス順序の変化は、時間的ではなく空間的に生じる。
【0052】
本実施の形態は、前述の実施の形態ほど疑似エッジを発生させる知覚エラーの低減に効果的ではないが、互いに隣接する2つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができる。その上、本実施の形態では、各フレーム内でのビットのアドレス順序が1ライン上では同じであるので、比較的単純なアドレッシング回路で実現できる。
【0053】
本発明によるFLCDパネルのさらに他の実施の形態では、時間ビットのアドレス順序をアドレスフレーム間および隣接するアドレスライン間で乱数的(ランダム)に変化させるTD法、例えば、図12に示すように、一部のフレームの時間ビットを1:2:4の順序(第1の順序)でアドレスし、他のフレームの時間ビットを4:2:1の順序(第2の順序)でアドレスするTD法を使用する。このように時間ビットのアドレス順序を隣接するフレーム間およびライン間で乱数的に変化させる方法としては、例えば、乱数発生器を使用した真に乱数的な方法、あるいは長時間にわたり規則的なパターン変化が現れないように疑乱数的に制御を行う方法が挙げられる。
【0054】
本実施の形態では、ビットのアドレス順序を乱数的に変化させるので、必然的に表示画像全体においてエラーが知覚されてしまうという欠点はあるが、特に大面積での疑似エッジの影響を効果的に低減することができる。
【0055】
図15および図16は、20行で構成されたFLCDパネルのためのTDアドレッシング手法の実施の一形態を示している。図15および図16では、20行に対して縦軸方向に沿って1から20までの通し参照番号を付している。また、図15および図16は、横軸(時間軸)に沿った連続する2フレームにわたるアドレッシング手法を示すものであり、図15は第1フレームのアドレッシング手法、図16は第2フレームのアドレッシング手法を示している。また、各行における“A”はアドレス位置を示し、各行は、TD比が約1:2:4のフレームとTD比が約4:2:1のフレームとにより交互にアドレスされる。従って、最初の行1、図15の左端から始まる第1フレームの時間ビットは1:2:4の第1の順序でアドレスされ、第1フレームに続く第2フレームの時間ビットは4:2:1の第2の順序でアドレスされる。
【0056】
さらに、任意の行nについて考えてみると、行がアドレスされる順序は隣接する行の間で交互に入れ替わっていることが分かる。従って、行nがまず1:2:4の第1の順序でアドレスされるとすれば、行n+1および行n−1はまず4:2:1の第2の順序でアドレスされる。これは、図8を参照にして説明した方法に対応している。
【0057】
また、本アドレッシング手法では、1タイムスロットには1行しかアドレスしない。図示する例では、第1タイムスロットで行1をアドレスし、第3タイムスロットで行14をアドレスする。同様に、第4タイムスロットで行2をアドレスし、第5タイムスロットで行11をアドレスする(第2タイムスットではどの行もアドレスしない)。アドレスされている行のTDビットのデータと、アドレス位置“A”とは対応付けされている。実際のデバイスでは、TD比は、アドレスされる行数によってある程度のずれを生じている。図示している20行のディスプレイの例では、実際のTD比は、第1フレームでは7:19:37、第2フレームでは37:19:7となる。ディスプレイの行数を多くするほど、TD比をより正確にすることができる。
【0058】
前述した各実施の形態は、TD法のみにより階調を生成する構成であった。しかしながら、本発明に係る液晶デバイスに使用する他のアドレッシング構成として、SD法とTD法とを組み合わせて用いた構成を採用してもよい。この場合、各ラインの最上位空間ビットのアドレッシングを、同じラインの少なくとも1つの最下位空間ビットのアドレッシングとの間に位相のずれが生じ、かつ、隣接するラインの最上位空間ビットのアドレッシングとの間に位相のずれが生じるように行うことが、より効果的である。このようにすることにより、階調の周期的変動が最小限にまで低減される。
【0059】
また、前述した各実施の形態でのビット数やビット比の値は、例として挙げたものにすぎず、本発明のさらに他の実施の形態では、他のビット比、例えばビット比1:3:12や、他のビット数で同様のアドレッシング手法を採用してもよい。
【0060】
また、さらに他の実施の形態では、階調間の遷移や時間的な遷移における知覚エラーの発生を最小限にまで低減するために、特定のフレームで特定の階調を得るための時間ビットのアドレス順序を、直前および/または直後の1つまたは複数のフレームに応じて決定してもよい。
【0061】
また、アドレス順序を上記のような動的帰還により決定する場合であっても、前記の実施の形態で説明したように予め決定する場合であっても、必要なビット比を考慮して最適なアドレス時間的配列を採用することができる。図13および図14に、ビット比1:4:16:64のTD法とビット比1:2のSD法とを組み合わせた例を示す。いずれの場合にも、アドレス順序は予め決められた時間的配列により変更されている。
【0062】
【発明の効果】
本発明の請求項1記載の光変調器は、以上のように、アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、時間ディザ手段が、第1のフレームまたは第1の空間位置の時間ビットを第1の順序でアドレスし、第2のフレームまたは第2の空間位置の時間ビットを第1の順序とは異なる第2の順序でアドレスするものである。
【0063】
上記構成によれば、第1のフレームまたは第1の空間位置の時間ビットを第1の順序でアドレスし、第2のフレームまたは第2の空間位置の時間ビットを第1の順序とは異なる第2の順序でアドレスする。これにより、知覚光透過レベルが時間的または空間的に平均化されるので、異なる階調間の遷移に生じる知覚エラーを抑制することができる。それゆえ、上記構成は、多数の階調を生成する手段を備えた光変調器において、異なる階調間の遷移に生じる知覚エラーを抑制することができる光変調器を提供することができるという効果を奏する。
【0064】
本発明の請求項2記載の光変調器は、以上のように、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接する2つのライン上の互いに対応するフレームの時間ビットを、一方のライン上のアドレス順序と他方のライン上のアドレス順序とが互いに異なるようにアドレスするものである。
【0065】
これにより、1つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。それゆえ、上記構成は、知覚エラーを低減し、知覚可能なエッジへの悪影響を事実上完全に取り除くことができるという効果を奏する。
【0066】
本発明の請求項3記載の光変調器は、以上のように、上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第1の順序でアドレスし、他方のライン上の各フレームの時間ビットを第2の順序でアドレスするものである。
【0067】
上記構成によれば、互いに隣接する2つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができるという効果が得られる。その上、上記構成によれば、各フレーム内でのビットのアドレス順序が1ライン上では同じであるので、比較的単純な回路でアドレス手段を実現することができるという効果が得られる。
【0068】
本発明の請求項4記載の光変調器は、以上のように、上記時間ディザ手段が、各ラインの各フレームの時間ビットを、予め決められた時間的配列にしたがって第1の順序と第2の順序との間で変化させた順序でアドレスするものである。
【0069】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減されるという効果が得られる。また、上記構成によれば、予め決められた時間的配列にしたがってアドレス順序を変えるので、エッジへの影響をより確実に低減することができるという効果も得られる。
【0070】
本発明の請求項5記載の光変調器は、以上のように、請求項1記載の光変調器において、上記アドレス手段が、各フレームの時間ビットをフレーム間で乱数的または疑乱数的に変化させた順序でアドレスするものである。
【0071】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減されるという効果が得られる。また、上記構成によれば、時間ビットのアドレス順序を乱数的に変化させるので、特に大面積での疑似エッジの影響を効果的に低減することができるという効果も得られる。
【0072】
本発明の請求項6記載の光変調器は、以上のように、上記第1の順序は最下位ビットで始まり最上位ビットで終了し、上記第2の順序は最上位ビットで始まり最下位ビットで終了する構成である。
【0073】
これにより、光変調素子をライン毎にアドレスし、互いに隣接する2つのライン上の互いに対応するフレームの時間ビットを第1の順序および第2の順序でアドレスする場合に、隣接ライン間で時間ビット配列の変化に位相差が生じる。それゆえ、1ライン上の多数の連続するフレームに対して一定の階調を継続して印加した場合に生じる光透過レベルの周期的変動が、隣接ライン間の平均化によって相殺される。この結果、上記構成は、光透過レベルの周期的変動を目立たない程度にまで抑制することができるという効果を奏する。
【0074】
本発明の請求項7記載の光変調器は、以上のように、上記第1の順序および第2の順序は、いずれも3つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置する構成である。
【0075】
それゆえ、上記構成は、所望する一定の階調に対する知覚エラーをより一層低減することができるという効果を奏する。
【0076】
本発明の請求項8記載の光変調器は、以上のように、上記第1の順序は最下位時間ビットで始まり下位から2番目のビットで終了し、上記第2の順序は下位から2番目の時間ビットで始まり最下位ビットで終了し、上記第1の順序および第2の順序のいずれにおいても最上位ビットは中間位置をとる構成である。
【0077】
それゆえ、上記構成は、所望する一定の階調に対する知覚エラーをより一層低減することができるという効果を奏する。
【0078】
本発明の請求項9記載の光変調器は、以上のように、上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えている構成である。
【0079】
それゆえ、上記構成は、より広範な階調を実現することができるという効果を奏する。
【0080】
本発明の請求項10記載の光変調器は、以上のように、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものである。
【0081】
このようにして隣接するライン間に位相差を発生させることにより、階調の周期的変動が隣接するライン間で相殺される。それゆえ、上記構成は、階調の周期的変動をより一層低減することができるという効果を奏する。
【0082】
本発明の請求項11記載の光変調器は、以上のように、上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものである。
【0083】
それゆえ、上記構成は、階調の周期的変動をより一層低減することができるという効果を奏する。
【図面の簡単な説明】
【図1】強誘電性液晶ディスプレイパネルを示す断面図である。
【図2】上記強誘電性液晶ディスプレイパネルのためのアドレッシング構成を示す概略図である。
【図3】上記アドレッシング構成に使用可能な波形を示す波形図である。
【図4】時間ディザ(TD)法を説明するための説明図である。
【図5】空間ディザ(SD)法を説明するための説明図である。
【図6】公知のアドレッシング手法を使用して得られる階調を示す表である。
【図7】上記アドレッシング手法による階調間の遷移に生じる知覚エラーを示す表である。
【図8】本発明に係る液晶デバイスに対してあるアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図9】本発明に係る液晶デバイスに対して他のアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図10】本発明に係る液晶デバイスに対してさらに他のアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図11】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図12】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図13】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図14】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図15】本発明のさらに他の実施形態における第1のフレームにおけるスイッチングのタイミングを示す表である。
【図16】本発明のさらに他の実施形態における第2のフレームにおけるスイッチングのタイミングを示す表である。
【符号の説明】
30 データ信号発生器(アドレス手段)
31 ストローブ信号発生器(アドレス手段)
32 画素(光変調素子)
33 表示入力部(アドレス手段、時間ディザ手段、空間ディザ手段)
Claims (10)
- マトリックス状に設けられたアドレス可能な複数の光変調素子と、
上記光変調素子の各々について、その光変調素子の光透過レベルを他の光変調素子の光透過レベルに対して相対的に変化させるために、その光変調素子を連続するアドレスフレーム内で選択的にアドレスするアドレス手段とを備える光変調器において、
上記アドレス手段は、上記のマトリックス状に設けられた複数の光変調素子を、順序を有する複数の時間ビットに応じてライン毎にアドレスするものであり、
上記アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて上記光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、
上記時間ディザ手段が、第1のフレームの時間ビットを第1の順序でアドレスし、第2のフレームの時間ビットを第1の順序とは異なる第2の順序でアドレスするか、あるいは第1の空間位置の時間ビットを第1の順序でアドレスし、第2の空間位置の時間ビットを第1の順序とは異なる第2の順序でアドレスし、
上記時間ディザ手段が、互いに隣接する2つのライン上の時間ビットを、これら隣接する2つのラインの一方と他方とで上記時間ビットの順序が異なるようにアドレスするものであることを特徴とする光変調器。 - 上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第1の順序でアドレスし、他方のライン上の各フレームの時間ビットを第2の順序でアドレスするものであることを特徴とする請求項1記載の光変調器。
- 上記時間ディザ手段が、各ラインの各フレームの時間ビットを、予め決められた時間的配列にしたがって第1の順序と第2の順序との間で変化させた順序でアドレスするものであることを特徴とする請求項1記載の光変調器。
- 上記第1の順序と第2の順序との間の変化が、各ラインの連続するフレーム間で起こるか、あるいは、互いに隣接するラインの互いに対応するフレーム間で起こることを特徴とする請求項3記載の光変調器。
- 上記第1の順序は最下位ビットで始まり最上位ビットで終了し、上記第2の順序は最上位ビットで始まり最下位ビットで終了することを特徴とする請求項1ないし4のいずれか1項に記載の光変調器。
- 上記第1の順序および第2の順序は、いずれも3つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置することを特徴とする請求項1ないし4のいずれか1項に記載の光変調器。
- 上記第1の順序は最下位時間ビットで始まり下位から2番目のビットで終了し、上記第2の順序は下位から2番目の時間ビットで始まり最下位ビットで終了し、上記第1の順序および第2の順序のいずれにおいても最上位ビットは中間位置をとることを特徴とする請求項6記載の光変調器。
- 上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、
上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えていることを特徴とする請求項1ないし7のいずれか1項に記載の光変調器。 - 上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものであることを特徴とする請求項8記載の光変調器。
- 上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものであることを特徴とする請求項8または9に記載の光変調器。
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