JP7282599B2 - ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ - Google Patents

ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ Download PDF

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Description

本発明は、ハイサイドトランジスタの駆動回路に関する。
ＤＣ／ＤＣコンバータ、電力変換装置やモータ駆動回路などのさまざまなアプリケーションにおいて、パワートランジスタおよびその駆動回路（ゲート駆動回路）を含むスイッチング回路が用いられる。
図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路２００Ｒ、ローサイド駆動回路１１０を備える。
ハイサイドトランジスタＭＨは、入力端子（あるいは入力ライン）ＩＮとスイッチング端子（あるいはスイッチングライン）ＶＳの間に設けられ、ローサイドトランジスタＭＬは、スイッチング端子ＶＳと接地端子ＧＮＤの間に設けられる。ハイサイド駆動回路２００Ｒは、制御入力ＨＩＮに応じて、ハイサイドトランジスタＭＨを駆動し、ローサイド駆動回路１１０は制御入力ＬＩＮに応じてローサイドトランジスタＭＬを駆動する。
ハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフのとき、スイッチング端子ＶＳには入力電圧ＶＩＮが発生し、ハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがオンのとき、スイッチング端子ＶＳには接地電圧ＶＧＮＤ（０Ｖ）が発生する。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬが両方オフの期間、スイッチング端子ＶＳはハイインピーダンスとなる。スイッチング回路１００Ｒは、この３状態を切り替えることで、図示しない負荷に電力を供給する。
ハイサイドトランジスタＭＨとして、Ｎ型（Ｎチャンネル）が用いられる場合がある。ハイサイドトランジスタＭＨをターンオンさせ、オン状態を維持するためには、そのゲートソース間に、ＦＥＴのゲートしきい値ＶＧＳ（ｔｈ）を超える電圧を印加する必要がある。ハイサイドトランジスタＭＨがオンのとき、スイッチングラインＶＳの電圧ＶＳ、すなわちハイサイドトランジスタＭＨのソース電圧は、入力電圧ＶＩＮと実質的に等しいから、ハイサイドトランジスタＭＨのオンを維持するためには、ハイサイドトランジスタＭＨのゲートに、ＶＩＮ＋ＶＧＳ（ｔｈ）より高いゲート信号を印加する必要がある。
入力電圧ＶＩＮよりも高いゲート信号を発生するために、ブートストラップ回路が設けられる。ブートストラップ回路は、ブートストラップキャパシタＣ１および整流素子Ｄ１を含む。ブートストラップキャパシタＣ１は、ブートストラップ端子（あるいはブートストラップライン）ＶＢと、スイッチング端子ＶＳの間に設けられる。ブートストラップ端子ＶＢには、整流素子Ｄ１を介して直流電圧ＶＲＥＧ（＞ＶＧＳ（ｔｈ））印加される。
スイッチング電圧ＶＳがロー（０Ｖ）のとき、キャパシタＣ１は、整流素子Ｄ１を介して充電され、その両端間電圧は、ΔＶ＝ＶＲＥＧ－Ｖｆとなる。Ｖｆは整流素子Ｄ１の電圧降下である。スイッチング電圧ＶＳが上昇すると、ブートストラップ端子ＶＢの電圧ＶＢは、ＶＢ＝ＶＳ＋ΔＶを維持しながら上昇する。ブートストラップ回路により、ＶＢ端子とＶＳ端子間の電位差が、ΔＶに保たれる。
ハイサイド駆動回路２００Ｒは、バッファ（ドライバ）２１０およびレベルシフト回路２２０を備える。バッファ２１０の上側電源端子には電圧ＶＢが供給され、その下側電源端子には電圧ＶＳが供給される。バッファ２１０は、ＶＢをハイ、ＶＳをローとするゲート電圧をハイサイドトランジスタＭＨのゲートに供給する。
レベルシフト回路２２０は、ロジックレベル（ＶＤＤ／０Ｖ）の２値の制御信号ＨＩＮを、ＶＢ／ＶＳの２値の中間信号ＬＶＳＦＴＯＵＴに変換する。
図２は、ハイサイド駆動回路２００Ｒの回路図である。レベルシフト回路２２０は、パルス発生器２２２、インバータ２２４，２２５，２２６，２２７およびロジック回路２２８を含む。
高耐圧のＰＭＯＳトランジスタの製造の難しさから、インバータ２２４，２２５は、ＣＭＯＳインバータでなく、高耐圧ＮＭＯＳトランジスタと負荷抵抗からなるインバータが利用される。このインバータ２２４，２２５は、ＮＭＯＳトランジスタがオンの期間、ＶＢラインからＧＮＤラインに向かって電流Ｉが流れ、ＶＢ×Ｉｄの電力が消費される。入力電圧ＶＩＮが１００Ｖを超える高電圧アプリケーションでは電圧ＶＢも同じ程度に上昇するため、インバータ２２４，２２５の消費電力が大きくなる。そこで高電圧アプリケーションでは、インバータ２２４，２２５をパルス駆動し、消費電力を削減している。
具体的にはパルス発生器２２２は、制御信号ＨＩＮのポジエッジ、ネガエッジを検出し、第１エッジ信号Ｅｐ、第２エッジ信号Ｅｎを生成する。第１インバータ２２４は、第１エッジ信号Ｅｐを受け、反転セット信号＼ＳＥＴを出力する（＼は論理反転を表す、図中、バーで示す）。第２インバータ２２５は、第２エッジ信号Ｅｎを受け、反転セット信号＼ＲＳＴを出力する。
インバータ２２６，２２７は、反転セット信号＼ＳＥＴ，反転リセット信号＼ＲＳＴを反転し、セット信号ＳＥＴ，リセット信号ＲＳＴを生成する。ロジック回路２２８は、セット信号ＳＥＴに応じてオンレベル、リセット信号ＲＳＴに応じてオフレベルとなる制御パルスＳｐを生成する。
特開２０１２－７０３３３号公報
本発明者は、図２のハイサイド駆動回路２００Ｒについて検討した結果、以下の課題を認識するに至った。
第１インバータ２２４や第２インバータ２２５の下側のＮＭＯＳトランジスタとして、ＤＭＯＳ（Double-Diffused MOS）構造などの高耐圧素子が採用される。
高耐圧のトランジスタは、ドレインソース間、ドレインゲート間、ドレイン基板間に、無視できない寄生容量Ｃｐ１，Ｃｐ２を有する。この寄生容量Ｃｐ１、Ｃｐ２の影響によって、反転セット信号＼ＳＥＴ、反転リセット信号＼ＲＳＴに遅延が発生すると、ロジック回路２２８に、正しいセット信号ＳＥＴ，リセット信号ＲＳＴを伝達することができず、誤動作の一因となる。
この問題を解決するために、ロジック回路２２８に、セット信号ＳＥＴとリセット信号ＲＳＴの同時発生をマスクするアプローチが考えられる。ところがこのアプローチを採用すると、スイッチングの遷移中（たとえばハイサイドトランジスタＭＨのターンオン動作中であって、ターンオンの完了前）に、リセット信号ＲＳＴが発生した場合に、リセット信号ＲＳＴがマスクされてハイサイドトランジスタＭＨを直ちにターンオフできないという問題が生ずる。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ハイサイドトランジスタを正確に駆動できる駆動回路の提供にある。
本発明のある態様は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号をシフトアップするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号のポジエッジに応じたセットパルス、入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、クロスカップルされた第１トランジスタおよび第２トランジスタを含み、オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、ハイサイドラインとスイッチングラインの間に設けられ、ラッチ回路の相補的な第１ノードおよび第２ノードのうち、レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、を含む。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ハイサイドトランジスタを正確に駆動できる。
スイッチング回路の回路図である。 ハイサイド駆動回路の回路図である。 実施の形態１に係るスイッチング回路の回路図である。 図３のハイサイド駆動回路の動作波形図である。 レベルシフト回路の構成例を示す回路図である。 レベルシフト回路のさらに具体的な構成例を示す回路図である。 ラッチ安定化回路の別の構成例を示す回路図である。 変形例に係る半導体装置の回路図である。 図８のスイッチング回路の動作波形図である。 図８のレベルシフト回路の具体的な構成例を示す回路図である。 図１０のレベルシフト回路の動作波形図である。 実施の形態２に係るレベルシフト回路の回路図である。 図１２の変形例に係るレベルシフト回路の回路図である。 ＤＣ／ＤＣコンバータのコントローラの回路図である。 ハイサイド駆動回路を備えるインバータ装置の回路図である。
（実施の形態の概要）
本明細書に開示される一実施の形態は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号をシフトアップするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号のポジエッジに応じたセットパルス、入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、クロスカップルされた第１トランジスタおよび第２トランジスタを含み、オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、ハイサイドラインとスイッチングラインの間に設けられ、ラッチ回路の相補的な第１ノードおよび第２ノードのうち、レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、を含む。
ラッチ安定化回路によってレベルシフト回路の出力に応じて、第１ノードと第２ノードに作用することにより、ラッチ回路の状態を固定することができる。ラッチ安定化回路は、ラッチ回路の状態を遷移させる必要はないため、動作電流は非常に少なくて済む。加えて、ラッチ安定化回路は、ハイサイドラインとスイッチングラインの間に設けられ、それらの電位差は、５Ｖや１２Ｖ程度であるため、ラッチ回路の状態を固定するために、電位差が数百Ｖであるハイサイドラインと接地ラインの間に電流を流す場合に比べて、消費電力を大幅に削減できる。
ラッチ安定化回路は、ラッチ回路の相補的な第１ノードおよび第２ノードのうちレベルシフト回路の出力に応じた一方から電流をシンクしてもよい。電流を引き抜いたノードの電位を低下させることができる。
ラッチ安定化回路は、レベルシフト回路の出力が第１レベルのときにオンとなり、ラッチ回路の第１ノードから電流をシンクする第１電流源と、レベルシフト回路の出力が第２レベルのときにオンとなり、ラッチ回路の第２ノードから電流をシンクする第２電流源と、を含んでもよい。
第１電流源は、レベルシフト回路の出力が第１レベルのときにオンとなる第１スイッチと、第１スイッチと直列に接続される第１インピーダンス素子と、第１インピーダンス素子に流れる電流をコピーし、第１ノードから電流をシンクする第１カレントミラー回路と、を含んでもよい。第２電流源は、レベルシフト回路の出力が第２レベルのときにオンとなる第２スイッチと、第２スイッチと直列に接続される第２インピーダンス素子と、第２インピーダンス素子に流れる電流をコピーし、第２ノードから電流をシンクする第２カレントミラー回路と、を含んでもよい。
第１インピーダンス素子および第２インピーダンス素子は、ゲートがスイッチングラインと接続されたＰＭＯＳトランジスタであってもよい。第１インピーダンス素子および第２インピーダンス素子は、抵抗であってもよい。
ラッチ安定化回路は、ラッチ回路の相補的な第１ノードと第２ノードのうち一方とスイッチングラインの間に設けられた第１可変インピーダンス素子と、第１ノードと第２ノードのうち他方とスイッチングラインの間に設けられた第２可変インピーダンス素子と、を含んでもよい。第１可変インピーダンス素子と第２可変インピーダンス素子のインピーダンスは、レベルシフト回路の出力に応じて相補的に制御されてもよい。
レベルシフト回路は、ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに含んでもよい。レベルシフタ兼ラッチ回路は、ソースがハイサイドラインと接続され、ゲートが第１ノードと接続された第１ＰＭＯＳトランジスタと、ソースがハイサイドラインと接続され、ゲートが第２ノードと接続された第２ＰＭＯＳトランジスタと、ドレインが第１ＰＭＯＳトランジスタのドレインと接続され、ゲートが第１ノードと接続された第３ＮＭＯＳトランジスタと、ドレインが第２ＰＭＯＳトランジスタのドレインと接続され、ゲートが第２ノードと接続された第４ＮＭＯＳトランジスタと、ドレインが第３ＮＭＯＳトランジスタのソースと接続され、ゲートが第２ＰＭＯＳトランジスタのドレインと接続され、ソースがスイッチングラインと接続された第５ＮＭＯＳトランジスタと、ドレインが第４ＮＭＯＳトランジスタのソースと接続され、ゲートが第１ＰＭＯＳトランジスタのドレインと接続され、ソースがスイッチングラインと接続された第６ＮＭＯＳトランジスタと、を含んでもよい。
レベルシフタ兼ラッチ回路を設けることにより、スイッチングラインの電圧が低下したときに、ラッチ回路の出力を確実に後段のバッファに伝えることができる。またハイサイドラインの電位が急峻に低下して、ラッチ回路の第１ノードおよび第２ノードの電圧が両方、跳ね上がった場合に、レベルシフタ兼ラッチ回路によって、直前のレベルシフト回路の出力を保持することができる。
レベルシフト回路は、セットパルスに応答して第２ノードにアシスト電流を注入し、リセットパルスに応答して第１ノードにアシスト電流を注入するアシスト回路をさらに含んでもよい。
アシスト回路によって電流を注入することにより、寄生容量に起因する電流を相殺することができる。これにより、ラッチ回路の状態遷移を速めることができ、レベルシフト回路は、入力信号をバッファに高速に伝達することができる。
アシスト回路は、セットパルスをゲートに受けるＮチャンネルの第１トランジスタと、ハイサイドラインと接続され、第１トランジスタの電流を折り返す第１カレントミラー回路と、リセットパルスをゲートに受けるＮチャンネルの第２トランジスタと、ハイサイドラインと接続され、第２トランジスタの電流を折り返す第２カレントミラー回路と、を含んでもよい。
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
（実施の形態１）
図３は、実施の形態１に係るスイッチング回路１００の回路図である。スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを制御する半導体装置１０２、ブートストラップキャパシタＣ１を備える。
ハイサイドトランジスタＭＨは、ＮチャンネルまたはＮＰＮ型であり、ドレインに直流の入力電圧ＶＩＮを受け、ソースがスイッチングラインＶＳと接続される。
半導体装置１０２は、ブートストラップ（ＶＢ）ピン、スイッチング（ＶＳ）ピン、ハイサイド出力（ＨＯ）ピン、ローサイド出力（ＬＯ）ピン、接地（ＧＮＤ）ピンを備える。以下の説明では、ピンを、端子やラインとも称する。ブートストラップキャパシタＣ１は、ＶＢピンとＶＳピンの間に設けられる。ＨＯピン、ＬＯピンは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬのゲート（ベース）と接続される。ＶＳピンは、ハイサイドトランジスタＭＨのソース、ローサイドトランジスタＭＬのドレインと接続される。ＧＮＤピンは接地される。
半導体装置１０２は、ローサイド駆動回路１１０、レギュレータ１２０、整流素子Ｄ１およびハイサイド駆動回路２００を備える。
ローサイド駆動回路１１０は、制御信号ＬＩＮに応じて、ローサイドトランジスタＭＬを駆動する。レギュレータ１２０は、レギュレータ１２０は、所定の電圧レベル（たとえば５Ｖあるい１２Ｖ）に安定化された内部電源電圧ＶＲＥＧを生成する。内部電源電圧ＶＲＥＧは、半導体装置１０２の内部のブロックの電源電圧として用いられる。ハイサイド駆動回路２００は、制御信号ＨＩＮに応じて、ハイサイドトランジスタＭＨを駆動する。
図１と同様に、スイッチング回路１００はいわゆるブートストラップ回路によって、ＶＢラインに入力電圧ＶＩＮよりも高いハイレベル電圧（ＶＢ）を生成する。レギュレータ１２０が生成する内部電源電圧ＶＲＥＧは、ダイオードＤ１を介してブートストラップキャパシタＣ１に供給される。半導体装置１０２に対して、外部の電源から適切な電圧レベルに安定化された直流電圧が供給される場合、レギュレータ１２０は省略してもよい。
ハイサイド駆動回路２００は、バッファ２１０およびレベルシフト回路２２０を備える。レベルシフト回路２２０は、電源電圧ＶＤＤをハイ、接地電圧０Ｖをローとする入力信号ＨＩＮを、ＶＢラインの電圧ＶＢをハイ、ＶＳラインの電圧ＶＳをローとする信号ＬＶＳＦＴＯＵＴにシフトアップする。
バッファ２１０は、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴに応じて、ハイサイドトランジスタＭＨを駆動する。
レベルシフト回路２２０は、パルス発生器２３０、オープンドレイン回路２３２、ラッチ回路２４０、ロジック回路２６０、ラッチ安定化回路２８０を備える。
パルス発生器２３０は、入力信号ＨＩＮのポジエッジ（リーディングエッジ）に応じたセットパルスＥｐ、入力信号ＨＩＮのネガエッジ（トレーリングエッジ）に応じたリセットパルスＥｎを生成する。セットパルスＥｐ、リセットパルスＥｎのパルス幅は数十ｎｓ程度である。
オープンドレイン回路２３２は、高耐圧のトランジスタＭＮ１１，ＭＮ１２を含む。第１トランジスタＭＮ１１は、ソースが接地され、ゲートにセットパルスＥｐが入力される。第２トランジスタＭＮ１２は、ソースが接地され、ゲートにリセットパルスＥｎが入力される。セットパルスＥｐがローのとき、第１トランジスタＭＮ１１はオフであり、オープンドレイン回路２３２の第１の出力２３４はハイインピーダンスとなる。セットパルスＥｐがハイのとき、第１トランジスタＭＮ１１はオンとなり、オープンドレイン回路２３２の第１の出力２３４から、セット電流ＩＳＥＴがシンクされる。
高耐圧素子としては、ＤＭＯＳ（Double-Diffused MOS）構造のトランジスタが好適であるが、その他の構造を有するトランジスタ、たとえばＨＶＭＯＳ（High Voltage MOSFET）、ＬＤＭＯＳ（Lateral Diffusion MOSFET）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳｉＣ（Silicon Carbide）－ＪＦＥＴ、ＳＩＣ－ＭＯＳＦＥＴなどを用いてもよい。特に高耐圧素子であると明記されないその他のトランジスタについては、通常の耐圧を有するＭＯＳＦＥＴである。
同様にリセットパルスＥｎがローのとき、第２トランジスタＭＮ１２はオフであり、オープンドレイン回路２３２の第２の出力２３６はハイインピーダンスとなる。リセットパルスＥｎがハイのとき、第２トランジスタＭＮ１２はオンとなり、オープンドレイン回路２３２の第２の出力２３６から、リセット電流ＩＲＳＴがシンクされる。
ラッチ回路２４０は、クロスカップルされた第１トランジスタＭＰ２１および第２トランジスタＭＰ２２を含み、オープンドレイン回路２３２の出力（ＩＳＥＴ，ＩＲＳＴ）に応答して状態遷移する。第１トランジスタＭＰ２１、第２トランジスタＭＰ２２のソースは、ＶＢラインと接続される。第１トランジスタＭＰ２１、第２トランジスタＭＰ２２それぞれのドレインは、オープンドレイン回路２３２の出力２３４，２３６と接続される。また第１トランジスタＭＰ２１のゲートは、第２トランジスタＭＰ２２のドレインと接続され、第２トランジスタＭＰ２２のゲートは、第１トランジスタＭＰ２１のドレインと接続される。第１トランジスタＭＰ２１、第２トランジスタＭＰ２２それぞれのドレインを、第１ノードＮ２１、第２ノードＮ２２と称する。第１ノードＮ２１の電位と第２ノードＮ２２の電位は、相補的に変化する。第１ノードＮ２１がローの状態をセット状態、第２ノードＮ２２がローの状態をリセット状態と称する。
なおラッチ回路２４０は、第１トランジスタＭＰ２１、第２トランジスタＭＰ２２と並列に接続されたツェナーダイオードＺＤ２１，ＺＤ２２を含んでもよい。ツェナーダイオードＺＤ２１，ＺＤ２２によって、第１ノードＮ２１、第２ノードＮ２２は、ＶＢ－ＶＺより低くならないようにクランプされ、トランジスタＭＰ２１，ＭＰ２２が保護される。
ロジック回路２６０は、ラッチ回路２４０の出力（第１ノードＮ２１、第２ノードＮ２２の電圧の少なくとも一方）を受け、レベルシフト出力信号ＬＶＳＦＴＯＵＴを生成する。レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴは、ラッチ回路２４０の第１ノードＮ２１の電位と反対の論理レベルを有する。つまり第１ノードＮ２１がローのとき、ＬＶＳＦＴＯＵＴはハイ、Ｎ２１がハイのとき、ＬＶＳＦＴＯＵＴはローである。
ラッチ安定化回路２８０は、ＶＢラインとＶＳラインの間に設けられ、ラッチ回路２４０の相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴのレベル（ハイ、ロー）に応じた一方のローを維持するように構成される。
レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴは、ラッチ回路２４０の状態に応じているから、ラッチ安定化回路２８０は、ＬＶＳＦＴＯＵＴがハイ、すなわち第１ノードＮ２１がローのときに、第１ノードＮ２１のローを維持するように動作し、ＬＶＳＦＴＯＵＴがロー、すなわち第２ノードＮ２２がローのときに、第２ノードＮ２２のローを維持するように動作する。
たとえばラッチ安定化回路２８０は、ラッチ回路２４０の相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴのレベルに応じた一方、すなわちローを維持すべきノードから補助電流ＩＡＵＸ＿ＳＥＴ，ＩＡＵＸ＿ＲＳＴをシンクする。
以上がハイサイド駆動回路２００の構成である。続いてその動作を説明する。図４は、図３のハイサイド駆動回路２００の動作波形図である。
入力信号ＨＩＮがローからハイに遷移すると、セットパルスＥｐが生成され、セット電流ＩＳＥＴが流れる。これによりラッチ回路２４０の第１ノードＮ２１がローとなり、ロジック回路２６０の出力ＬＶＳＦＴＯＵＴはハイとなる。ＬＶＳＦＴＯＵＴ信号がハイの間、ラッチ安定化回路２８０は、補助電流ＩＡＵＸ＿ＳＥＴを第１ノードＮ２１からシンクする。これにより、ラッチ回路２４０がセット状態に固定される。
入力信号ＨＩＮがハイからローに遷移すると、リセットパルスＥｎが生成され、リセット電流ＩＲＳＴが流れる。これによりラッチ回路２４０の第２ノードＮ２２がローとなり、ロジック回路２６０の出力ＬＶＳＦＴＯＵＴはローとなる。ＬＶＳＦＴＯＵＴ信号がローの間、ラッチ安定化回路２８０は、補助電流ＩＡＵＸ＿ＲＳＴを第２ノードＮ２２からシンクする。これにより、ラッチ回路２４０がリセット状態に固定される。
以上がハイサイド駆動回路２００の動作である。
ラッチ安定化回路２８０により、ＬＶＳＦＴＯＵＴ信号に応じて、第１ノードＮ２１と第２ノードＮ２２の一方に作用することにより、ラッチ回路２４０の状態を固定することができる。
ラッチ回路２４０の状態遷移は、セット電流ＩＳＥＴ，リセット電流ＩＲＳＴをトリガとして発生しており、ラッチ安定化回路２８０は、ラッチ回路２４０の状態を遷移させる必要はない。したがってラッチ安定化回路２８０の動作電流（補助電流ＩＡＵＸ＿ＳＥＴ，ＩＡＵＸ＿ＲＳＴ）は非常に少なくて済む。たとえばセット電流ＩＳＥＴ、リセット電流ＩＲＳＴが数ｍＡのオーダーであるのに対して、補助電流ＩＡＵＸ＿ＳＥＴ、ＩＡＵＸ＿ＲＳＴは数μＡ～十μＡのオーダーでよい。したがってラッチ安定化回路２８０が消費電力の増加に与えるインパクトは小さい。
加えて、ラッチ安定化回路２８０は、ＶＢラインとＶＳラインの間に設けられ、それらの電位差は、内部電源電圧ＶＲＥＧで定まり、５Ｖや１２Ｖ程度である。ラッチ回路２４０の状態を固定するために、電位差が数百Ｖ（たとえば６００Ｖ）であるＶＢラインと接地ラインの間に電流Ｉを流す場合、消費電力は６００Ｖ×Ｉとなるが、本実施の形態では、１２Ｖ×Iでよいため、消費電力の増加は非常に小さくて済む。
続いてハイサイド駆動回路２００の具体的な構成例や変形例を説明する。図５は、レベルシフト回路２２０の構成例を示す回路図である。
ラッチ安定化回路２８０は、第１電流源２８２＿１および第２電流源２８２＿２を含む。第１電流源２８２＿１は、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴが第１レベル（ハイ）のときにオンとなり、ラッチ回路２４０の第１ノードＮ２１から電流ＩＡＵＸ＿ＳＥＴをシンクする。第２電流源２８２＿２は、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴが第２レベル（ロー）のときにオンとなり、ラッチ回路２４０の第２ノードＮ２２から電流ＩＡＵＸ＿ＲＳＴをシンクする。
第１電流源２８２＿１は、第１スイッチＳＷ１、第１インピーダンス素子２８４＿１、第１カレントミラー回路２８６＿１を含む。第１スイッチＳＷ１は、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴが第１レベル（ハイ）のときにオンとなる。第１インピーダンス素子２８４＿１は、第１スイッチＳＷ１と直列に接続される。第１カレントミラー回路２８６＿１は、第１インピーダンス素子２８４＿１に流れる電流をコピーし、第１ノードＮ２１から電流ＩＡＵＸ＿ＳＥＴをシンクする。
第２電流源２８２＿２は、第１電流源２８２＿１と同様に構成され、第２スイッチＳＷ２、第２インピーダンス素子２８４＿２、第２カレントミラー回路２８６＿２を含む。
ロジック回路２６０は、レベルシフタ兼ラッチ回路２６２、インバータＩＮＶ１，ＩＮＶ２を含む。レベルシフタ兼ラッチ回路２６２は、ラッチ回路２４０の出力を受け、ラッチする。ラッチ回路２４０の出力は、電圧ＶＢをハイ、ＶＢ－ＶＺをローとする信号である。レベルシフタ兼ラッチ回路２６２は、ラッチ回路２４０の出力を、電圧ＶＢをハイレベル、電圧ＶＳをローレベルとする信号ＬＶＳＦＴＯＵＴにシフトアップする。
インバータＩＮＶ１およびインバータＩＮＶ２は、第１スイッチＳＷ１、第２スイッチＳＷ２のオン、オフを制御する。この例では、第１スイッチＳＷ１および第２スイッチＳＷ２は、負論理入力を有し、ローが入力されたときにオンとなる。したがって、第１スイッチＳＷ１はＬＶＳＦＴＯＵＴがハイのときにオンとなり、第２スイッチＳＷ２はＬＶＳＦＴＯＵＴがローのときにオンとなる。
図６は、レベルシフト回路２２０のさらに具体的な構成例を示す回路図である。第１スイッチＳＷ１および第２スイッチＳＷ２はＰＭＯＳトランジスタで構成することができる。また第１インピーダンス素子２８４＿１および第２インピーダンス素子２８４＿２は、ゲートがＶＳラインと接続されたＰＭＯＳトランジスタであり、その振る舞いは抵抗成分として把握できる。
レベルシフタ兼ラッチ回路２６２は、トランジスタＭＰ３１，ＭＰ３２，ＭＮ３３～ＭＮ３６を含む。第１ＰＭＯＳトランジスタＭＰ３１は、ソースがＶＢラインと接続され、ゲートが第１ノードＮ２１と接続され、第２ＰＭＯＳトランジスタＭＰ３２は、ソースがＶＢラインと接続され、ゲートが第２ノードＮ２２と接続される。第３ＮＭＯＳトランジスタＭＮ３３は、ドレインが第１ＰＭＯＳトランジスタＭＰ３１のドレインと接続され、ゲートが第１ノードＮ２１と接続され、第４ＮＭＯＳトランジスタＭＮ３４は、ドレインが第２ＰＭＯＳトランジスタＭＰ３２のドレインと接続され、ゲートが第２ノードＮ２２と接続される。第５ＮＭＯＳトランジスタＭＮ３５は、ドレインが第３ＮＭＯＳトランジスタＭＮ３３のソースと接続され、ゲートが第２ＰＭＯＳトランジスタＭＰ３２のドレインと接続され、ソースがＶＳラインと接続される。第６ＮＭＯＳトランジスタＭＮ３６は、ドレインが第４ＮＭＯＳトランジスタＭＮ３４のソースと接続され、ゲートが第１ＰＭＯＳトランジスタＭＰ３１のドレインと接続され、ソースがＶＳラインと接続される。
図６のレベルシフタ兼ラッチ回路２６２の利点は、比較技術との対比によって明確となる。
比較技術に係るロジック回路２６０Ａは、図６のロジック回路２６０からレベルシフタ兼ラッチ回路２６２を省略したものであり、インバータＩＮＶ１によって、ラッチ回路２４０の出力を直接受ける。比較技術では、以下の２つの問題が生じうる。
インバータ受けのロジック回路２６０Ａの入力のしきい値ＶＴＨ（ＩＮＶ）は、ＶＢとＶＳの中点である。したがってスイッチング電圧ＶＳが負電圧に振れると、それに追従してしきい値ＶＴＨ（ＩＮＶ）が低くなる。しきい値ＶＴＨ（ＩＮＶ）が、ロジック回路２６０Ａの入力のローレベル（ＶＢ－ＶＺ）より低くなると、ラッチ回路２４０の状態遷移が、ＬＶＳＦＴＯＵＴ信号に反映されなくなる。つまり、ハイサイドトランジスタＭＨのスイッチングが停止するという問題が生ずる。これが第１の問題である。
ＶＢラインの電圧ＶＢは、スイッチング電圧ＶＳに追従して高速に変動する。ノードＮ２１，Ｎ２２には寄生容量Ｃｐ１，Ｃｐ２が存在し、電荷が蓄えられている。電圧ＶＢが高速に低下するとき、それに追従してノードＮ２１，Ｎ２２の電位も低下しようとするが、そのためには寄生容量Ｃｐ１，Ｃｐ２から電荷を放電する必要がある。この電荷は、トランジスタＭＰ２１，ＭＰ２２のボディダイオードを介してＶＢラインに流れ込む。その結果、ノードＮ２１，Ｎ２２の電位は、ＶＢ＋ＶＦに跳ね上がる。ＶＦは、ボディダイオードの順方向電圧である。
もし仮にラッチ回路２４０のセット状態（第１ノードＮ２１がロー）において、電圧ＶＢが急激に低下したとすると、第１ノードＮ２１の電位がＶＢ＋ＶＦに跳ね上がり、後段のロジック回路２６０Ａのしきい値を超えるため、ＬＶＳＦＴＯＵＴ信号がハイとなって誤動作を引き起こす。これが第２の問題である。
図６のレベルシフタ兼ラッチ回路２６２によれば、これらの問題を解決することができる。レベルシフタ兼ラッチ回路２６２の動作を説明する。
図６のレベルシフタ兼ラッチ回路２６２は、インバータ入力を有するように見えるが、トランジスタＭＮ３５，ＭＮ３６が挿入されているため、電圧ＶＢを基準とするＰＭＯＳ入力を有する。つまりロジック回路２６０の入力のしきい値ＶＴＨは、インバータ受けのしきい値ＶＴＨ（ＩＮＶ）（すなわちＶＢとＶＳの中点）ではなく、ＶＴＨ＝ＶＢ－ＶＧＳ（ｔｈ）である。ＶＧＳ（ｔｈ）は、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２のしきい値電圧である。
図６のレベルシフタ兼ラッチ回路２６２はＰＭＯＳ入力を有しているため、スイッチング電圧ＶＳの変動にかかわらず、一定のしきい値ＶＴＨ＝ＶＢ－ＶＧＳ（ｔｈ）を有する。したがって、ノードＮ２１，Ｎ２２の電位は、しきい値ＶＴＨを下回ることが可能であり、レベルシフタ兼ラッチ回路２６２は、ラッチ回路２４０の状態を、後段の回路に確実に伝搬できる。つまり第１の問題を解決できる。
レベルシフタ兼ラッチ回路２６２は、ＶＢラインの電圧ＶＢの急激な低下に対してもロバストである。
電圧ＶＢの変動前において、ラッチ回路２４０がセット状態であるとする。このときＬＶＳＦＴＯＵＴ信号がハイであり、トランジスタＭＮ３６には相対的に高いゲート電圧が印加され、トランジスタＭＮ３５に相対的に低いゲート電圧が印加されている。したがって、トランジスタＭＮ３６のインピーダンスは、トランジスタＭＮ３５のインピーダンスよりも低くなっている。
このセット状態から、電圧ＶＢが急激に低下したとする。そうすると、上述のように、第１ノードＮ２１、第２ノードＮ２２の電位が、ＶＢ＋ＶＦに跳ね上がり、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２が両方オフとなる。トランジスタＭＮ３３は、トランジスタＭＮ３５を負荷とするソースフォロア回路として動作するところ、トランジスタＭＮ３３のゲートにはＶＢ＋ＶＦが印加されるから、そのソース電圧は（ＶＢ＋ＶＦ）－ＶＧＳＮとなる。ＶＧＳＮはトランジスタＭＮ３３のゲートソース間電圧である。
ＬＶＳＦＴＯＵＴ信号は、トランジスタＭＮ３３のソース電圧よりもＶＦだけ低くなり、（ＶＢ＋ＶＦ）－ＶＧＳＮ－ＶＦ＝ＶＢ－ＶＧＳＮとなり、ＬＶＳＯＵＴ信号はハイを維持することができる。
電圧ＶＢの変動前に、ラッチ回路２４０がリセット状態であるとする。このときＬＶＳＦＴＯＵＴ信号がローであり、トランジスタＭＮ３６には相対的に低いゲート電圧が印加され、トランジスタＭＮ３５に相対的に高いゲート電圧が印加されている。したがって、トランジスタＭＮ３５のインピーダンスは、トランジスタＭＮ３６のインピーダンスよりも低くなっている。
ラッチ回路２４０のリセット状態から、電圧ＶＢが急激に低下したとする。そうすると、上述のように、第１ノードＮ２１、第２ノードＮ２２の電位がＶＢ＋ＶＦに跳ね上がり、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２が両方オフとなる。またトランジスタＭＮ３４は、トランジスタＭＮ３６を負荷とするソースフォロア回路として動作するところ、トランジスタＭＮ３４のゲートにはＶＢ＋ＶＦが印加されるから、そのソース電圧は（ＶＢ＋ＶＦ）－ＶＧＳＮとなる。ＶＧＳＮはトランジスタＭＮ３４のゲートソース間電圧である。
トランジスタＭＮ３４のドレイン電圧は、トランジスタＭＮ３４のソース電圧よりもＶＦだけ低くなり、（ＶＢ＋ＶＦ）－ＶＧＳＮ－ＶＦ＝ＶＢ－ＶＧＳＮとなる。この電圧がトランジスタＭＮ３５のゲートに印加されると、トランジスタＭＮ３５のインピーダンスがさらに低くなり、ＬＶＳＯＵＴ信号がローを維持することができる。
図７は、ラッチ安定化回路２８０の別の構成例を示す回路図である。ラッチ安定化回路２８０は、第１可変インピーダンス素子２９０、第２可変インピーダンス素子２９２を含む。第１可変インピーダンス素子２９０は、第１ノードＮ２１とＶＳラインの間に設けられ、第２可変インピーダンス素子２９２は、第２ノードＮ２２とＶＳラインの間に設けられる。第１可変インピーダンス素子２９０および第２可変インピーダンス素子２９２のインピーダンスは、レベルシフト回路２２０の出力ＬＶＳＦＴＯＵＴに応じて相補的に制御される。図５を参照すると、第１カレントミラー回路２８６＿１の出力側のＮＭＯＳトランジスタを第１可変インピーダンス素子２９０に対応付けることができ、第２カレントミラー回路２８６＿２の出力側のＮＭＯＳトランジスタを、第２可変インピーダンス素子２９２に対応付けることができる。
図８は、変形例に係る半導体装置１０２の回路図である。図８のレベルシフト回路２２０は、アシスト回路２５０をさらに備える。アシスト回路２５０は、セットパルスＥｐに応答して第２ノードＮ２２にアシスト電流ＩＡＳＳＴ＿ＳＥＴを注入し、リセットパルスＥｎに応答して第１ノードＮ２１にアシスト電流ＩＡＳＳＴ＿ＲＳＴを注入する。
続いて図８のハイサイド駆動回路２００の動作を説明する。図９は、図８のスイッチング回路１００の動作波形図である。入力信号ＨＩＮは、時刻ｔ０にローからハイに、時刻ｔ１にハイからローに遷移する。入力信号ＨＩＮのハイは、ハイサイドトランジスタＭＨのオンに対応し、入力信号ＨＩＮのローは、ハイサイドトランジスタＭＨのオフに対応する。
時刻ｔ０より前は、入力信号ＨＩＮはローであるから、ハイサイドトランジスタＭＨはオフであり、スイッチングラインＶＳの電位ＶＳは、ローである。
時刻ｔ０において入力信号ＨＩＮがハイに遷移すると、オープンドレイン回路２３２は、セットのトリガとなる電流ＩＳＥＴをラッチ回路２４０からシンクする。これによりラッチ回路２４０の第１内部ノードＮ２１がローに引っ張られ、ラッチ回路２４０はセット状態に向かって遷移しはじめ、ＬＶＳＦＴＯＵＴ信号がハイに遷移しはじめる。その後、ハイサイドトランジスタＭＨがターンオンすると、スイッチングラインＶＳの電位ＶＳが上昇し、ＶＢラインの電圧ＶＢも上昇する。
ラッチ回路２４０のセット状態に維持するためには、第２内部ノードＮ２２の電位が、第１内部ノードＮ２１の電位よりも高くなければならない。ところが寄生容量Ｃｐ２は、第２内部ノードＮ２２の電位の上昇を妨げる。
アシスト回路２５０は、入力信号ＨＩＮのポジエッジに応答して、アシスト電流ＩＡＳＳＴ＿ＳＥＴを発生する。このアシスト電流ＩＡＳＳＴ＿ＳＥＴは、第２内部ノードＮ２２および寄生容量Ｃｐ２側に供給される。アシスト電流ＩＡＳＳＴ＿ＳＥＴは、第２内部ノードＮ２２の電位を上昇させる方向に作用するため、寄生容量Ｃｐ２の影響をキャンセルすることができ、ラッチ回路２４０を、セット電流ＩＳＥＴにもとづいて速やかにセット状態に遷移させることができる。
時刻ｔ１において入力信号ＨＩＮがローに遷移すると、オープンドレイン回路２３２は、リセットのトリガとなる電流ＩＲＳＴをラッチ回路２４０からシンクする。このリセット電流ＩＲＳＴによって、ラッチ回路２４０の第２内部ノードＮ２２の電位がローに引っ張られ、ラッチ回路２４０がリセット状態に向かって遷移しはじめ、ＬＶＳＦＴＯＵＴ信号がローに遷移しはじめる。その後、ハイサイドトランジスタＭＨがターンオフすると、スイッチングラインＶＳの電位ＶＳが低下し、ＶＢラインの電圧ＶＢも低下する。
ラッチ回路２４０をリセット状態に維持するためには、第１内部ノードＮ１１の電位が、第２内部ノードＮ２２の電位よりも高くなければならない。ところが寄生容量Ｃｐ１は、第１内部ノードＮ１１の電位の上昇を妨げる。
アシスト回路２５０は、入力信号ＨＩＮのネガエッジに応答して、アシスト電流ＩＡＳＳＴ＿ＲＳＴを発生する。このアシスト電流ＩＡＳＳＴ＿ＲＳＴは、第１内部ノードＮ１１および寄生容量Ｃｐ１側に供給される。アシスト電流ＩＡＳＳＴ＿ＲＳＴは、第１内部ノードＮ１１の電位を上昇させる方向に作用するため、寄生容量Ｃｐ１の影響をキャンセルすることができ、したがってラッチ回路２４０を、リセット電流ＩＲＳＴにもとづいて速やかにリセット状態に遷移させることができる。
このようにアシスト回路２５０によって、入力信号ＨＩＮと同期したアシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴを生成し、ラッチ回路２４０に供給することにより、ラッチ回路２４０の状態遷移を速めることができ、レベルシフト回路２２０は、入力信号ＨＩＮをバッファ２１０に高速に伝達することができる。
図１０は、図８のレベルシフト回路２２０の具体的な構成例を示す回路図である。
アシスト回路２５０は、ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２、第１カレントミラー回路２５４、第２カレントミラー回路２５６を含む。
トランジスタＭＮ４１，ＭＮ４２はたとえばＤＭＯＳ構造を有する高耐圧のトランジスタである。Ｎチャンネルの第１トランジスタＭＮ４１は、セットパルスＥｐをゲートに受ける。第１カレントミラー回路２５４は、ブートストラップラインＶＢと接続され、第１トランジスタＭＮ４１の電流ＩＮ１を折り返し、ＩＡＳＳＴ＿ＳＥＴ信号を生成する。第１カレントミラー回路２５４の出力ノードは、ラッチ回路２４０のトランジスタＭＰ２２のドレイン（ノードＮ２１）と接続される。
Ｎチャンネルの第２トランジスタＭＮ４２は、リセットパルスＥｎをゲートに受ける。第２カレントミラー回路２５６は、ブートストラップラインＶＢと接続され、第２トランジスタＭＮ４２の電流ＩＮ２を折り返し、ＩＡＳＳＴ＿ＲＳＴ信号を生成する。第２カレントミラー回路２５６の出力ノードは、トランジスタＭＰ２１のドレイン（ノードＮ２２）と接続される。
第１カレントミラー回路２５４および第１トランジスタＭＮ４１の組み合わせは、セットパルスＥｐに応じてオン、オフが切り替え可能な第１電流源と把握することができる。同様に、第２カレントミラー回路２５６および第２トランジスタＭＮ４２の組み合わせは、リセットパルスＥｎに応じてオン、オフが切り替え可能な第２電流源と把握できる。したがって、第１カレントミラー回路２５４や第２カレントミラー回路２５６を、別の構成の電流源に置換してもよい。
第１ダイオードＤ４１は、第１カレントミラー回路２５４の入力ノードＮ１とスイッチングラインＶＳの間に設けられる。第１ダイオードＤ４１によって、ノードＮ１の電位を、ＶＳ－Ｖｆを下限としてクランプでき、第１カレントミラー回路２５４に過電圧が印加されるのを防止できる。第２ダイオードＤ４２は、第２カレントミラー回路２５６の入力ノードＮ２とスイッチングラインＶＳの間に設けられる。第２ダイオードＤ４２によって、ノードＮ２の電位を、ＶＳ－Ｖｆを下限としてクランプでき、第２カレントミラー回路２５６に過電圧が印加されるのを防止できる。
図１１は、図１０のレベルシフト回路２２０の動作波形図である。入力信号ＨＩＮは、時刻ｔ０にローからハイに遷移する。時刻ｔ０にセットパルスＥｐがハイとなるとトランジスタＭＮ１１がターンオンし、電流ＩＳＥＴが流れる。電流ＩＳＥＴは、ラッチ回路２４０をセットのトリガーである。電流ＩＳＥＴが流れると、トランジスタＭＮ２１のドレイン（ノードＮ２１）の電位が低下し、ラッチ回路２４０をセット状態とするように作用する。
またセットパルスＥｐがハイとなると、トランジスタＭＮ４１に電流ＩＮ１が流れ、第１カレントミラー回路２５４からアシスト電流ＩＡＳＳＴ＿ＳＥＴが出力される。アシスト電流ＩＡＳＳＴ＿ＳＥＴは、トランジスタＭＰ２２のドレイン（ノードＮ２２）の電位を上昇させ、したがってラッチ回路２４０のセット状態への遷移をアシストすることができる。
入力信号ＨＩＮは、時刻ｔ１にハイからローに遷移する。リセットパルスＥｎがハイとなるとトランジスタＭＮ２２がターンオンし、電流ＩＲＳＴが流れる。電流ＩＲＳＴは、ラッチ回路２４０をリセットのトリガーである。電流ＩＲＳＴが流れると、トランジスタＭＰ２２のドレイン（ノードＮ２２）の電位が低下し、ラッチ回路２４０をリセット状態とするように作用する。
またリセットパルスＥｎがハイとなると、トランジスタＭＮ４２に電流ＩＮ２が流れ、第２カレントミラー回路２５６からアシスト電流ＩＡＳＳＴ＿ＲＳＴが出力される。アシスト電流ＩＡＳＳＴ＿ＲＳＴは、トランジスタＭＰ２１のドレイン（ノードＮ２１）の電位を上昇させ、したがってラッチ回路２４０のリセット状態への遷移をアシストすることができる。
以上が、パルス発生器２３０が生成するセットパルスＥｐ，リセットパルスＥｎにもとづく能動的なアシスト動作である。アシスト回路２５０は、能動的なアシスト動作に加えて、以下で説明する受動的なアシスト動作を行うことができる。
通常、ＶＳラインの電位ＶＳは制御信号ＨＩＮに応じてスイッチングするものであるが、外乱の影響によってＶＳラインの電位ＶＳが変動する場合もある。外乱によりＶＳラインの電圧ＶＳが上昇すると、ＶＢラインの電圧ＶＢも上昇する。このとき、ラッチ回路２４０のノードＮ２１，Ｎ２２の電位も、ＶＢラインの電圧ＶＢに追従して上昇させる必要がある。アシスト回路２５０は、ノードＮ２１，Ｎ２２の電位の上昇をアシストする。
ＶＳラインの電圧ＶＳが上昇すると、ＤＭＯＳトランジスタであるトランジスタＭＮ４１，ＭＮ４２の寄生容量Ｃｐ３，Ｃｐ４を充電するための充電電流ＩＮ１、ＩＮ２が流れる。この充電電流ＩＮ１，ＩＮ２がカレントミラー回路２５４、２５６によってコピーされ、アシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴが、ノードＮ２１，Ｎ２２に供給される。これによりラッチ回路２４０のノードＮ２１，Ｎ２２の電位を、ＶＢラインの電圧ＶＢの上昇に追従して急速に上昇させることができる。以上が受動的なアシスト動作である。
（実施の形態２）
ここまでの説明では、レベルシフト回路２２０がレベルシフトアップ回路である場合を説明したが、レベルシフト回路２２０の構成を天地反転し、レベルシフトダウン回路を構成することができる。
図１２は、実施の形態２に係るレベルシフト回路２２０Ｄの回路図である。レベルシフト回路２２０Ｄは、ＶＢをハイ、ＶＳをローとする高電圧入力ＨＶＩＮを、電源電圧ＶＣＣをハイ、接地電圧０Ｖをローとする低電圧出力ＬＶＯＵＴに変換するレベルシフトダウン回路である。
レベルシフト回路２２０Ｄの基本構成は図６のレベルシフト回路２２０と同様であり、パルス発生器２３０Ｄ、オープンドレイン回路２３２Ｄ、ラッチ回路２４０Ｄ、ラッチ安定化回路２８０Ｄ、ロジック回路２６０Ｄを有する。
パルス発生器２３０Ｄは、入力信号ＨＶＩＮのポジティブエッジ、ネガティブエッジに応答してアサート（ローレベル）されるセットパルスＥｐ、リセットパルスＥｎを生成する。
オープンドレイン回路２３２Ｄは、図６のオープンドレイン回路２３２のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２をＰＭＯＳトランジスタＭＰ１１，ＭＰ１２に置換し、天地反転した構成を有する。
ラッチ回路２４０Ｄは、図６のラッチ回路２４０のＰＭＯＳトランジスタＭＰ２１，ＭＰ２２をＮＭＯＳトランジスタＭＮ２１，ＭＮ２２に置換し、天地反転した構成を有する。
ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０Ｄの出力ＬＶＯＵＴに応じた一方をハイに固定する。
たとえばラッチ安定化回路２８０Ｄは、図６のラッチ安定化回路２８０のＮＭＯＳトランジスタとＰＭＯＳトランジスタを相互に置換し、天地反転した構成を有する。レベルシフタ兼ラッチ回路２６２Ｄは、図６のレベルシフタ兼ラッチ回路２６２のＰＭＯＳトランジスタＭＰ３１，ＭＰ３２をＮＭＯＳトランジスタＭＮ３１，ＭＮ３２に置換し、図６のＮＭＯＳトランジスタＭＮ３３～ＭＮ３６をＰＭＯＳトランジスタＭＰ３３～ＭＰ３６に置換し、天地反転した構成を有する。さらにレベルシフタ兼ラッチ回路２６２Ｄは、ＮＭＯＳトランジスタＭＮ３７，ＭＮ３８を有する。ＮＭＯＳトランジスタＭＮ３７，ＭＮ３８は、回路の動作点を高電位側にシフトさせるために挿入されており、電源電圧ＶＣＣの電圧レベルによっては省略することができる。
図１２のレベルシフト回路２２０Ｄにも、アシスト回路を追加することができる。図１３は、図１２の変形例に係るレベルシフト回路２２０Ｅの回路図である。レベルシフト回路２２０Ｅは、図１２のレベルシフト回路２２０Ｄに加えて、アシスト回路２５０Ｅをさらに備える。
レベルシフト回路２２０Ｅを追加することにより、さらに高速化が可能となる。
また、ＶＢ（ＶＳ）が上昇する際にＰＤＭＯＳトランジスタＭＰ１１，ＭＰ１２の容量Ｃｄｓを介した電流がノードＮ２１，Ｎ２２に流れ、それらのノードの電位を上昇させるように作用する。アシスト回路２５０Ｅを追加することにより、アシスト回路２５０Ｅ側のＰＤＭＯＳトランジスタＭＰ４１，ＭＰ４２の容量Ｃｄｓによる電流が、カレントミラー回路２５４，２５６によってコピーされ、アシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴとして引き抜かれるため、ノードＮ２１，Ｎ２２の電圧上昇を抑制できる。
（用途）
続いて半導体装置１０２の用途を説明する。半導体装置１０２は、ＤＣ／ＤＣコンバータに用いることができる。図１４は、ＤＣ／ＤＣコンバータ５００のコントローラ４００の回路図である。ＤＣ／ＤＣコンバータ５００は同期整流型の降圧（Ｂｕｃｋ）コンバータであり、コントローラ４００に加えて、キャパシタＣ１，Ｃ２およびインダクタＬ１を備える。
コントローラ４００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、パルス変調器４１０、ローサイド駆動回路４２０および駆動回路（ハイサイド駆動回路）２００を備える。パルス変調器４１０は、ＤＣ／ＤＣコンバータ５００の出力（出力電圧あるいは出力電流、あるいは負荷の状態）が目標に近づくようにパルス信号ＨＩＮ，ＬＩＮを生成する。たとえばパルス変調器４１０は、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦに近づけてもよいし（定電圧制御）、出力電流ＩＯＵＴを目標電流ＩＲＥＦに近づけてもよい（定電流制御）。
ハイサイド駆動回路２００は、パルス信号ＨＩＮにもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。ハイサイド駆動回路２００は、レベルシフト回路２２０およびドライバ（バッファ）２１０を含む。
またローサイド駆動回路４２０は、パルス信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
コントローラ４００はさらにレベルシフト回路４３０を含んでもよい。レベルシフト回路４３０は、ハイサイド駆動回路２００において生成される高電圧信号ＨＶＩＮを、接地電圧０Ｖを基準とする低電圧信号ＬＶＯＵＴにレベルシフトダウンする。このレベルシフト回路４３０は、図１２のレベルシフト回路２２０Ｄで構成することができる。
高電圧信号ＨＶＩＮの種類は特に限定されないが、たとえばハイサイド駆動回路２００において生成される異常検出信号であってもよいし、ハイサイドトランジスタＭＨのゲート信号であってもよい。レベルシフト回路４３０の出力は、パルス変調器４１０あるいは図示しないロジック回路に入力される。
半導体装置１０２は、インバータ装置に用いることができる。図１５は、ハイサイド駆動回路３００を備えるインバータ装置６００の回路図である。インバータ装置６００は、三相インバータ６１０と、Ｕ相、Ｖ相、Ｗ相の駆動回路６２０Ｕ，６２０Ｖ，６２０Ｗを備える。三相インバータ６１０は、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷと、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを有する。駆動回路６２０＃（＃＝Ｕ，Ｖ，Ｗ）は、ハイサイド駆動回路２００とローサイド駆動回路６３０を含む。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施の形態ではハイサイドトランジスタＭＨをＮチャンネルＭＯＳＦＥＴとして説明したが、ＮＰＮ型バイポーラトランジスタであってもよいし、ＩＧＢＴであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
（第２変形例）
実施の形態では、ハイサイドトランジスタＭＨがディスクリート部品である構成を説明したが、ハイサイドトランジスタＭＨは半導体装置１０２同じＩＣに集積化されてもよい。
（第３変形例）
図１４のＤＣ／ＤＣコンバータ５００において、ローサイドトランジスタＭＬをダイオードに置換してもよい。またＤＣ／ＤＣコンバータ５００のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
（第４変形例）
スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータやインバータ装置に限定されない。たとえばスイッチング回路１００は、双方向コンバータ、バッテリの充電回路、オーディオ用のＤ級アンプにも適用可能である。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００ スイッチング回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
１０２ 半導体装置
１１０ ローサイド駆動回路
１２０ レギュレータ
Ｄ１ 整流素子
２００ ハイサイド駆動回路
２１０ バッファ
２２０ レベルシフト回路
２３０ パルス発生器
２３２ オープンドレイン回路
ＭＮ１１ 第１トランジスタ
ＭＮ１２ 第２トランジスタ
２４０ ラッチ回路
Ｎ２１ 第１ノード
Ｎ２２ 第２ノード
ＭＰ２１ 第１トランジスタ
ＭＰ２２ 第２トランジスタ
２５０ アシスト回路
２６０ ロジック回路
２６２ レベルシフタ兼ラッチ回路
ＭＰ３１ 第１ＰＭＯＳトランジスタ
ＭＰ３２ 第２ＰＭＯＳトランジスタ
ＭＮ３３ 第３ＮＭＯＳトランジスタ
ＭＮ３４ 第４ＮＭＯＳトランジスタ
ＭＮ３５ 第５ＮＭＯＳトランジスタ
ＭＮ３６ 第６ＮＭＯＳトランジスタ
２８０ ラッチ安定化回路
２８２＿１ 第１電流源
２８２＿２ 第２電流源
ＳＷ１ 第１スイッチ
２８４＿１ 第１インピーダンス素子
２８６＿１ 第１カレントミラー回路
ＳＷ２ 第２スイッチ
２８４＿２ 第２インピーダンス素子
２８６＿２ 第２カレントミラー回路
２９０ 第１可変インピーダンス素子５
２９２ 第２可変インピーダンス素子
４００ コントローラ
４１０ パルス変調器
４２０ ローサイド駆動回路
５００ ＤＣ／ＤＣコンバータ

Claims (22)

  1. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をシフトアップするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記ラッチ安定化回路は、
    前記レベルシフト回路の出力が第１レベルのときにオンとなり、前記ラッチ回路の前記第１ノードから電流をシンクする第１電流源と、
    前記レベルシフト回路の出力が第２レベルのときにオンとなり、前記ラッチ回路の前記第２ノードから電流をシンクする第２電流源と、
    を含むことを特徴とする駆動回路。
  2. 前記ラッチ安定化回路は、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち前記レベルシフト回路の出力に応じた一方から電流をシンクすることを特徴とする請求項１に記載の駆動回路。
  3. 前記第１電流源は、
    前記レベルシフト回路の出力が第１レベルのときにオンとなる第１スイッチと、
    前記第１スイッチと直列に接続される第１インピーダンス素子と、
    前記第１インピーダンス素子に流れる電流をコピーし、前記第１ノードから電流をシンクする第１カレントミラー回路と、
    を含み、
    前記第２電流源は、
    前記レベルシフト回路の出力が第２レベルのときにオンとなる第２スイッチと、
    前記第２スイッチと直列に接続される第２インピーダンス素子と、
    前記第２インピーダンス素子に流れる電流をコピーし、前記第２ノードから電流をシンクする第２カレントミラー回路と、
    を含むことを特徴とする請求項１に記載の駆動回路。
  4. 前記第１インピーダンス素子および前記第２インピーダンス素子は、ゲートが前記スイッチングラインと接続されたＰＭＯＳトランジスタであることを特徴とする請求項３に記載の駆動回路。
  5. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をシフトアップするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記ラッチ安定化回路は、
    前記ラッチ回路の相補的な第１ノードと第２ノードのうち一方とスイッチングラインの間に設けられた第１可変インピーダンス素子と、
    前記第１ノードと第２ノードのうち他方と前記スイッチングラインの間に設けられた第２可変インピーダンス素子と、
    を含み、前記第１可変インピーダンス素子と前記第２可変インピーダンス素子のインピーダンスは、前記レベルシフト回路の出力に応じて相補的に制御されることを特徴とする請求項１に記載の駆動回路。
  6. 前記レベルシフト回路は、前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに含み、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第１ノードと接続された第１ＰＭＯＳトランジスタと、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第２ノードと接続された第２ＰＭＯＳトランジスタと、
    ドレインが前記第１ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第１ノードと接続された第３ＮＭＯＳトランジスタと、
    ドレインが前記第２ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第２ノードと接続された第４ＮＭＯＳトランジスタと、
    ドレインが前記第３ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第５ＮＭＯＳトランジスタと、
    ドレインが前記第４ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第６ＮＭＯＳトランジスタと、
    を含むことを特徴とする請求項１から５のいずれかに記載の駆動回路。
  7. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をシフトアップするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記レベルシフト回路は、前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに含み、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第１ノードと接続された第１ＰＭＯＳトランジスタと、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第２ノードと接続された第２ＰＭＯＳトランジスタと、
    ドレインが前記第１ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第１ノードと接続された第３ＮＭＯＳトランジスタと、
    ドレインが前記第２ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第２ノードと接続された第４ＮＭＯＳトランジスタと、
    ドレインが前記第３ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第５ＮＭＯＳトランジスタと、
    ドレインが前記第４ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第６ＮＭＯＳトランジスタと、
    を含むことを特徴とする駆動回路。
  8. 前記レベルシフト回路は、前記セットパルスに応答して前記第２ノードにアシスト電流を注入し、前記リセットパルスに応答して前記第１ノードにアシスト電流を注入するアシスト回路をさらに含むことを特徴とする請求項１から７のいずれかに記載の駆動回路。
  9. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をシフトアップするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記レベルシフト回路は、前記セットパルスに応答して前記第２ノードにアシスト電流を注入し、前記リセットパルスに応答して前記第１ノードにアシスト電流を注入するアシスト回路をさらに含み、
    前記アシスト回路は、
    前記セットパルスをゲートに受けるＮチャンネルの第１トランジスタと、
    ハイサイドラインと接続され、前記第１トランジスタの電流を折り返す第１カレントミラー回路と、
    前記リセットパルスをゲートに受けるＮチャンネルの第２トランジスタと、
    前記ハイサイドラインと接続され、前記第２トランジスタの電流を折り返す第２カレントミラー回路と、
    を含むことを特徴とする請求項８に記載の駆動回路。
  10. 入力ラインとスイッチングラインの間に設けられるハイサイドトランジスタと、
    前記スイッチングラインと接地ラインの間に設けられるローサイドトランジスタと、
    前記ハイサイドトランジスタを駆動する請求項１から９のいずれかに記載の駆動回路と、
    を備えることを特徴とするスイッチング回路。
  11. ＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
    前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する駆動回路と、
    を備え、
    前記駆動回路は、
    前記パルス信号を入力信号として受け、シフトアップする第１レベルシフト回路と、
    前記第１レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記第１レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記第１レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記ラッチ安定化回路は、
    前記第１レベルシフト回路の出力が第１レベルのときにオンとなり、前記ラッチ回路の前記第１ノードから電流をシンクする第１電流源と、
    前記第１レベルシフト回路の出力が第２レベルのときにオンとなり、前記ラッチ回路の前記第２ノードから電流をシンクする第２電流源と、
    を含むことを特徴とするコントローラ。
  12. 前記ラッチ安定化回路は、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち前記第１レベルシフト回路の出力に応じた一方から電流をシンクすることを特徴とする請求項１１に記載のコントローラ。
  13. 前記第１電流源は、
    前記第１レベルシフト回路の出力が第１レベルのときにオンとなる第１スイッチと、
    前記第１スイッチと直列に接続される第１インピーダンス素子と、
    前記第１インピーダンス素子に流れる電流をコピーし、前記第１ノードから電流をシンクする第１カレントミラー回路と、
    を含み、
    前記第２電流源は、
    前記第１レベルシフト回路の出力が第２レベルのときにオンとなる第２スイッチと、
    前記第２スイッチと直列に接続される第２インピーダンス素子と、
    前記第２インピーダンス素子に流れる電流をコピーし、前記第２ノードから電流をシンクする第２カレントミラー回路と、
    を含むことを特徴とする請求項１１に記載のコントローラ。
  14. 前記第１インピーダンス素子および前記第２インピーダンス素子は、ゲートが前記スイッチングラインと接続されたＰＭＯＳトランジスタであることを特徴とする請求項１３に記載のコントローラ。
  15. ＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
    前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する駆動回路と、
    を備え、
    前記駆動回路は、
    前記パルス信号を入力信号として受け、シフトアップする第１レベルシフト回路と、
    前記第１レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記第１レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記第１レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記ラッチ安定化回路は、
    前記ラッチ回路の相補的な第１ノードと第２ノードのうち一方とスイッチングラインの間に設けられた第１可変インピーダンス素子と、
    前記第１ノードと第２ノードのうち他方と前記スイッチングラインの間に設けられた第２可変インピーダンス素子と、
    を含み、前記第１可変インピーダンス素子と前記第２可変インピーダンス素子のインピーダンスは、前記第１レベルシフト回路の出力に応じて相補的に制御されることを特徴とするコントローラ。
  16. 前記第１レベルシフト回路は、前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに含み、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第１ノードと接続された第１ＰＭＯＳトランジスタと、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第２ノードと接続された第２ＰＭＯＳトランジスタと、
    ドレインが前記第１ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第１ノードと接続された第３ＮＭＯＳトランジスタと、
    ドレインが前記第２ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第２ノードと接続された第４ＮＭＯＳトランジスタと、
    ドレインが前記第３ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第５ＮＭＯＳトランジスタと、
    ドレインが前記第４ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第６ＮＭＯＳトランジスタと、
    を含むことを特徴とする請求項１１から１５のいずれかに記載のコントローラ。
  17. ＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
    前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する駆動回路と、
    を備え、
    前記駆動回路は、
    前記パルス信号を入力信号として受け、シフトアップする第１レベルシフト回路と、
    前記第１レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記第１レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記第１レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記第１レベルシフト回路は、前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに含み、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第１ノードと接続された第１ＰＭＯＳトランジスタと、
    ソースが前記ハイサイドラインと接続され、ゲートが前記第２ノードと接続された第２ＰＭＯＳトランジスタと、
    ドレインが前記第１ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第１ノードと接続された第３ＮＭＯＳトランジスタと、
    ドレインが前記第２ＰＭＯＳトランジスタのドレインと接続され、ゲートが前記第２ノードと接続された第４ＮＭＯＳトランジスタと、
    ドレインが前記第３ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第５ＮＭＯＳトランジスタと、
    ドレインが前記第４ＮＭＯＳトランジスタのソースと接続され、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、ソースが前記スイッチングラインと接続された第６ＮＭＯＳトランジスタと、
    を含むことを特徴とするコントローラ。
  18. 前記第１レベルシフト回路は、前記セットパルスに応答して前記第２ノードにアシスト電流を注入し、前記リセットパルスに応答して前記第１ノードにアシスト電流を注入するアシスト回路をさらに含むことを特徴とする請求項１１から１７のいずれかに記載のコントローラ。
  19. ＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
    前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する駆動回路と、
    を備え、
    前記駆動回路は、
    前記パルス信号を入力信号として受け、シフトアップする第１レベルシフト回路と、
    前記第１レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記第１レベルシフト回路は、
    前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが接地され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが接地され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    ハイサイドラインとスイッチングラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記第１レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含み、
    前記第１レベルシフト回路は、前記セットパルスに応答して前記第２ノードにアシスト電流を注入し、前記リセットパルスに応答して前記第１ノードにアシスト電流を注入するアシスト回路をさらに含むことを特徴とするコントローラ。
  20. 前記アシスト回路は、
    前記セットパルスをゲートに受けるＮチャンネルの第１トランジスタと、
    ハイサイドラインと接続され、前記第１トランジスタの電流を折り返す第１カレントミラー回路と、
    前記リセットパルスをゲートに受けるＮチャンネルの第２トランジスタと、
    前記ハイサイドラインと接続され、前記第２トランジスタの電流を折り返す第２カレントミラー回路と、
    を含むことを特徴とする請求項１８または１９に記載のコントローラ。
  21. 前記駆動回路は、前記駆動回路において生成される内部信号を受け、シフトダウンする第２レベルシフト回路をさらに備え、
    前記第２レベルシフト回路は、前記第１レベルシフト回路を構成するトランジスタの極性を入れ替えて、天地反転した構成を有することを特徴とする請求項１１から２０のいずれかに記載のコントローラ。
  22. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をシフトダウンするレベルシフト回路を備え、
    前記レベルシフト回路は、
    ハイサイドラインとスイッチングラインの間に設けられ、前記入力信号のポジエッジに応じたセットパルス、前記入力信号のネガエッジに応じたリセットパルスを生成するパルス発生器と、
    ソースが前記ハイサイドラインと接続され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが前記ハイサイドラインと接続され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    電源ラインと接地ラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路と、
    を含むことを特徴とする駆動回路。
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