JP5004459B2

JP5004459B2 - Method for manufacturing semiconductor device

Info

Publication number: JP5004459B2
Application number: JP2005326358A
Authority: JP
Inventors: 紀博星乃
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-12-03
Filing date: 2005-11-10
Publication date: 2012-08-22
Anticipated expiration: 2025-11-10
Also published as: JP2006186320A

Description

本発明は、容量素子及びその作製方法に関する。容量素子を有する半導体装置及びその作製方法に関する。また、容量素子と薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）とを有する半導体装置及びその作製方法に関する。更に、容量素子とＴＦＴとを有する表示装置及びその作製方法に関する。例えば、エレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などの発光素子を用いた表示装置及びその作製方法、液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ：ＬＣＤ）及びその作製方法に関する。 The present invention relates to a capacitor and a manufacturing method thereof. The present invention relates to a semiconductor device having a capacitor and a manufacturing method thereof. Further, the present invention relates to a semiconductor device including a capacitor and a thin film transistor (TFT) and a manufacturing method thereof. Further, the present invention relates to a display device including a capacitor element and a TFT and a manufacturing method thereof. For example, the present invention relates to a display device using a light emitting element such as an electroluminescence (EL) element and a manufacturing method thereof, a liquid crystal display device (LCD), and a manufacturing method thereof.

近年、ＥＬ素子を各画素の発光素子として用いたＥＬ表示装置は、薄く、視野角依存性が低い等の有利な点があるため、液晶表示装置や陰極線管（ＣａｔｈｏｄｅＲａｙＴｕｂｅ：ＣＲＴ）などの表示装置に代わる表示装置として注目されている。特に、表示性能の向上を図るため、各画素にスイッチング素子としてＴＦＴを設け、画素毎のＥＬ素子を制御するアクティブマトリクス方式が必要とされている。 In recent years, an EL display device using an EL element as a light emitting element of each pixel has advantages such as being thin and having a low viewing angle dependency. Therefore, such as a liquid crystal display device and a cathode ray tube (CRT) Attention has been focused on as a display device that replaces the display device. In particular, in order to improve display performance, an active matrix system is required in which each pixel is provided with a TFT as a switching element and the EL element for each pixel is controlled.

アクティブマトリクス方式を採用したＥＬ表示装置を図１１（Ａ）に、当該ＥＬ表示装置を構成する画素の等価回路図を図１１（Ｂ）に示す。 FIG. 11A shows an EL display device employing an active matrix system, and FIG. 11B shows an equivalent circuit diagram of a pixel included in the EL display device.

基板３０００上にゲート信号線駆動回路３１０２から複数本のゲート信号線３００１が行方向に延び、ソース信号線駆動回路３１０１から複数本のソース信号線３００２および電源線３００３が列方向に延びている。各画素には、ＥＬ素子３００４、ＴＦＴ３００５、ＴＦＴ３００６および保持容量３００７が設けられている。ＴＦＴ３００５のゲートはゲート信号線３００１に接続され、ＴＦＴ３００５のソース及びドレインの一方はソース信号線３００２に接続され、他方はＴＦＴ３００６のゲート及び保持容量３００７の一方の電極に接続されている。保持容量３００７の他方の電極は電源線３００３に接続されている。ＴＦＴ３００６のソース及びドレインの一方は電源線３００３に接続され、他方はＥＬ素子３００４の一方の電極に接続されている。ＥＬ素子３００４の他方の電極３１１０には電源線に接続され、所定の電位が与えられている。 On the substrate 3000, a plurality of gate signal lines 3001 extend from the gate signal line driver circuit 3102 in the row direction, and a plurality of source signal lines 3002 and power supply lines 3003 extend from the source signal line driver circuit 3101 in the column direction. Each pixel is provided with an EL element 3004, a TFT 3005, a TFT 3006, and a storage capacitor 3007. The gate of the TFT 3005 is connected to the gate signal line 3001, one of the source and drain of the TFT 3005 is connected to the source signal line 3002, and the other is connected to the gate of the TFT 3006 and one electrode of the storage capacitor 3007. The other electrode of the storage capacitor 3007 is connected to the power supply line 3003. One of a source and a drain of the TFT 3006 is connected to the power supply line 3003, and the other is connected to one electrode of the EL element 3004. The other electrode 3110 of the EL element 3004 is connected to a power supply line and given a predetermined potential.

ゲート信号線３００１を選択することでＴＦＴ３００５をオンし、ソース信号線３００２の信号をＴＦＴ３００６のゲートに入力する。入力された信号に応じて、ＴＦＴ３００６はオンとなり、ＴＦＴ３００６のソースとドレイン間を流れる電流（以下、ドレイン電流という）が制御される。ＴＦＴ３００６のドレイン電流に等しい電流がＥＬ素子３００４に流れ、ＥＬ素子３００４は発光する。ＴＦＴ３００６のゲートにソース信号線３００２から信号が入力されなくなった後もＴＦＴ３００６のゲートの電位を保持するために、保持容量３００７が設けられている。 By selecting the gate signal line 3001, the TFT 3005 is turned on, and the signal of the source signal line 3002 is input to the gate of the TFT 3006. In response to the input signal, the TFT 3006 is turned on, and a current flowing between the source and drain of the TFT 3006 (hereinafter referred to as drain current) is controlled. A current equal to the drain current of the TFT 3006 flows to the EL element 3004, and the EL element 3004 emits light. A holding capacitor 3007 is provided in order to hold the potential of the gate of the TFT 3006 even after no signal is input from the source signal line 3002 to the gate of the TFT 3006.

画素に配置されたＴＦＴのチャネル幅とチャネル長との比率、寄生容量およびオフ時におけるリーク電流等により、保持容量３００７として必要な容量値が決まる。必要な容量値の保持容量３００７を得るために、保持容量の電極の面積を変化させる。しかしながら、十分な容量値を確保するために保持容量３００７の電極の面積を増大させると、保持容量３００７が占める面積が増大し、画素の開口率の減少という問題があった。 The capacitance value necessary for the storage capacitor 3007 is determined by the ratio between the channel width and the channel length of the TFT arranged in the pixel, the parasitic capacitance, the leakage current at the OFF time, and the like. In order to obtain a storage capacitor 3007 having a necessary capacitance value, the area of the storage capacitor electrode is changed. However, when the area of the electrode of the storage capacitor 3007 is increased in order to ensure a sufficient capacitance value, the area occupied by the storage capacitor 3007 increases and there is a problem that the aperture ratio of the pixel is reduced.

表示装置では、文字や画像をより鮮明に表示するため、１画素のサイズを小さくして、単位面積あたりの画素数を増やすこと、いわゆる精細度を高くすることが要求されている。そのため、開口率の減少の問題は重要な課題である。 In display devices, in order to display characters and images more clearly, it is required to reduce the size of one pixel and increase the number of pixels per unit area, so-called high definition. Therefore, the problem of a decrease in aperture ratio is an important issue.

保持容量の一例を図１２に示す。保持容量は、基板上に、下部電極３００８、誘電層３００９、上部電極３０１０で構成される。下部電極３００８、誘電層３００９、上部電極３０１０は平行な平面（プレーナ型）の形状になっている。このような平面（プレーナ型）の構造の保持容量では、電極面積を広げると保持容量によって占められる基板上の面積が増大し、開口率が減少してしまう。平面（プレーナ型）の構造の保持容量では、容量値を確保するために開口率が減少する。 An example of the storage capacitor is shown in FIG. The storage capacitor includes a lower electrode 3008, a dielectric layer 3009, and an upper electrode 3010 on a substrate. The lower electrode 3008, the dielectric layer 3009, and the upper electrode 3010 have a parallel plane (planar type) shape. In a storage capacitor having such a planar (planar type) structure, when the electrode area is increased, the area on the substrate occupied by the storage capacitor increases, and the aperture ratio decreases. In a storage capacitor having a planar (planar type) structure, the aperture ratio decreases in order to secure a capacitance value.

開口率を減少させず容量値を確保するために提案された容量素子の構成がある。基板に溝（トレンチ型）の構造を施し、溝（トレンチ型）の構造を利用して、電極面積を増加させ、容量値を確保したものがある（特許文献１参照）。
特開２００３−１５２０８６号公報 There is a configuration of a capacitive element that has been proposed in order to ensure a capacitance value without reducing the aperture ratio. There is a substrate in which a groove (trench type) structure is applied to a substrate, and the electrode area is increased by using the groove (trench type) structure to secure a capacitance value (see Patent Document 1).
Japanese Patent Laid-Open No. 2003-152086

開口率を減少させず容量値を確保するために提案された、上記構成とは別の容量素子の構成がある。容量素子の下部電極を凹凸形状として、電極面積を増加させ、容量値を確保する方法がある（特許文献２参照）。 There is a configuration of a capacitive element different from the above configuration, which has been proposed in order to secure a capacitance value without reducing the aperture ratio. There is a method of securing the capacitance value by increasing the electrode area by making the lower electrode of the capacitor element have an uneven shape (see Patent Document 2).

特開平７−１５９７７６号公報JP-A-7-159776

特許文献１に示したような基板に溝（トレンチ型）構造を形成する構成の容量素子では、基板の強度が低下するという問題がある。基板の強度の低下は、当該容量素子を用いた半導体装置の信頼性を低下させる。 A capacitor element having a structure in which a groove (trench type) structure is formed on a substrate as shown in Patent Document 1 has a problem that the strength of the substrate is lowered. The decrease in the strength of the substrate decreases the reliability of the semiconductor device using the capacitor.

特許文献２に示したような下部電極を凹凸形状とする構成の容量素子では、下部電極の凹凸形状によって上部電極の上面も凹凸形状となる。そのため、上部電極の上方に更に膜や素子を形成するためには、凹凸を平坦化するために、膜厚の厚い平坦化層を設ける必要がある。 In a capacitor element having a configuration in which the lower electrode has an uneven shape as shown in Patent Document 2, the upper surface of the upper electrode also has an uneven shape due to the uneven shape of the lower electrode. Therefore, in order to further form a film or element above the upper electrode, it is necessary to provide a thick planarization layer in order to planarize the unevenness.

そのため、更に容量値を確保するために、平坦化層よりも上の電極を追加し、当該電極と上部電極とを一対の電極、平坦化層を誘電層として容量素子を構成するような場合（図２のような構成の場合）、上記述べたとおり平坦化層を厚くする必要があるため、当該容量素子の極板間の距離が広がってしまう。
したがって、容量値の確保をするためには、容量素子の面積を広くする必要があり、微細化ができない。 Therefore, in order to further secure a capacitance value, an electrode above the planarization layer is added, and the capacitor and the upper electrode are configured as a pair of electrodes and the planarization layer is used as a dielectric layer to form a capacitive element ( In the case of the configuration as shown in FIG. 2, it is necessary to increase the thickness of the planarizing layer as described above, so that the distance between the electrode plates of the capacitive element increases.
Therefore, in order to ensure the capacitance value, it is necessary to increase the area of the capacitive element, and miniaturization cannot be performed.

また、平坦化層上に容量素子の上部電極と接続する電極を設ける構成の半導体装置では、以下のことが問題となる。上部電極の上面が凹凸形状となるため、平坦化層上に設けた電極と上部電極との接続をとるためのコンタクトホールの深さが、場所によって大きく異なる。即ち、上部電極の凹部に達するコンタクトホールと、上部電極の凸部に達するコンタクトホールとでは、深さが大きく異なることになる。よって、上部電極の凹部に達するコンタクトホールと上部電極の凸部に達するコンタクトホールとを同時に形成しようとすると、凸部上のコンタクトホールにおいて上部電極上面が露出した状態で、凹部上のコンタクトホールを上部電極上面が露出するまでエッチングする必要がある。そのため、凸部上のコンタクトホールにおいて露出した上部電極上面のオーバーエッチングが問題となる。また、凸部上のコンタクトホールにおいて露出した上部電極が汚染される可能性がある。上部電極上面のオーバーエッチングや上部電極が汚染は、当該容量素子を用いた半導体装置の信頼性を低下させる。 Further, in the semiconductor device in which an electrode connected to the upper electrode of the capacitor element is provided on the planarizing layer, the following problem occurs. Since the upper surface of the upper electrode has a concavo-convex shape, the depth of the contact hole for connecting the electrode provided on the planarizing layer and the upper electrode varies greatly depending on the location. That is, the depth of the contact hole reaching the concave portion of the upper electrode is greatly different from that of the contact hole reaching the convex portion of the upper electrode. Therefore, if a contact hole reaching the concave portion of the upper electrode and a contact hole reaching the convex portion of the upper electrode are simultaneously formed, the contact hole on the concave portion is formed with the upper surface of the upper electrode exposed in the contact hole on the convex portion. It is necessary to etch until the upper surface of the upper electrode is exposed. Therefore, over-etching of the upper surface of the upper electrode exposed in the contact hole on the convex portion becomes a problem. Further, the upper electrode exposed in the contact hole on the convex portion may be contaminated. Overetching of the upper surface of the upper electrode or contamination of the upper electrode reduces the reliability of the semiconductor device using the capacitor element.

本発明は、上記問題を解決して、容量値を確保でき、且つ容量素子によって占められる基板上の面積が小さく、更に、微細化可能で信頼性の高い容量素子を用いた半導体装置及びその作製方法を提供することを課題とする。 The present invention solves the above-described problems, and a semiconductor device using a capacitor element that can secure a capacitance value, has a small area on the substrate occupied by the capacitor element, and can be miniaturized and has high reliability, and a manufacturing method thereof. It is an object to provide a method.

本発明の構成について説明する。
（第１の構成）
本発明は、絶縁表面上に、互いに間隔をあけて配置された複数の電極よりなる第１の電極と、第１の電極上の誘電層と、誘電層を挟んで第１の電極と対向する凹凸形状の第２の電極とからなる容量素子を有し、第２の電極の凸部は複数の電極の間に位置し、第２の電極の凹部は複数の電極の上方に位置し、第２の電極の上面は平坦であることを特徴とする半導体装置である。 The configuration of the present invention will be described.
(First configuration)
According to the present invention, a first electrode composed of a plurality of electrodes spaced apart from each other on an insulating surface, a dielectric layer on the first electrode, and the first electrode across the dielectric layer A second electrode having a concave and convex shape, the convex portion of the second electrode being located between the plurality of electrodes, the concave portion of the second electrode being located above the plurality of electrodes, The upper surface of the electrode of 2 is a semiconductor device characterized in that it is flat.

（第２の構成）
本発明は、絶縁表面上に、互いに間隔をあけて配置された複数の電極よりなる第１の電極と、第１の電極上の第１の誘電層と、第１の誘電層を挟んで第１の電極と対向する凹凸形状の第２の電極とからなる第１の容量素子と、第２の電極と、第２の電極上の第２の誘電層と、第２の誘電層を挟んで第２の電極と対向する第３の電極とからなる第２の容量素子とを有し、第２の電極の凸部は複数の電極の間に位置し、第２の電極の凹部は複数の電極の上方に位置し、第２の電極の上面は平坦であることを特徴とする半導体装置である。 (Second configuration)
The present invention provides a first electrode composed of a plurality of electrodes spaced apart from each other on an insulating surface, a first dielectric layer on the first electrode, and a first dielectric layer sandwiched between the first dielectric layer. A first capacitor composed of a concave-convex second electrode facing the first electrode, a second electrode, a second dielectric layer on the second electrode, and a second dielectric layer sandwiched therebetween A second capacitive element including a second electrode and a third electrode facing the second electrode, wherein the convex portion of the second electrode is located between the plurality of electrodes, and the concave portion of the second electrode is the plurality of concave portions The semiconductor device is located above the electrode, and the upper surface of the second electrode is flat.

（第３の構成）
本発明は、上記第１の構成の容量素子や第２の構成の第１の容量素子が、ＴＦＴを構成する電極を形成するための導電層と同じ導電層を容量素子の電極に使用し、また、ＴＦＴを構成する絶縁膜と同じ絶縁膜を誘電体として使用していることを特徴とする半導体装置である。 (Third configuration)
In the present invention, the capacitor element having the first configuration and the first capacitor element having the second configuration use a conductive layer that is the same as the conductive layer for forming the electrode constituting the TFT as the electrode of the capacitor element. Further, the semiconductor device is characterized in that the same insulating film as the insulating film constituting the TFT is used as a dielectric.

例えば、ＴＦＴのゲート電極を形成するための導電層と同じ導電層を用いて第１の電極を形成し、ＴＦＴのソースまたはドレインと接続される電極を形成するための導電層と同じ導電層を容量素子の電極に使用し、ＴＦＴのパッシベーション膜又平坦化膜に使用される絶縁膜を容量素子の誘電体として使用することを特徴とする半導体装置である。 For example, the first electrode is formed using the same conductive layer as the conductive layer for forming the gate electrode of the TFT, and the same conductive layer as the conductive layer for forming the electrode connected to the source or drain of the TFT is formed. A semiconductor device using an insulating film used as an electrode of a capacitor element and used as a passivation film or a planarizing film of a TFT as a dielectric of the capacitor element.

（第４の構成）
本発明は、上記第１の構成乃至第３の構成で示した容量素子を各画素に配置した表示装置である。 (Fourth configuration)
The present invention is a display device in which the capacitor shown in any of the first to third structures is arranged in each pixel.

例えば、上記第１の構成乃至第３の構成で示した容量素子が、図１１で示した構成の各画素に配置されることを特徴とする表示装置である。なお、本発明の表示装置は、図１１の構成に限定されず、公知のあらゆる構成の画素に適用することができる、 For example, the display device is characterized in that the capacitor shown in any of the first to third structures is arranged in each pixel having the structure shown in FIG. Note that the display device of the present invention is not limited to the configuration in FIG. 11 and can be applied to pixels having any known configuration.

（第５の構成）
本発明は、上記第２の構成で示した第２の容量素子を各画素に配置し、第３の電極を表示素子の一対の電極のうち一方と同じ導電層を用いて構成されることを特徴とする半導体装置である。 (Fifth configuration)
In the present invention, the second capacitor element shown in the second structure is arranged in each pixel, and the third electrode is formed using the same conductive layer as one of the pair of electrodes of the display element. This is a featured semiconductor device.

なお、表示素子としては、ＥＬ素子等の発光素子、液晶素子等がある。発光素子は一対の電極と一対の電極の間の発光層とを有し、一対の電極間に電流が流れると発光する素子である。液晶素子は、一対の電極と一対の電極の間の液晶とを有し、一対の電極間の電界によって液晶の配向状態を制御し、液晶の透過率を変化させる素子である。 Note that examples of the display element include a light emitting element such as an EL element, a liquid crystal element, and the like. The light-emitting element is an element that has a pair of electrodes and a light-emitting layer between the pair of electrodes and emits light when a current flows between the pair of electrodes. A liquid crystal element is an element that has a pair of electrodes and a liquid crystal between the pair of electrodes, controls the alignment state of the liquid crystal by an electric field between the pair of electrodes, and changes the transmittance of the liquid crystal.

本発明は、上記第１の構成の半導体装置を以下の第１の作製方法または第２の作製方法のように作製する作製方法である。
（第６の構成） The present invention is a manufacturing method in which the semiconductor device having the first structure is manufactured as in the following first manufacturing method or second manufacturing method.
(Sixth configuration)

本願発明は、絶縁表面上に、ゲート電極と、第１の配線と、第２の配線と、第１の絶縁膜と、第２の絶縁膜と、を具備する薄膜トランジスタを有する半導体装置であって、凹凸部が設けられた第１の電極と、前記第１の電極の凸部上に形成され、且つ前記第１の電極の凹部に形成された第１の誘電層と、前記第一の電極の凸部上に形成された前記第１の誘電層上に形成され、且つ前記第１の電極の凹部に形成された前記第１の誘電層上に形成された第２の電極と、を具備する容量素子を有し、前記第１の誘電層の膜厚は、前記第１の電極の膜厚よりも薄く、上面は平坦化されており、平面又は略平面であることを特徴とする薄膜トランジスタ及び容量素子を有する半導体装置である。
（第７の構成） The present invention is a semiconductor device having a thin film transistor including a gate electrode, a first wiring, a second wiring, a first insulating film, and a second insulating film on an insulating surface. A first electrode provided with a concavo-convex portion, a first dielectric layer formed on a convex portion of the first electrode and formed in a concave portion of the first electrode, and the first electrode A second electrode formed on the first dielectric layer formed on the first dielectric layer formed on the first dielectric layer formed on the first dielectric layer and formed on the first dielectric layer formed on the concave portion of the first electrode. A thin film transistor, wherein the first dielectric layer is thinner than the first electrode, the upper surface is flattened, and is a flat surface or a substantially flat surface. And a semiconductor device including a capacitor.
(Seventh configuration)

本願発明は、絶縁表面上に、ゲート電極と、第１の配線と、第２の配線と、第１の絶縁膜と、第２の絶縁膜と、を具備する薄膜トランジスタを有する半導体装置であって、凹凸部が設けられた第１の電極と、前記第１の電極の凸部上に形成され、且つ前記第１の電極の凹部に形成された第１の誘電層と、前記第一の電極の凸部上に形成された前記第１の誘電層上に形成され、且つ前記第１の電極の凹部に形成された前記第１の誘電層上に形成された第２の電極と、を具備する容量素子を有し、前記第１の誘電層の膜厚は、前記第１の電極の膜厚よりも薄く、上面は平坦化されており、平面又は略平面であり、前記ゲート電極と前記第１の電極は同じ第１の導電層で構成されており、前記第１の配線と前記第２の電極は同じ第２の導電層で構成されており、前記第１の層間絶縁膜と前記第１の誘電層は同じ第１の絶縁膜で構成されている、ことを特徴とする薄膜トランジスタ及び容量素子を有する半導体装置である。 The present invention is a semiconductor device having a thin film transistor including a gate electrode, a first wiring, a second wiring, a first insulating film, and a second insulating film on an insulating surface. A first electrode provided with a concavo-convex portion, a first dielectric layer formed on a convex portion of the first electrode and formed in a concave portion of the first electrode, and the first electrode A second electrode formed on the first dielectric layer formed on the first dielectric layer formed on the first dielectric layer formed on the first dielectric layer and formed on the first dielectric layer formed on the concave portion of the first electrode. The first dielectric layer is thinner than the first electrode, the upper surface is flattened, and is flat or substantially flat. The first electrode is composed of the same first conductive layer, and the first wiring and the second electrode are composed of the same second conductive layer. It is, wherein the first interlayer insulating film first dielectric layer is constituted by the same first insulating film, a semiconductor device having a thin film transistor and a capacitive element characterized.

薄膜トランジスタに使用する導電材料及び絶縁材料を容量素子に使用することにより、工程数の削減並びにコストの削減が可能となる。
（第８の構成） By using the conductive material and the insulating material used for the thin film transistor for the capacitor, the number of processes and the cost can be reduced.
(Eighth configuration)

本願発明は、絶縁表面上に、ゲート電極と、第１の配線と、第２の配線と、第１の絶縁膜と、第２の絶縁膜と、を具備する薄膜トランジスタを有する半導体装置であって、凹凸部が設けられた第１の電極と、前記第１の電極の凸部上に形成され、且つ前記第１の電極の凹部に形成された第１の誘電層と、前記第一の電極の凸部上に形成された前記第１の誘電層上に形成され、且つ前記第１の電極の凹部に形成された前記第１の誘電層上に形成された第２の電極と、前記第２の電極上に形成された第２の誘電層と、前記第２の誘電層上に形成された第３の電極と、を具備する容量素子を有し、前記第１の誘電層の膜厚は、前記第１の電極の膜厚よりも薄く、前記第２の電極と前記第２の誘電層が接する面は平坦化され平面又は略平面であることを特徴とする薄膜トランジスタ及び容量素子を有する半導体装置である。
（第９の構成） The present invention is a semiconductor device having a thin film transistor including a gate electrode, a first wiring, a second wiring, a first insulating film, and a second insulating film on an insulating surface. A first electrode provided with a concavo-convex portion, a first dielectric layer formed on a convex portion of the first electrode and formed in a concave portion of the first electrode, and the first electrode A second electrode formed on the first dielectric layer formed on the first dielectric layer formed on the first dielectric layer and formed on the first dielectric layer formed on the concave portion of the first electrode; A capacitor having a second dielectric layer formed on the second electrode and a third electrode formed on the second dielectric layer, and a film thickness of the first dielectric layer Is thinner than the thickness of the first electrode, and the surface where the second electrode and the second dielectric layer are in contact is flattened or substantially flat. A semiconductor device having a thin film transistor and a capacitive element characterized.
(Ninth configuration)

本願発明は、絶縁表面上に、ゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、を具備する薄膜トランジスタを有する半導体装置であって、凹凸部が設けられた第１の電極と、前記第１の電極の凸部上に形成され、且つ前記第１の電極の凹部に形成された第１の誘電層と、前記第一の電極の凸部上に形成された前記第１の誘電層上に形成され、且つ前記第１の電極の凹部に形成された前記第１の誘電層上に形成された第２の電極と、前記第２の電極上に形成された第２の誘電層と、前記第２の誘電層上に形成された第３の電極と、を具備する容量素子を有し、前記第１の誘電層の膜厚は、前記第１の電極の膜厚よりも薄く、前記第２の電極と前記第２の誘電層が接する面は平坦化され平面又は略平面であり、前記ゲート電極と前記第１の電極は同じ第１の導電層で構成されており、前記第１の配線と前記第２の電極は同じ第２の導電層で構成されており、前記第２の配線と前記第３の電極は同じ第３の導電層で構成されており、前記第１の層間絶縁膜と前記第１の誘電層は同じ第１の絶縁膜で構成されており、前記第２の層間絶縁膜と前記第２の誘電層は同じ第２の絶縁膜で構成されている、ことを特徴とする薄膜トランジスタ及び容量素子を有する半導体装置である。 The present invention is a semiconductor device having a thin film transistor including a gate electrode, a first wiring, a second wiring, a first interlayer insulating film, and a second interlayer insulating film on an insulating surface. A first electrode provided with a concavo-convex portion, a first dielectric layer formed on a convex portion of the first electrode and formed in a concave portion of the first electrode, and the first A second electrode formed on the first dielectric layer formed on the first dielectric layer formed on the convex portion of the first electrode and on the first dielectric layer formed on the concave portion of the first electrode; A capacitor having a second dielectric layer formed on the second electrode and a third electrode formed on the second dielectric layer; and The film thickness is smaller than the film thickness of the first electrode, and the surface where the second electrode and the second dielectric layer are in contact with each other is flattened to be flat or substantially flat. The gate electrode and the first electrode are formed of the same first conductive layer, the first wiring and the second electrode are formed of the same second conductive layer, and The second wiring and the third electrode are formed of the same third conductive layer, and the first interlayer insulating film and the first dielectric layer are formed of the same first insulating film, The semiconductor device having a thin film transistor and a capacitor element, wherein the second interlayer insulating film and the second dielectric layer are formed of the same second insulating film.

また、第８の構成及び第９の構成では、第１の電極と第１の誘電層と第２の電極により、第１の容量素子が構成され、第２の電極と第２の誘電層と第３の電極により、第２の容量素子が構成されており第１の容量素子と第２の容量素子は並列接続されている。 In the eighth configuration and the ninth configuration, the first capacitor, the first dielectric layer, and the second electrode constitute a first capacitor, and the second electrode, the second dielectric layer, The third electrode constitutes a second capacitive element, and the first capacitive element and the second capacitive element are connected in parallel.

薄膜トランジスタに使用する導電材料及び絶縁材料を容量素子に使用することにより、工程数の削減並びにコストの削減が可能となる。 By using the conductive material and the insulating material used for the thin film transistor for the capacitor, the number of processes and the cost can be reduced.

（第１の作製方法）
本発明は、絶縁表面上に、第１の導電層を形成し、第１の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって、互いに間隔をあけて配置された複数の電極を形成し、複数の電極上に誘電層を形成し、第１の導電層の膜厚と同じ膜厚で誘電層上に第２の導電層を形成し、第２の導電層をエッチングすることによって、複数の電極と重なる領域の第２の導電層を除去した後、第２の導電層上に第３の導電層を形成することを特徴とする半導体装置の作製方法である。 (First manufacturing method)
The present invention forms a plurality of electrodes spaced from each other by forming a first conductive layer on an insulating surface, transferring a mask pattern by lithography on the first conductive layer, and etching the first conductive layer. And forming a dielectric layer on the plurality of electrodes, forming a second conductive layer on the dielectric layer with the same film thickness as the first conductive layer, and etching the second conductive layer, In the method for manufacturing a semiconductor device, the third conductive layer is formed over the second conductive layer after removing the second conductive layer in a region overlapping with the plurality of electrodes.

第１の作製方法において、第２の導電層と第３の導電層は同じ材料を用いることができる。 In the first manufacturing method, the same material can be used for the second conductive layer and the third conductive layer.

（第２の作製方法）
本発明は、絶縁表面上に、第１の導電層を形成し、第１の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって、互いに間隔をあけて配置された複数の電極を形成し、複数の電極上に第１の誘電層を形成し、第１の導電層の膜厚よりも厚い膜厚で誘電層上に第２の導電層を形成し、前記第２の導電層の上面を平坦化することを特徴とする半導体装置の作製方法である。 (Second production method)
The present invention forms a plurality of electrodes spaced from each other by forming a first conductive layer on an insulating surface, transferring a mask pattern by lithography on the first conductive layer, and etching the first conductive layer. And forming a first dielectric layer on the plurality of electrodes, forming a second conductive layer on the dielectric layer with a thickness greater than that of the first conductive layer, A method for manufacturing a semiconductor device is characterized in that an upper surface is planarized.

平坦化する手法としては、例えば、化学的機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）を用いることができる。 As a planarization method, for example, chemical mechanical polishing (CMP) can be used.

本発明は、上記第２の構成の半導体装置を以下の第３の作製方法または第４の作製方法のように作製する作製方法である。 The present invention is a manufacturing method in which the semiconductor device having the second structure is manufactured as in the following third manufacturing method or fourth manufacturing method.

（第３の作製方法）
本発明は、絶縁表面上に、第１の導電層を形成し、第１の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって、互いに間隔をあけて配置された複数の電極を形成し、複数の電極上に第１の誘電層を形成し、第１の導電層の膜厚と同じ膜厚で第１の誘電層上に第２の導電層を形成し、第２の導電層をエッチングすることによって、複数の電極と重なる領域の第２の導電層を除去した後、第２の導電層上に第３の導電層を形成し、第３の導電層上に第２の誘電層を形成し、前記第２の誘電層上に第４の導電層を形成し、第４の導電層をエッチングすることによって第３の電極を形成することを特徴とする半導体装置の作製方法である。 (Third production method)
The present invention forms a plurality of electrodes spaced from each other by forming a first conductive layer on an insulating surface, transferring a mask pattern by lithography on the first conductive layer, and etching the first conductive layer. The first dielectric layer is formed on the plurality of electrodes, the second conductive layer is formed on the first dielectric layer with the same film thickness as the first conductive layer, and the second conductive layer is formed. The second conductive layer in a region overlapping with the plurality of electrodes is removed by etching, and then a third conductive layer is formed on the second conductive layer, and the second dielectric layer is formed on the third conductive layer. A method of manufacturing a semiconductor device, comprising: forming a layer, forming a fourth conductive layer on the second dielectric layer, and etching the fourth conductive layer to form a third electrode. is there.

第３の作製方法において、第２の導電層と第３の導電層は同じ材料を用いることができる。 In the third manufacturing method, the same material can be used for the second conductive layer and the third conductive layer.

（第４の作製方法）
本発明は、絶縁表面上に、第１の導電層を形成し、第１の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって、互いに間隔をあけて配置された複数の電極を形成し、複数の電極上に第１の誘電層を形成し、第１の導電層の膜厚よりも厚い膜厚で第１の誘電層上に第２の導電層を形成し、前記第２の導電層の上面を平坦化し、平坦化された第２の導電層上に第２の誘電層を形成し、前記第２の誘電層上に第３の導電層を形成し、第３の導電層をエッチングすることによって第３の電極を形成することを特徴とする半導体装置の作製方法である。 (Fourth manufacturing method)
The present invention forms a plurality of electrodes spaced from each other by forming a first conductive layer on an insulating surface, transferring a mask pattern by lithography on the first conductive layer, and etching the first conductive layer. And forming a first dielectric layer on the plurality of electrodes, forming a second conductive layer on the first dielectric layer with a thickness greater than that of the first conductive layer, and The upper surface of the conductive layer is planarized, a second dielectric layer is formed on the planarized second conductive layer, a third conductive layer is formed on the second dielectric layer, and the third conductive layer is formed. A method for manufacturing a semiconductor device is characterized in that a third electrode is formed by etching.

（第５の作製方法）
本発明は、絶縁表面上に、第１の導電層を形成し、第１の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって、互いに間隔をあけて配置された複数の電極を形成し、複数の電極上に第１の誘電層を形成し、第１の導電層の膜厚よりも厚い膜厚で第１の誘電層上に第２の導電層を形成し、前記第２の導電層の上面を平坦化し、平坦化された第２の導電層上に第３の導電層を形成し、前記第２の導電層の上に第２の誘電層を形成し、前記第２の誘電層上に第４の導電層を形成し、第４の導電層をリソグラフィによりマスクパターンを転写し、エッチングすることによって第４の電極を形成することを特徴とする半導体装置の作製方法である。 (Fifth manufacturing method)
The present invention forms a plurality of electrodes spaced from each other by forming a first conductive layer on an insulating surface, transferring a mask pattern by lithography on the first conductive layer, and etching the first conductive layer. And forming a first dielectric layer on the plurality of electrodes, forming a second conductive layer on the first dielectric layer with a thickness greater than that of the first conductive layer, and The upper surface of the conductive layer is flattened, a third conductive layer is formed on the flattened second conductive layer, a second dielectric layer is formed on the second conductive layer, and the second conductive layer is formed. A method for manufacturing a semiconductor device, comprising: forming a fourth conductive layer on a dielectric layer; transferring a mask pattern by lithography to the fourth conductive layer; and etching the fourth conductive layer to form a fourth electrode. .

上述した構成によって、絶縁表面上の容量素子の占める面積を少なくすることができる。 With the above-described configuration, the area occupied by the capacitor element on the insulating surface can be reduced.

また、絶縁表面上の容量素子の占める面積を少なくできるため、半導体装置を微細化することができる。 In addition, since the area occupied by the capacitor on the insulating surface can be reduced, the semiconductor device can be miniaturized.

また、平坦化層上に容量素子の第２の電極と接続する電極を設ける構成の半導体装置においても、第２の電極の上面は平坦であるので、第２の電極上面のオーバーエッチングの問題を解決することができる。
更に、前記オーバーエッチングの問題を解決できる為、第２の電極の汚染による第２の電極と第３の電極の接触抵抗の増加に伴う熱発生による信頼性の低下、及び消費電力の上昇の問題を解消することができる。 In a semiconductor device having a structure in which an electrode connected to the second electrode of the capacitor is provided over the planarization layer, the upper surface of the second electrode is flat. Can be solved.
Further, since the over-etching problem can be solved, there is a problem in that reliability is reduced due to heat generation due to increase in contact resistance between the second electrode and the third electrode due to contamination of the second electrode and power consumption is increased. Can be eliminated.

また、第１の容量素子と重ねて第２の容量素子が配置されている構成では、絶縁表面上の容量素子の占める面積が同じであっても第２の構成に比べて更に大きな容量値を確保することができる。 Further, in the configuration in which the second capacitor element is disposed so as to overlap the first capacitor element, even if the area occupied by the capacitor element on the insulating surface is the same, the capacitance value is larger than that in the second configuration. Can be secured.

また、第２の電極の膜厚を調整することによって、第２の誘電層の膜厚を薄くすることができる。こうして、第２の容量素子の容量値を大きくすることができる。 In addition, the thickness of the second dielectric layer can be reduced by adjusting the thickness of the second electrode. Thus, the capacitance value of the second capacitor element can be increased.

以上によって、容量値を確保でき、且つ容量素子によって占められる絶縁表面上の面積が小さく、微細化可能で、画素の開口率が高く、更に、信頼性の高い容量素子を用いた半導体装置が提供され表示装置が提供される。 As described above, a semiconductor device using a capacitor element that can secure a capacitance value, has a small area on an insulating surface occupied by the capacitor element, can be miniaturized, has a high pixel aperture ratio, and has high reliability. And a display device is provided.

（実施の形態１） (Embodiment 1)

本発明の第１の構成について、図１を用いて説明する。 A first configuration of the present invention will be described with reference to FIG.

図１（Ａ）は容量素子の平面図を表している。図１（Ｂ）は容量素子の断面図を表しており、絶縁表面１３、第１の誘電層１５、電極１７Ａ及び電極１７Ｂ、第２の電極１８を有している。電極１７Ａと電極１７Ｂは、互いに間隔をあけて配置され、接続されて第１の電極１７を構成する。第１の電極１７と、第１の誘電層１５と、第２の電極１８とによって、容量素子が構成されている。 FIG. 1A is a plan view of the capacitor. FIG. 1B illustrates a cross-sectional view of the capacitor, which includes an insulating surface 13, a first dielectric layer 15, an electrode 17A, an electrode 17B, and a second electrode 18. The electrode 17 </ b> A and the electrode 17 </ b> B are arranged at a distance from each other and connected to form the first electrode 17. The first electrode 17, the first dielectric layer 15, and the second electrode 18 constitute a capacitive element.

第１の電極１７は、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。 For the first electrode 17, for example, a single layer or a laminated structure made of one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements is used. Can do.

図１及び後述する図２〜図１０及び図１６に示す構成では、第１の電極は便宜上２つで図示されているが、本願発明において第１の電極は２つに限られるものではなく、３つ以上の第１の電極を有した構成でも良いものとする。
３つ以上の電極を設けることにより、第１の容量素子の下部電極として働く第１の電極の表面積が増える為、容量値を更に稼ぐことができる。
また、電極１７Ａと電極１７Ｂとは、ストライプ状に配置される構成を示した。しかし、これに限定されず、様々な形状とすることができる。例えば、電極１７Ａと電極１７Ｂとを、編目状に設けることができる。編目状に設けることによって、第１の容量素子の下部電極として働く第１の電極の表面積が増える為、容量値を更にかせぐことができる。 In the configuration shown in FIG. 1 and FIGS. 2 to 10 and FIG. 16 described later, the first electrode is shown in two for convenience, but the first electrode is not limited to two in the present invention. A configuration having three or more first electrodes may be used.
By providing three or more electrodes, the surface area of the first electrode serving as the lower electrode of the first capacitor element increases, so that the capacitance value can be further increased.
Moreover, the electrode 17A and the electrode 17B showed the structure arrange | positioned at stripe form. However, the shape is not limited to this, and various shapes can be used. For example, the electrode 17A and the electrode 17B can be provided in a stitch shape. Since the surface area of the first electrode serving as the lower electrode of the first capacitor element is increased by providing the stitch shape, the capacitance value can be further increased.

第１の誘電層１５は、例えば、ＳｉＯ_２、ＳｉＮまたはＳｉＯＮなど無機系材料の単層または積層により構成することができる。第１の誘電層１５として、もちろん有機系材料を用いてもよいし、無機系材料と有機系材料の積層を用いても良い。第１の誘電層１５の厚さは、絶縁性を有する限り自由に設定可能であり、当該厚さを調整することにより容量値を制御することができる。 The first dielectric layer 15 can be constituted by a single layer or a laminate of inorganic materials such as SiO ₂ , SiN, or SiON. Of course, an organic material may be used as the first dielectric layer 15, or a laminate of an inorganic material and an organic material may be used. The thickness of the first dielectric layer 15 can be freely set as long as it has insulating properties, and the capacitance value can be controlled by adjusting the thickness.

第２の電極１８は、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。
（実施の形態２） For the second electrode 18, for example, a single layer or a laminated structure made of one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements is used. Can do.
(Embodiment 2)

本発明の第２の構成について、図２を用いて説明する。なお、図１と同じ部分は同じ符号を用いて示し、説明は省略する。 A second configuration of the present invention will be described with reference to FIG. In addition, the same part as FIG. 1 is shown using the same code | symbol, and abbreviate | omits description.

図２（Ａ）は容量素子の平面図を表している。図２（Ｂ）は容量素子の断面図を表しており、第２の誘電層３５、第３の電極３６を有している。図１で示した容量素子（以下、第１の容量素子と言う）に加えて、第２の電極１８と、第２の誘電層３５と、第３の電極３６とで容量素子（以下、第２の容量素子と言う）が構成されている。 FIG. 2A is a plan view of the capacitor. FIG. 2B illustrates a cross-sectional view of the capacitor, which includes a second dielectric layer 35 and a third electrode 36. In addition to the capacitive element shown in FIG. 1 (hereinafter referred to as the first capacitive element), the second electrode 18, the second dielectric layer 35, and the third electrode 36 constitute a capacitive element (hereinafter referred to as the first capacitive element). 2 capacitor element).

第２の誘電層３５としては、例えば、ＳｉＯ_２、ＳｉＮまたはＳｉＯＮなど無機系材料の単層
または積層により構成することができる。第１の誘電層１５として、もちろん有機系材料を用いてもよいし、無機系材料と有機系材料の積層を用いても良い。第１の誘電層１５の厚さは、絶縁性を有する限り自由に設定可能であり、当該厚さを調整することにより容量値を制御することができる。 The second dielectric layer 35 can be configured by a single layer or a stack of inorganic materials such as SiO ₂ , SiN, or SiON. Of course, an organic material may be used as the first dielectric layer 15, or a laminate of an inorganic material and an organic material may be used. The thickness of the first dielectric layer 15 can be freely set as long as it has insulating properties, and the capacitance value can be controlled by adjusting the thickness.

第１の容量素子と第２の容量素子とが重ねて配置されるので、絶縁表面１３上において容量素子が占める面積を増加させることなく、図１の容量素子に比べて更に大きな容量値を確保することができる。
（実施の形態３） Since the first capacitive element and the second capacitive element are arranged so as to overlap each other, a larger capacitance value is ensured than the capacitive element of FIG. 1 without increasing the area occupied by the capacitive element on the insulating surface 13. can do.
(Embodiment 3)

第１の構成の容量素子の作製方法について説明する。本実施の形態の作製方法は、第１の作製方法に対応する。説明には図３を用いる。なお、図３において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。 A method for manufacturing a capacitor element having the first structure will be described. The manufacturing method of this embodiment mode corresponds to the first manufacturing method. FIG. 3 is used for the description. In FIG. 3, the same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.

絶縁表面１３上に、第１の導電層を形成し、第１の導電層をリソグラフィ等によりマスクパターンを転写し、エッチングすることによって、図３（Ａ）に示すように互いに間隔をあけて配置された絶縁表面１３上に電極１７Ａ及び電極１７Ｂを形成する。
なお、リソグラフィ等によりマスクパターンを転写する、とは、リソグラフィの他にインクジェット法を用いたマスクパターン転写技術、ナノインプリント法を用いたマスクパターン転写技術等も含むものとして定義し、以下も同様に記載する。 A first conductive layer is formed on the insulating surface 13, and the first conductive layer is spaced from each other as shown in FIG. 3A by transferring a mask pattern by lithography or the like and etching the first conductive layer. Electrodes 17A and 17B are formed on the insulating surface 13 thus formed.
In addition, the mask pattern is transferred by lithography or the like is defined as including a mask pattern transfer technique using an inkjet method in addition to lithography, a mask pattern transfer technique using a nanoimprint method, and the like. To do.

次いで、図３（Ｂ）に示すように第１の誘電層１５を形成する。 Next, as shown in FIG. 3B, a first dielectric layer 15 is formed.

第１の導電層の膜厚と同程度の膜厚で第１の誘電層１５上に第２の導電層を形成し、第２の導電層をリソグラフィ等によりマスクパターンを転写し、エッチングすることによって、電極１７Ａ及び電極１７Ｂと重なる領域の第１の導電層を除去し、図３（Ｃ）に示すように、第２の電極の一部１８Ａを形成する。 Forming a second conductive layer on the first dielectric layer 15 with a film thickness comparable to the film thickness of the first conductive layer, transferring the mask pattern by lithography or the like, and etching the second conductive layer; Thus, the first conductive layer in the region overlapping with the electrode 17A and the electrode 17B is removed, and a part 18A of the second electrode is formed as shown in FIG.

第２の電極の一部１８Ａ上に第２の導電層１８Ｂを形成することによって、第２の電極１８を形成する。こうして、図３（Ｄ）に示す構成の容量素子を作製することができる。
（実施の形態４） The second electrode 18 is formed by forming the second conductive layer 18B on the part 18A of the second electrode. In this manner, a capacitor having the structure illustrated in FIG. 3D can be manufactured.
(Embodiment 4)

第１の構成の容量素子の作製方法について、実施の形態３で説明した方法とは別の方法について説明する。本実施の形態の作製方法は、第２の作製方法に対応する。説明には図４を用いる。なお、図４において、図３と同じ部分は同じ符号を用いて示し、説明は省略する。 As a method for manufacturing the capacitor having the first structure, a method different from the method described in Embodiment 3 will be described. The manufacturing method of this embodiment mode corresponds to the second manufacturing method. FIG. 4 is used for the description. 4, the same parts as those in FIG. 3 are denoted by the same reference numerals, and the description thereof is omitted.

本実施の形態の作製方法は、図３（Ｂ）に示す工程までは、実施の形態３と同じである。図４（Ａ）に示すように、第１の誘電層１５上に、第１の導電層の膜厚、即ち電極１７Ａ及び電極１７Ｂの膜厚よりも厚い膜厚で、第３の導電層１８Ｃを形成する。電極１７Ａ及び電極１７Ｂによって形成された凹凸形状上に、第３の導電層１８Ｃを形成するため、第３の導電層１８Ｃの上面も凹凸形状となる。 The manufacturing method of this embodiment is the same as that of Embodiment 3 up to the step illustrated in FIG. As shown in FIG. 4A, the third conductive layer 18C is formed on the first dielectric layer 15 so as to have a thickness greater than that of the first conductive layer, that is, the thickness of the electrodes 17A and 17B. Form. Since the third conductive layer 18C is formed on the uneven shape formed by the electrodes 17A and 17B, the upper surface of the third conductive layer 18C also has an uneven shape.

次いで、第３の導電層１８Ｃの上面を平坦化することによって、第２の電極１８を形成する。こうして、図４（Ｂ）に示す構成の容量素子を作製することができる。 Next, the second electrode 18 is formed by planarizing the upper surface of the third conductive layer 18C. In this manner, the capacitor having the structure illustrated in FIG. 4B can be manufactured.

第２の導電層１８Ｂの上面を平坦化は、化学的機械的研磨（ＣＭＰ）を用いることができる。
（実施の形態５） Chemical mechanical polishing (CMP) can be used to planarize the upper surface of the second conductive layer 18B.
(Embodiment 5)

第２の構成の容量素子の作製方法について説明する。説明には図５を用いる。なお、図５において、図３や図４と同じ部分は同じ符号を用いて示し、説明は省略する。 A method for manufacturing the capacitor having the second structure will be described. FIG. 5 is used for the description. In FIG. 5, the same portions as those in FIGS. 3 and 4 are denoted by the same reference numerals, and the description thereof is omitted.

本実施の形態の作製方法は、図５（Ａ）の構成までは、実施の形態３や実施の形態４で説明した作製方法を用いて形成することができる。 The manufacturing method in this embodiment can be formed using the manufacturing method described in Embodiment 3 or 4 until the structure in FIG.

図５（Ｂ）に示すように、第２の電極１８上に第２の誘電層３５を形成する。第２の誘電層３５としては、第１の誘電層１５と同様の材料を用いて形成することができる。 As shown in FIG. 5B, a second dielectric layer 35 is formed on the second electrode 18. The second dielectric layer 35 can be formed using the same material as the first dielectric layer 15.

図５（Ｃ）に示すように、第２の誘電層３５上に第３の電極３６を形成する。こうして、第１の電極１７と、第１の誘電層１５と、第２の電極１８で構成される容量素子と、第２の電極１８と、第２の誘電層３５と、第３の電極３６で構成される容量素子とを作製することができる。
（実施の形態６） As shown in FIG. 5C, a third electrode 36 is formed on the second dielectric layer 35. In this way, the capacitor composed of the first electrode 17, the first dielectric layer 15, and the second electrode 18, the second electrode 18, the second dielectric layer 35, and the third electrode 36. Can be manufactured.
(Embodiment 6)

実施形態５において、第２の電極１８を厚く積層した容量素子の作製方法を説明する。説明には図６を用いる。なお、図３、図４、図５と同じ部分は同じ符号を用いて示し、説明は省略する。 In Embodiment 5, a method for manufacturing a capacitor in which the second electrode 18 is stacked thick will be described. FIG. 6 is used for the description. The same parts as those in FIGS. 3, 4, and 5 are denoted by the same reference numerals, and the description thereof is omitted.

本実施の形態の作製方法は、図６（Ａ）の構成までは、実施の形態３や実施の形態４で説明した作製方法を用いて形成することができる。 The manufacturing method in this embodiment can be formed using the manufacturing method described in Embodiment 3 or 4 until the structure in FIG.

図６（Ｂ）に示すように、第２の電極１８上に第４の導電層１８Ｄを積層して第２の電極１８の膜厚を厚くする。
なお、図３（Ａ）に示す実施の形態３においては、第２の電極第３の導電層１８Ｃの膜厚を厚く成膜することによって１８Ｄを積層する工程を省略することが可能である。 As shown in FIG. 6B, a fourth conductive layer 18D is stacked over the second electrode 18 so that the thickness of the second electrode 18 is increased.
In Embodiment 3 shown in FIG. 3A, the step of laminating 18D can be omitted by forming the second electrode third conductive layer 18C thick.

図６（Ｃ）に示すように、第２の電極１８上に第２の誘電層３５を形成する。第２の誘電層３５としては、第１の誘電層１５と同様の材料を用いて形成することができる。 As shown in FIG. 6C, a second dielectric layer 35 is formed on the second electrode 18. The second dielectric layer 35 can be formed using the same material as the first dielectric layer 15.

図６（Ｄ）に示すように、第２の誘電層３５上に第３の電極３６を形成する。こうして、第１の電極１７と、第１の誘電層１５と、第２の電極１８で構成される容量素子と、第２の電極１８と、第２の誘電層３５と、第３の電極３６で構成される容量素子とを作製することができる。 As shown in FIG. 6D, a third electrode 36 is formed on the second dielectric layer 35. In this way, the capacitor composed of the first electrode 17, the first dielectric layer 15, and the second electrode 18, the second electrode 18, the second dielectric layer 35, and the third electrode 36. Can be manufactured.

本実施形態においては、第２の電極１８の膜厚を厚くすることによって、第２の電極１８と、第２の誘電層３５と、第３の電極３６で構成される容量素子の容量を増加させることが可能となる。これは、後述する実施形態８のようなＴＦＴと同一の絶縁表面上に形成した本実施形態の容量素子の場合、第２の誘電層３５はＴＦＴ上の平坦化膜としても使用される。ここで、平坦化膜は基板上に形成された凹凸を平坦化させるものであり、下層の凸部の膜厚が厚いほど凸部上の平坦化膜は薄くなる。
したがって、凸部に該当する第２の電極１８の膜厚を増やせば、平坦化膜の第２の誘電層３５の膜厚を薄くすることができ、第２の誘電層３５の膜厚が薄くなることによって、容量素子の容量は増加することになる。 In the present embodiment, by increasing the thickness of the second electrode 18, the capacitance of the capacitive element constituted by the second electrode 18, the second dielectric layer 35, and the third electrode 36 is increased. It becomes possible to make it. This is because the second dielectric layer 35 is also used as a planarizing film on the TFT in the case of the capacitive element of this embodiment formed on the same insulating surface as the TFT as in Embodiment 8 described later. Here, the flattening film flattens the unevenness formed on the substrate, and the flattening film on the convex portion becomes thinner as the film thickness of the lower convex portion is thicker.
Therefore, if the thickness of the second electrode 18 corresponding to the convex portion is increased, the thickness of the second dielectric layer 35 of the planarizing film can be reduced, and the thickness of the second dielectric layer 35 is reduced. As a result, the capacitance of the capacitive element increases.

また、第２の電極１８の膜厚を厚くすることにより、第２の電極１８と同じ導電層を配線とした場合、抵抗値を下げることが可能となる。
（実施の形態７） In addition, by increasing the thickness of the second electrode 18, the resistance value can be reduced when the same conductive layer as the second electrode 18 is used as a wiring.
(Embodiment 7)

第１の容量素子と第２の容量素子を作製して、容量を増加させる場合、第１の容量素子と第２の容量素子は並列接続する必要がある。 When the first capacitor element and the second capacitor element are manufactured to increase the capacitance, the first capacitor element and the second capacitor element need to be connected in parallel.

第１の容量素子と第２の容量素子を並列接続する一例を説明する。説明には図１６を使用する。なお、図３〜６と同じ部分は同じ符号を用いて示し、説明は省略する。
また、並列接続の方法は本実施例に限られるものではなく、適宜変更が可能である。 An example in which the first capacitor element and the second capacitor element are connected in parallel will be described. FIG. 16 is used for the description. In addition, the same part as FIGS. 3-6 is shown using the same code | symbol, and description is abbreviate | omitted.
Further, the parallel connection method is not limited to the present embodiment, and can be appropriately changed.

容量素子の平面図を図１６（Ａ）に、容量素子の断面図を１６（Ｂ）、等価回路を図１６（Ｃ）に示す。
なお、図１６（Ａ）において、第１の誘電層１５及び第２の誘電層３５は省略している。 A plan view of the capacitor is shown in FIG. 16A, a cross-sectional view of the capacitor is shown in 16B, and an equivalent circuit is shown in FIG.
In FIG. 16A, the first dielectric layer 15 and the second dielectric layer 35 are omitted.

図１６に示すとおり、第１の電極１７と第３の電極３６は、電気的に接続されており、第２の電極は配線３７と電気的に接続されている。
（実施の形態８） As shown in FIG. 16, the first electrode 17 and the third electrode 36 are electrically connected, and the second electrode is electrically connected to the wiring 37.
(Embodiment 8)

本実施の形態では、本発明の容量素子とＴＦＴとを同一の絶縁表面上に形成した例を示す。 In this embodiment mode, an example in which the capacitor element of the present invention and the TFT are formed over the same insulating surface is shown.

図７に本実施の形態の構成を示す。図７（Ａ）は、図１で示した第１の構成の容量素子とＴＦＴとを同一の絶縁表面上に形成した例である。図７（Ｂ）は、図２で示した第２の構成の容量素子とＴＦＴとを同一の絶縁表面上に形成した例である。なお、図７において図１や図２と同じ部分は同じ符号を用いて示し、説明は省略する。 FIG. 7 shows the configuration of the present embodiment. FIG. 7A shows an example in which the capacitor having the first structure shown in FIG. 1 and the TFT are formed over the same insulating surface. FIG. 7B illustrates an example in which the capacitor having the second structure illustrated in FIG. 2 and the TFT are formed over the same insulating surface. In FIG. 7, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted.

図７（Ａ）において、６１１は絶縁表面、６１３はＴＦＴのゲート絶縁層、６１２はＴＦＴの活性層となる半導体層、６１４はＴＦＴのゲート電極、６１６Ａ及び６１６Ｂは電極である。電極６１６Ａ及び電極６１６Ｂは、第１の誘電層１５上に設けられ、第１の誘電層１５に設けられたコンタクトホールによって半導体層６１２と接続されている。半導体層６１２と、ゲート絶縁層６１３と、ゲート電極６１４と、電極６１６Ａ及び電極６１６Ｂによって、ＴＦＴ６２４が構成される。第１の電極１７と、第１の誘電層１５と、第２の電極１８によって、容量素子６２５が構成される。 In FIG. 7A, reference numeral 611 denotes an insulating surface, 613 denotes a gate insulating layer of the TFT, 612 denotes a semiconductor layer which becomes an active layer of the TFT, 614 denotes a gate electrode of the TFT, and 616A and 616B denote electrodes. The electrodes 616A and 616B are provided on the first dielectric layer 15, and are connected to the semiconductor layer 612 by contact holes provided in the first dielectric layer 15. The semiconductor layer 612, the gate insulating layer 613, the gate electrode 614, the electrode 616A, and the electrode 616B constitute a TFT 624. The capacitor 625 is configured by the first electrode 17, the first dielectric layer 15, and the second electrode 18.

容量素子６２５の第１の電極１７は、ＴＦＴ６２４のゲート電極を形成するための導電層と同じ導電層を用いて形成される。容量素子６２５の第１の誘電層１５は、ゲート電極６１４と電極６１６Ａ及び電極６１６Ｂとを電気的に絶縁する層間絶縁膜を用いて形成される。容量素子の第２の電極１８は、ＴＦＴ６２４の電極６１６Ａ及び電極６１６Ｂを用いて形成される。なお、図７（Ａ）及び図７（Ｂ）におけるゲート絶縁層６１３の表面が、図１（Ｂ）や図２（Ｂ）における絶縁表面１３に相当する。 The first electrode 17 of the capacitor 625 is formed using the same conductive layer as the conductive layer for forming the gate electrode of the TFT 624. The first dielectric layer 15 of the capacitor 625 is formed using an interlayer insulating film that electrically insulates the gate electrode 614 from the electrodes 616A and 616B. The second electrode 18 of the capacitor is formed using the electrode 616A and the electrode 616B of the TFT 624. Note that the surface of the gate insulating layer 613 in FIGS. 7A and 7B corresponds to the insulating surface 13 in FIGS. 1B and 2B.

図７（Ｂ）において図７（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図７（Ｂ）において、６３５は層間絶縁膜、６３６は第３の電極である。第３の電極は、層間絶縁膜６３５に形成されたコンタクトホールによって、電極６１６Ａまたは電極６１６Ｂと接続されている。 7B, the same portions as those in FIG. 7A are denoted by the same reference numerals, and description thereof is omitted. In FIG. 7B, reference numeral 635 denotes an interlayer insulating film, and 636 denotes a third electrode. The third electrode is connected to the electrode 616A or the electrode 616B through a contact hole formed in the interlayer insulating film 635.

第１の電極１７と、第１の誘電層１５と、第２の電極１８と、及び、第２の電極１８と、層間絶縁膜６３５と、第３の電極６３６とによって、容量素子６４５が構成される。 The capacitor 645 includes the first electrode 17, the first dielectric layer 15, the second electrode 18, the second electrode 18, the interlayer insulating film 635, and the third electrode 636. Is done.

なお、図７（Ｂ）における層間絶縁膜６３５が、図２（Ｂ）における第２の誘電層３５に相当する。図７（Ｂ）における第３の電極６３６が、図２（Ｂ）における第３の電極３６に相当する。
（実施の形態９） Note that the interlayer insulating film 635 in FIG. 7B corresponds to the second dielectric layer 35 in FIG. The third electrode 636 in FIG. 7B corresponds to the third electrode 36 in FIG.
(Embodiment 9)

本実施の形態では、実施の形態６において図７を用いて説明した半導体装置の作製方法について説明する。説明には、図８を用いる。 In this embodiment, a method for manufacturing the semiconductor device described in Embodiment 6 with reference to FIGS. FIG. 8 is used for the description.

図８において、図７と同じ部分は同じ符号を用いて示し、説明は省略する。 8, the same parts as those in FIG. 7 are denoted by the same reference numerals, and description thereof is omitted.

図８（Ａ）に示すように、絶縁表面６１１上に、半導体層６１２を形成する。半導体層６１２としては、リソグラフィ等によりマスクパターンを転写し、エッチングすることによって形成された結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。 As shown in FIG. 8A, a semiconductor layer 612 is formed over the insulating surface 611. As the semiconductor layer 612, a crystalline semiconductor film or an amorphous semiconductor film formed by transferring and etching a mask pattern by lithography or the like can be used. The crystalline semiconductor film can be obtained by crystallizing an amorphous semiconductor film. As a crystallization method, a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like can be used.

ゲート絶縁層６１３としては、例えば、ＳｉＯ_２、ＳｉＮまたはＳｉＯＮなど無機系材
料の単層または積層により構成することができる。 The gate insulating layer 613 can be constituted by a single layer or a stack of inorganic materials such as SiO ₂ , SiN, or SiON, for example.

図８（Ｂ）に示すように、ゲート絶縁層６１３上に、第１の導電層を形成し、第１の導電層をリソグラフィ等によりマスクパターンを転写し、エッチングすることによって、ゲート電極６１４と、電極１７Ａ、電極１７Ｂを形成する。第１の導電層としては、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。 As shown in FIG. 8B, a first conductive layer is formed over the gate insulating layer 613, a mask pattern is transferred to the first conductive layer by lithography, and the gate electrode 614 is etched. Electrode 17A and electrode 17B are formed. As the first conductive layer, for example, a single layer or a laminated structure made of one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements is used. be able to.

図８（Ｃ）に示すように、ゲート電極６１４と、電極１７Ａ、電極１７Ｂ上に、第１の誘電層１５を形成する。第１の誘電層１５としては、例えば、ＳｉＯ_２、ＳｉＮまたはＳｉＯＮなど無機系材料の単層または積層により構成することができる。第１の誘電層１５として、もちろん有機系材料を用いてもよいし、無機系材料と有機系材料の積層を用いても良い。第１の誘電層１５の厚さは、絶縁性を有する限り自由に設定可能であり、当該厚さを調整することにより容量値を制御することができる。 As shown in FIG. 8C, the first dielectric layer 15 is formed over the gate electrode 614 and the electrodes 17A and 17B. The first dielectric layer 15 can be constituted by a single layer or a laminate of inorganic materials such as SiO ₂ , SiN or SiON. Of course, an organic material may be used as the first dielectric layer 15, or a laminate of an inorganic material and an organic material may be used. The thickness of the first dielectric layer 15 can be freely set as long as it has insulating properties, and the capacitance value can be controlled by adjusting the thickness.

図８（Ｄ）に示すように、第１の誘電層１５上に、導電層を形成しリソグラフィ等によりマスクパターンを転写し、エッチングすることによって、第２の電極１８、電極６１６Ａ及び電極６１６Ｂを形成する。第２の電極１８の作製方法は、図３（Ｃ）及び図３（Ｄ）で示した第１の作製方法、または図４で示した第２の作製方法を用いることができる。第１の作製方法を用いて第２の電極１８を作製する場合、電極６１６Ａ及び電極６１６Ｂを第２の導電層と第３の導電層との積層構造とすることができる。 As shown in FIG. 8D, the second electrode 18, the electrode 616A, and the electrode 616B are formed by forming a conductive layer over the first dielectric layer 15, transferring the mask pattern by lithography, and etching. Form. As a method for manufacturing the second electrode 18, the first manufacturing method illustrated in FIGS. 3C and 3D or the second manufacturing method illustrated in FIG. 4 can be used. In the case where the second electrode 18 is manufactured using the first manufacturing method, the electrode 616A and the electrode 616B can have a stacked structure of a second conductive layer and a third conductive layer.

第２の電極１８、電極６１６Ａ及び電極６１６Ｂは、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。 The second electrode 18, the electrode 616 </ b> A, and the electrode 616 </ b> B are, for example, a single layer made of a kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements Alternatively, a stacked structure can be used.

こうして、図７（Ａ）に示す構成が完成する。 Thus, the structure shown in FIG. 7A is completed.

図８（Ｄ）に示す構成において、第２の電極１８、電極６１６Ａ及び電極６１６Ｂ上に更に層間絶縁膜６３５を形成し、層間絶縁膜６３５において電極６１６Ａに達するコンタクトホールを開口し、層間絶縁膜６３５の上に第３の電極６３６をリソグラフィ等によりマスクパターンを転写し、エッチングすることによって形成し、図８（Ｅ）に示す構成を得る。 8D, an interlayer insulating film 635 is further formed over the second electrode 18, the electrode 616A, and the electrode 616B, a contact hole reaching the electrode 616A is opened in the interlayer insulating film 635, and the interlayer insulating film A third electrode 636 is formed over the 635 by transferring a mask pattern by lithography or the like and etching to obtain a structure shown in FIG.

層間絶縁膜６３５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。 As the interlayer insulating film 635, a single layer or a stacked layer of an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or the like can be used. As an organic insulating film, polyimide, polyamide, BCB (benzoic acid) is used. A film such as cyclobutene), acrylic or positive photosensitive organic resin, or negative photosensitive organic resin can be used.

また、層間絶縁膜６３５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料を用いることができる。さらには、置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料で形成することができる。これらの材料の代表例としては、シロキサン系ポリマーが挙げられる。 For the interlayer insulating film 635, a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O), and at least hydrogen is included in a substituent can be used. Furthermore, it can be formed of a material having at least one of fluorine, alkyl group, and aromatic hydrocarbon as a substituent. Representative examples of these materials include siloxane polymers.

第３の電極６３６としては、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。また、第３の電極６３６として、酸化インジウムスズ（以下ＩＴＯと記す。）等の透明性導電膜を用いることもできる。 As the third electrode 636, for example, a single layer or a stacked structure including one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or a compound including a plurality of such elements is used. be able to. The third electrode 636 can be a transparent conductive film such as indium tin oxide (hereinafter referred to as ITO).

こうして、図７（Ｂ）に示す構成が完成する。 Thus, the configuration shown in FIG. 7B is completed.

なお、実施の形態１〜１０は適宜組み合わせて使用することが可能である。
（実施の形態１０） Embodiments 1 to 10 can be used in appropriate combination.
(Embodiment 10)

本実施の形態では、ＥＬ素子などの発光素子を表示素子として用いた表示装置に本発明の半導体装置を適用した例について説明する。説明には、図９及び１０を用いる。なお、図９及び図１０において、図７と同じ部分は同じ符号を用いて示し、説明は省略する。 In this embodiment, an example in which the semiconductor device of the present invention is applied to a display device using a light-emitting element such as an EL element as a display element will be described. 9 and 10 are used for the description. 9 and 10, the same portions as those in FIG. 7 are denoted by the same reference numerals, and description thereof is omitted.

図９に示す表示装置の構成について説明する。 A configuration of the display device illustrated in FIG. 9 will be described.

絶縁表面６１１を有する基板としては、ガラス基板や、ガラス基板上に絶縁膜を形成した基板、石英基板、導電性基板上に絶縁膜を形成した基板、半導体基板上に絶縁膜を形成した基板、プラスチックなどの樹脂基板等を自由に用いることができる。 As a substrate having an insulating surface 611, a glass substrate, a substrate in which an insulating film is formed over a glass substrate, a quartz substrate, a substrate in which an insulating film is formed over a conductive substrate, a substrate in which an insulating film is formed over a semiconductor substrate, A resin substrate such as plastic can be used freely.

図９において、４０１９は電極、４０２０は層間絶縁膜、４０２１は発光層、４０２２は電極である。電極４０１９は電極６１６Ａと接続されている。層間絶縁膜４０２０は、電極４０１９の端部を覆うように設けられている。層間絶縁膜４０２０上に発光層４０２１が設けられている。発光層４０２１上に電極４０２２が設けられている。 In FIG. 9, reference numeral 4019 denotes an electrode, 4020 denotes an interlayer insulating film, 4021 denotes a light emitting layer, and 4022 denotes an electrode. The electrode 4019 is connected to the electrode 616A. The interlayer insulating film 4020 is provided so as to cover the end portion of the electrode 4019. A light emitting layer 4021 is provided over the interlayer insulating film 4020. An electrode 4022 is provided over the light-emitting layer 4021.

電極４０１９及び電極４０２２の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることができる。ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）や、ＩＴＯ及び酸化チタン含む酸化インジウムスズ（以下、ＩＴＴＯと記す）や、ＩＴＯ及び酸化モリブデン含む酸化インジウムスズ（以下、ＩＴＭＯと記す）や、ＩＴＯにチタン、モリブデン又はガリウムを添加したものや、酸化珪素を含んだ酸化インジウムにさらに２〜２０％の酸化亜鉛（ＺｎＯ）を添加したものを用いても良い。 One or both of the electrode 4019 and the electrode 4022 can be a transparent electrode. As the transparent electrode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and zinc oxide added with gallium (GZO) can be used. Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO), Indium tin oxide including ITO and titanium oxide (hereinafter referred to as ITTO), Indium tin oxide including ITO and molybdenum oxide (hereinafter referred to as ITMO) Alternatively, a material obtained by adding titanium, molybdenum or gallium to ITO, or a material obtained by further adding 2 to 20% zinc oxide (ZnO) to indium oxide containing silicon oxide may be used.

電極４０１９及び電極４０２２の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。 The other of the electrode 4019 and the electrode 4022 may be formed of a material that does not transmit light. For example, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof (calcium fluoride) In addition to calcium nitride, rare earth metals such as Yb and Er can be used.

層間絶縁膜４０２０は、隣り合う画素において発光層４０２１を分離する機能を有する。 The interlayer insulating film 4020 has a function of separating the light emitting layer 4021 in adjacent pixels.

発光層４０２１は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。 The light emitting layer 4021 is composed of one or more layers. When composed of a plurality of layers, these layers can be classified into a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like from the viewpoint of carrier transport characteristics. Note that the boundaries between the layers are not necessarily clear, and there are cases where the materials constituting the layers are partially mixed and the interface is unclear. For each layer, an organic material or an inorganic material can be used. As the organic material, any of a high molecular weight material, a medium molecular weight material, and a low molecular weight material can be used.

発光素子４０２６は、発光層４０２１と、発光層４０２１を介して重なる電極４０１９及び電極４０２２とによって構成される。電極４０１９及び電極４０２２の一方が陽極に相当し、他方が陰極に相当する。発光素子４０２６は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。 The light-emitting element 4026 includes a light-emitting layer 4021 and an electrode 4019 and an electrode 4022 that overlap with each other with the light-emitting layer 4021 interposed therebetween. One of the electrode 4019 and the electrode 4022 corresponds to an anode, and the other corresponds to a cathode. When a voltage larger than the threshold voltage is applied between the anode and the cathode with a forward bias, the light-emitting element 4026 emits light when current flows from the anode to the cathode.

図１０に示す構成について説明する。 The configuration shown in FIG. 10 will be described.

図１０において、５０３７は層間絶縁膜、５０２１は発光層、５０２２は電極である。層間絶縁膜５０３７は、第３の電極６３６の端部を覆うように設けられている。層間絶縁膜５０３７上に発光層５０２１が設けられている。発光層５０２１上に電極５０２２が設けられている。 In FIG. 10, 5037 is an interlayer insulating film, 5021 is a light emitting layer, and 5022 is an electrode. The interlayer insulating film 5037 is provided so as to cover the end portion of the third electrode 636. A light emitting layer 5021 is provided over the interlayer insulating film 5037. An electrode 5022 is provided over the light-emitting layer 5021.

図１０における、第３の電極６３６、層間絶縁膜５０３７、発光層５０２１、電極５０２２はそれぞれ、図９で示した電極４０１９、層間絶縁膜４０２０、発光層４０２１、電極４０２２と同様の材料を用いて形成することができる。 10, the third electrode 636, the interlayer insulating film 5037, the light-emitting layer 5021, and the electrode 5022 are formed using the same materials as the electrode 4019, the interlayer insulating film 4020, the light-emitting layer 4021, and the electrode 4022, respectively, which are illustrated in FIG. Can be formed.

発光素子５０４３は、発光層５０２１と、発光層５０２１を介して重なる第３の電極６３６及び電極５０２２とによって構成される。 The light-emitting element 5043 includes a light-emitting layer 5021 and a third electrode 636 and an electrode 5022 that overlap with each other with the light-emitting layer 5021 interposed therebetween.

図１０に示す構成の表示装置では、表示素子の一対の電極のうち一方の電極を容量素子６４５を構成する第３の電極６３６としている。 In the display device having the structure illustrated in FIG. 10, one of the pair of electrodes of the display element is the third electrode 636 that forms the capacitor 645.

容量素子６２５または容量素子６４５は画素の保持容量として用いることができる。ＴＦＴ６２４は画素のスイッチング素子として用いることができる。なお図９及び図１０では、画素が有する素子として、容量素子６２５または容量素子６４５、ＴＦＴ６２４、及び発光素子４０２６または発光素子５０４３を示した。しかし、本発明の表示装置はこの構成に限定されず、画素にその他の素子を更に有していても良い。 The capacitor 625 or the capacitor 645 can be used as a storage capacitor of the pixel. The TFT 624 can be used as a switching element of a pixel. Note that FIGS. 9 and 10 illustrate the capacitor 625 or the capacitor 645, the TFT 624, and the light-emitting element 4026 or the light-emitting element 5043 as elements included in the pixel. However, the display device of the present invention is not limited to this structure, and the pixel may further include other elements.

また、本実施の形態では、表示装置として表示素子として発光素子を用いた例を示した。しかし、本発明はこれに限定されない。表示素子として、液晶素子などを用いた表示装置にも自由に適用することができる。 In this embodiment mode, an example in which a light-emitting element is used as a display element as the display device is described. However, the present invention is not limited to this. The present invention can also be applied to a display device using a liquid crystal element as a display element.

本実施例では、実施の形態８で示した表示装置の封止を行った構成について、図１３を用いて説明する。図１３（Ａ）は、表示装置を封止することによって形成された表示パネルの上面図であり、図１３（Ｂ）、図１３（Ｃ）はそれぞれ図１３（Ａ）のＡ−Ａ’における断面図である。図１３（Ｂ）と図１３（Ｃ）とは、異なる方法で封止を行った例である。 In this example, a structure in which the display device described in Embodiment 8 is sealed will be described with reference to FIGS. FIG. 13A is a top view of a display panel formed by sealing a display device. FIGS. 13B and 13C are respectively taken along line AA ′ of FIG. It is sectional drawing. FIG. 13B and FIG. 13C are examples in which sealing is performed by different methods.

図１３（Ａ）乃至図１３（Ｃ）において、基板１３０１上には、複数の画素を有する表示部１３０２が配置され、これらを囲むようにしてシール材１３０６が設けられシーリング材１３０７が貼り付けられている。画素の構造については、公知の構成を用いることができる。 13A to 13C, a display portion 1302 including a plurality of pixels is provided over a substrate 1301, a sealant 1306 is provided so as to surround them, and a sealant 1307 is attached. . A known structure can be used for the pixel structure.

図１３（Ｂ）の表示パネルでは、図１３（Ａ）のシーリング材１３０７は、対向基板１３２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。表示部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と表示部１３０２の封止とを同時に行っても良い。 In the display panel in FIG. 13B, the sealing material 1307 in FIG. 13A corresponds to the counter substrate 1321. A transparent counter substrate 1321 is attached using the sealant 1306 as an adhesive layer, and a sealed space 1322 is formed by the substrate 1301, the counter substrate 1321, and the sealant 1306. The counter substrate 1321 is provided with a color filter 1320 and a protective film 1323 for protecting the color filter. Light emitted from the light emitting elements arranged in the display portion 1302 is emitted to the outside through the color filter 1320. The sealed space 1322 is filled with an inert resin or liquid. Note that a light-transmitting resin in which a hygroscopic material is dispersed may be used as the resin filled in the sealed space 1322. Alternatively, the sealing material 1306 and the material filled in the sealed space 1322 may be the same material, and the counter substrate 1321 may be bonded and the display portion 1302 may be sealed at the same time.

図１３（Ｃ）に示した表示パネルでは、図１３（Ａ）のシーリング材１３０７は、シーリング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。 In the display panel illustrated in FIG. 13C, the sealing material 1307 in FIG. 13A corresponds to the sealing material 1324. A sealing material 1324 is attached using the sealing material 1306 as an adhesive layer, and a sealed space 1308 is formed by the substrate 1301, the sealing material 1306, and the sealing material 1324. The sealing material 1324 is provided with a hygroscopic agent 1309 in the concave portion in advance, and plays a role in adsorbing moisture, oxygen, and the like in the sealed space 1308 to keep a clean atmosphere and suppressing deterioration of the light emitting element. This concave portion is covered with a fine mesh-shaped cover material 1310. The cover member 1310 allows air and moisture to pass through, but does not allow the moisture absorbent 1309 to pass. Note that the sealed space 1308 may be filled with a rare gas such as nitrogen or argon, and may be filled with a resin or a liquid if inactive.

基板１３０１上には、表示部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。 An input terminal portion 1311 for transmitting a signal to the display portion 1302 or the like is provided on the substrate 1301, and a signal such as a video signal is transmitted to the input terminal portion 1311 via an FPC (flexible printed circuit) 1312. The In the input terminal portion 1311, the wiring formed over the substrate 1301 and the wiring provided in the FPC 1312 are electrically connected using a resin in which a conductor is dispersed (anisotropic conductive resin: ACF). .

表示部１３０２が形成された基板１３０１上に、表示部１３０２に信号を入力する駆動回路が一体形成されていても良い。表示部１３０２に信号を入力する駆動回路をＩＣチップで形成し、基板１３０１上にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏＢｏｎｄｉｎｇ）やプリント基板を用いて基板１３０１上に配置しても良い。 A driver circuit that inputs a signal to the display portion 1302 may be formed over the substrate 1301 over which the display portion 1302 is formed. A driver circuit for inputting a signal to the display portion 1302 may be formed using an IC chip and connected to the substrate 1301 using COG (Chip On Glass), or the IC chip may be connected using a TAB (Tape Auto Bonding) or a printed circuit board. You may arrange | position on the board | substrate 1301. FIG.

本実施例は、発明を実施するための最良の形態と自由に組み合わせて実施することができる。 This embodiment can be carried out in any combination with the best mode for carrying out the invention.

本発明は、表示パネルに、表示パネルに信号を入力する回路を実装した表示モジュールに適用することができる。 The present invention can be applied to a display module in which a circuit for inputting a signal to the display panel is mounted on the display panel.

図１４は表示パネル９００と回路基板９０４を組み合わせた表示モジュールを示している。 FIG. 14 shows a display module in which a display panel 900 and a circuit board 904 are combined.

図１４では、回路基板９０４上にコントロール回路９０５や信号分割回路９０６などが形成されている例を示した。回路基板９０４上に形成される回路はこれに限定されない。表示パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。 FIG. 14 shows an example in which a control circuit 905, a signal dividing circuit 906, and the like are formed on a circuit board 904. The circuit formed on the circuit board 904 is not limited to this. Any circuit may be formed as long as the circuit generates a signal for controlling the display panel.

回路基板９０４上に形成されたこれらの回路から出力された信号は、接続配線９０７によって表示パネル９００に入力される。 Signals output from these circuits formed on the circuit board 904 are input to the display panel 900 through the connection wiring 907.

表示パネル９００は、表示部９０１と、ソース信号線駆動回路９０２と、ゲート信号線駆動回路９０３とを有する。表示パネル９００の構成は、実施例１等で示した構成と同様とすることができる。図１４では、表示部９０１が形成された基板と同一基板上に、ソース信号線駆動回路９０２及びゲート信号線駆動回路９０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。表示部９０１が形成された基板と同一基板上にゲート信号線駆動回路９０３のみが形成され、ソース信号線駆動回路は回路基板上に形成されていても良い。ソース信号線駆動回路及びゲート信号線駆動回路の両方が回路基板上に形成されていても良い。 The display panel 900 includes a display portion 901, a source signal line driver circuit 902, and a gate signal line driver circuit 903. The configuration of the display panel 900 can be the same as the configuration shown in the first embodiment. FIG. 14 illustrates an example in which the source signal line driver circuit 902 and the gate signal line driver circuit 903 are formed over the same substrate as the substrate over which the display portion 901 is formed. However, the display module of the present invention is not limited to this. Only the gate signal line driver circuit 903 may be formed over the same substrate as the substrate over which the display portion 901 is formed, and the source signal line driver circuit may be formed over the circuit substrate. Both the source signal line driver circuit and the gate signal line driver circuit may be formed on the circuit board.

このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。 By incorporating such a display module, display portions of various electronic devices can be formed.

本実施例は、発明を実施するための最良の形態、及び実施例１と自由に組み合わせて実施することができる。 This embodiment can be carried out in any combination with the best mode for carrying out the invention and Embodiment 1.

本発明の表示モジュールを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、自発光型の表示装置を用いることが望ましい。 As an electronic device using the display module of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, Play back a recording medium such as a portable information terminal (mobile computer, mobile phone, portable game machine or electronic book), an image playback device (specifically, Digital Versatile Disc (DVD)) equipped with a recording medium, A device having a display capable of displaying). In particular, a portable information terminal that often has an opportunity to see the screen from an oblique direction emphasizes the wide viewing angle, and thus it is desirable to use a self-luminous display device.

電子機器の具体例を図１５に示す。なお、ここで示す電子機器はごく一例であり、これらの用途に限定するものではない。 A specific example of the electronic device is illustrated in FIG. Note that the electronic device shown here is just an example, and the present invention is not limited to these applications.

図１５（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の表示モジュールは表示部２００３に用いることが出来る。なお、ディスプレイは、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。 FIG. 15A shows a display, which includes a housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. The display module of the present invention can be used for the display portion 2003. The display includes all display devices for displaying information such as for personal computers, for receiving TV broadcasts, and for displaying advertisements.

図１５（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の表示モジュールは表示部２１０２に用いることが出来る。 FIG. 15B illustrates a digital still camera, which includes a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106, and the like. The display module of the present invention can be used for the display portion 2102.

図１５（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングパッド２２０６等を含む。本発明の表示モジュールは表示部２２０３に用いることが出来る。 FIG. 15C shows a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing pad 2206, and the like. The display module of the present invention can be used for the display portion 2203.

図１５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の表示モジュールは表示部２３０２に用いることが出来る。 FIG. 15D illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. The display module of the present invention can be used for the display portion 2302.

図１５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の表示モジュールはこれら表示部Ａ２４０３、表示部Ｂ２４０４に用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。 FIG. 15E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a housing 2402, a display portion A2403, a display portion B2404, and a recording medium (DVD or the like). A reading unit 2405, operation keys 2406, a speaker unit 2407, and the like are included. Although the display portion A 2403 mainly displays image information and the display portion B 2404 mainly displays character information, the display module of the present invention can be used for the display portion A 2403 and the display portion B 2404. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.

図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の表示モジュールは表示部２５０２に用いることが出来る。 FIG. 15F illustrates a goggle type display (head mounted display), which includes a main body 2501, a display portion 2502, and an arm portion 2503. The display module of the present invention can be used for the display portion 2502.

図１５（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の表示モジュールは表示部２６０２に用いることが出来る。 FIG. 15G shows a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, and the like. . The display module of the present invention can be used for the display portion 2602.

図１５（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の表示モジュールは表示部２７０３に用いることが出来る。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。 FIG. 15H illustrates a mobile phone, which includes a main body 2701, a housing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708, and the like. The display module of the present invention can be used for the display portion 2703. Note that the display portion 2703 can reduce power consumption of the mobile phone by displaying white characters on a black background.

なお、将来的に発光素子の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。 If the light emission luminance of the light emitting element is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used for a front type or rear type projector.

また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、本発明の表示モジュールは動画表示に好ましい。 In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the luminescent material is very high, the display module of the present invention is preferable for displaying moving images.

また、本発明の表示装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に表示モジュールを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。 In the display device of the present invention, since the light emitting portion consumes power, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a display module is used for a display unit mainly including character information such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields.

本実施例は、発明を実施するための最良の形態、及び実施例１及び実施例２と自由に組み合わせて実施することができる。 This embodiment can be carried out in any combination with the best mode for carrying out the invention and Embodiments 1 and 2.

本発明の容量素子の構成を示す図。The figure which shows the structure of the capacitive element of this invention. 本発明の容量素子の構成を示す図。The figure which shows the structure of the capacitive element of this invention. 本発明の容量素子の作製方法を示す図。8A and 8B illustrate a method for manufacturing a capacitor element of the present invention. 本発明の容量素子の作製方法を示す図。8A and 8B illustrate a method for manufacturing a capacitor element of the present invention. 本発明の容量素子の作製方法を示す図。8A and 8B illustrate a method for manufacturing a capacitor element of the present invention. 本発明の容量素子の構成を示す図。The figure which shows the structure of the capacitive element of this invention. 本発明の半導体装置の構成を示す断面図。FIG. 10 is a cross-sectional view illustrating a structure of a semiconductor device of the invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明のＥＬ表示装置の画素の構成を示す断面図。FIG. 14 is a cross-sectional view illustrating a structure of a pixel of an EL display device of the present invention. 本発明のＥＬ表示装置の画素の構成を示す断面図。FIG. 14 is a cross-sectional view illustrating a structure of a pixel of an EL display device of the present invention. ＥＬ表示装置の構成を示す図。FIG. 11 illustrates a structure of an EL display device. 従来の容量素子を示す図。The figure which shows the conventional capacitive element. 本発明の表示パネルを示す図。FIG. 6 illustrates a display panel of the present invention. 本発明の表示モジュールを示す図。The figure which shows the display module of this invention. 本発明の電子機器を示す図。FIG. 14 illustrates an electronic device of the invention. 本発明の容量素子の構成を示す図。The figure which shows the structure of the capacitive element of this invention.

符号の説明Explanation of symbols

１３絶縁表面
１５第１の誘電層
１７第１の電極
１７Ａ電極
１７Ｂ電極
１８第２の電極
１８Ａ第２の電極の一部
３５第２の誘電層
３６第３の電極
１８Ｂ第２の導電層
１８Ｃ第３の導電層
１８Ｄ第４の導電層
６１１絶縁表面
６１２半導体層
６１３ゲート絶縁層
６１４ゲート電極
６１６Ａ電極
６１６Ｂ電極
６２４ＴＦＴ
６２５容量素子
６３５層間絶縁膜
６３６第３の電極
６４５容量素子
９００表示パネル
９０１表示部
９０２ソース信号線駆動回路
９０３ゲート信号線駆動回路
９０４回路基板
９０５コントロール回路
９０６信号分割回路
９０７接続配線
１３０１基板
１３０２表示部
１３０６シール材
１３０７シーリング材
１３０８密閉空間
１３０９吸湿剤
１３１０カバー材
１３１１入力端子部
１３１２ＦＰＣ
１３２０カラーフィルタ
１３２１対向基板
１３２２密閉空間
１３２３保護膜
１３２４シーリング材
２００１筐体
２００２支持台
２００３表示部
２００４スピーカー部
２００５ビデオ入力端子
２１０１本体
２１０２表示部
２１０３受像部
２１０４操作キー
２１０５外部接続ポート
２１０６シャッター
２２０１本体
２２０２筐体
２２０３表示部
２２０４キーボード
２２０５外部接続ポート
２２０６ポインティングパッド
２３０１本体
２３０２表示部
２３０３スイッチ
２３０４操作キー
２３０５赤外線ポート
２４０１本体
２４０２筐体
２４０３表示部Ａ
２４０４表示部Ｂ
２４０５読み込み部
２４０６操作キー
２４０７スピーカー部
２５０１本体
２５０２表示部
２５０３アーム部
２６０１本体
２６０２表示部
２６０３筐体
２６０４外部接続ポート
２６０５リモコン受信部
２６０６受像部
２６０７バッテリー
２６０８音声入力部
２６０９操作キー
２７０１本体
２７０２筐体
２７０３表示部
２７０４音声入力部
２７０５音声出力部
２７０６操作キー
２７０７外部接続ポート
２７０８アンテナ
３０００基板
３００１ゲート信号線
３００２ソース信号線
３００３電源線
３００４ＥＬ素子
３００５ＴＦＴ
３００６ＴＦＴ
３００７保持容量
３００８下部電極
３００９誘電層
３０１０上部電極
３１０１ソース信号線駆動回路
３１０２ゲート信号線駆動回路
３１１０電極
４０１９電極
４０２０層間絶縁膜
４０２１発光層
４０２２電極
４０２６発光素子
５０３７層間絶縁膜
５０２１発光層
５０２２電極
５０４３発光素子

13 Insulating surface 15 First dielectric layer 17 First electrode 17A Electrode 17B Electrode 18 Second electrode 18A Part of second electrode 35 Second dielectric layer 36 Third electrode 18B Second conductive layer 18C Second 3rd conductive layer 18D 4th conductive layer 611 Insulating surface 612 Semiconductor layer 613 Gate insulating layer 614 Gate electrode 616A Electrode 616B Electrode 624 TFT
625 Capacitor element 635 Interlayer insulating film 636 Third electrode 645 Capacitor element 900 Display panel 901 Display unit 902 Source signal line driver circuit 903 Gate signal line driver circuit 904 Circuit board 905 Control circuit 906 Signal dividing circuit 907 Connection wiring 1301 Substrate 1302 Display Part 1306 Sealing material 1307 Sealing material 1308 Sealed space 1309 Hygroscopic agent 1310 Cover material 1311 Input terminal part 1312 FPC
1320 Color filter 1321 Counter substrate 1322 Sealed space 1323 Protective film 1324 Sealing material 2001 Housing 2002 Support base 2003 Display unit 2004 Speaker unit 2005 Video input terminal 2101 Main unit 2102 Display unit 2103 Image receiving unit 2104 Operation key 2105 External connection port 2106 Shutter 2201 Main unit 2202 Housing 2203 Display unit 2204 Keyboard 2205 External connection port 2206 Pointing pad 2301 Main body 2302 Display unit 2303 Switch 2304 Operation key 2305 Infrared port 2401 Main body 2402 Housing 2403 Display unit A
2404 Display B
2405 Reading unit 2406 Operation key 2407 Speaker unit 2501 Main unit 2502 Display unit 2503 Arm unit 2601 Main unit 2602 Display unit 2603 Case 2604 External connection port 2605 Remote control reception unit 2606 Image receiving unit 2607 Battery 2608 Audio input unit 2609 Operation key 2701 Main unit 2702 Case 2703 Display unit 2704 Audio input unit 2705 Audio output unit 2706 Operation key 2707 External connection port 2708 Antenna 3000 Substrate 3001 Gate signal line 3002 Source signal line 3003 Power supply line 3004 EL element 3005 TFT
3006 TFT
3007 Holding capacitor 3008 Lower electrode 3009 Dielectric layer 3010 Upper electrode 3101 Source signal line driver circuit 3102 Gate signal line driver circuit 3110 Electrode 4019 Electrode 4020 Interlayer insulating film 4021 Light emitting layer 4022 Electrode 4026 Light emitting element 5037 Interlayer insulating film 5021 Light emitting layer 5022 Electrode 5043 Light emitting element

Claims

絶縁表面上に、互いに間隔をあけて配置された複数の電極よりなる第１の電極を形成し、
前記絶縁表面上及び前記第１の電極上に、第１の誘電体層を形成し、
前記第１の誘電体層上に、凸部が前記複数の電極の間に配置され、且つ、凹部が前記複数の電極と重なる位置に配置された凹凸形状を有し、上面が平坦な第２の電極を形成し、
前記第２の電極を、
前記第１の誘電体層上であって前記複数の電極の間に、第１の導電層を形成し、
前記第１の導電層上及び前記第１の誘電体層上の前記複数の電極と重なる位置に、第２の導電層を形成することによって形成することを特徴とする半導体装置の作製方法。 Forming a first electrode comprising a plurality of electrodes spaced apart from each other on an insulating surface;
On said insulating surface and the upper first electrode, forming a first dielectric layer,
On the first dielectric layer, a convex portion is disposed between the plurality of electrodes, and a concave portion is disposed at a position overlapping the plurality of electrodes. The electrode of
The second electrode;
Forming a first conductive layer on the first dielectric layer and between the plurality of electrodes;
A method for manufacturing a semiconductor device, comprising: forming a second conductive layer on the first conductive layer and on the first dielectric layer so as to overlap with the plurality of electrodes.

半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に、ゲート電極と、互いに間隔をあけて配置された複数の電極よりなる第１の電極と、を形成し、
前記ゲート絶縁層上及び前記第１の電極上に、第１の誘電体層を形成し、
前記第１の誘電体層上に、凸部が前記複数の電極の間に配置され、且つ、凹部が前記複数の電極と重なる位置に配置された凹凸形状を有し、上面が平坦な第２の電極を形成し、
前記第２の電極を、
前記第１の誘電体層上であって前記複数の電極の間に、第１の導電層を形成し、
前記第１の導電層上及び前記第１の誘電体層上の前記複数の電極と重なる位置に、第２の導電層を形成することによって形成することを特徴とする半導体装置の作製方法。 Forming a semiconductor layer,
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode and a first electrode composed of a plurality of electrodes spaced from each other on the gate insulating layer;
On the gate insulating layer and the first upper electrode, forming a first dielectric layer,
On the first dielectric layer, a convex portion is disposed between the plurality of electrodes, and a concave portion is disposed at a position overlapping the plurality of electrodes. The electrode of
The second electrode;
Forming a first conductive layer on the first dielectric layer and between the plurality of electrodes;
A method for manufacturing a semiconductor device, comprising: forming a second conductive layer on the first conductive layer and on the first dielectric layer so as to overlap with the plurality of electrodes.

請求項１又は請求項２において、
前記第２の電極上に第２の誘電体層を形成し、
前記第２の誘電体層上に第３の電極を形成することを特徴とする半導体装置の作製方法。 In claim 1 or claim 2 ,
A second dielectric layer formed on the second electrode,
The method for manufacturing a semiconductor device and forming a third electrode on the second dielectric layer.