JP2006186320A5

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Publication number: JP2006186320A5
Application number: JP2005326358A
Authority: JP
Filing date: 2005-11-10
Publication date: 2008-10-16
Anticipated expiration: 2025-11-10

Claims

絶縁表面上に設けられた第１の電極と、A first electrode provided on an insulating surface;
前記絶縁表面上及び前記第１の電極上に設けられた第１の誘電層と、A first dielectric layer provided on the insulating surface and on the first electrode;
前記第１の誘電層上に設けられた第２の電極と、を有する容量素子を有し、A capacitive element having a second electrode provided on the first dielectric layer,
前記第１の電極は、互いに間隔をあけて配置された複数の電極よりなり、The first electrode is composed of a plurality of electrodes arranged at intervals from each other,
前記第２の電極は、凹凸形状を有し、The second electrode has an uneven shape,
前記第２の電極の凸部は、前記複数の電極の間に配置され、The convex portion of the second electrode is disposed between the plurality of electrodes,
前記第２の電極の凹部は、前記複数の電極と重なる位置に配置され、The concave portion of the second electrode is disposed at a position overlapping the plurality of electrodes,
前記第２の電極の上面は、平坦であることを特徴とする半導体装置。The semiconductor device is characterized in that an upper surface of the second electrode is flat.

請求項１において、In claim 1,
前記容量素子は、前記第２の電極上に設けられた第２の誘電層と、前記第２の誘電層上に設けられた第３の電極と、を有することを特徴とする半導体装置。The capacitor element includes a second dielectric layer provided on the second electrode, and a third electrode provided on the second dielectric layer.

請求項１又は請求項２において、In claim 1 or claim 2,
半導体層と、前記半導体層上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、を有するＴＦＴを有し、A TFT having a semiconductor layer, a gate insulating layer provided on the semiconductor layer, and a gate electrode provided on the gate insulating layer;
前記絶縁表面は、前記ゲート絶縁層の表面であることを特徴とする半導体装置。The semiconductor device, wherein the insulating surface is a surface of the gate insulating layer.

絶縁表面上に、互いに間隔をあけて配置された複数の電極よりなる第１の電極を形成し、Forming a first electrode comprising a plurality of electrodes spaced apart from each other on an insulating surface;
前記絶縁表面上及び前記第１の電極上に、第１の誘電層を形成し、Forming a first dielectric layer on the insulating surface and on the first electrode;
前記第１の誘電体層上に、凸部が前記複数の電極の間に配置され、且つ、凹部が前記複数の電極と重なる位置に配置された凹凸形状を有し、上面が平坦な第２の電極を形成することを特徴とする半導体装置の作製方法。On the first dielectric layer, a convex portion is disposed between the plurality of electrodes, and a concave portion is disposed at a position where the concave portion overlaps the plurality of electrodes, and the top surface is flat. A method for manufacturing a semiconductor device, characterized by forming an electrode.

半導体層を形成し、Forming a semiconductor layer,
前記半導体層上にゲート絶縁層を形成し、Forming a gate insulating layer on the semiconductor layer;
前記ゲート絶縁層上に、ゲート電極と、互いに間隔をあけて配置された複数の電極よりなる第１の電極と、を形成し、Forming a gate electrode and a first electrode composed of a plurality of electrodes spaced from each other on the gate insulating layer;
前記ゲート絶縁層上及び前記第１の電極上に、第１の誘電層を形成し、Forming a first dielectric layer on the gate insulating layer and on the first electrode;
前記第１の誘電体層上に、凸部が前記複数の電極の間に配置され、且つ、凹部が前記複数の電極と重なる位置に配置された凹凸形状を有し、上面が平坦な第２の電極を形成することを特徴とする半導体装置の作製方法。On the first dielectric layer, a convex portion is disposed between the plurality of electrodes, and a concave portion is disposed at a position where the concave portion overlaps the plurality of electrodes, and the top surface is flat. A method for manufacturing a semiconductor device, characterized by forming an electrode.

請求項４又は請求項５において、In claim 4 or claim 5,
前記第２の電極上に第２の誘電層を形成し、Forming a second dielectric layer on the second electrode;
前記第２の誘電層上に第３の電極を形成することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein a third electrode is formed over the second dielectric layer.

請求項４乃至請求項６のいずれか一項において、In any one of Claims 4 thru | or 6,
前記第２の電極を、The second electrode;
前記第１の誘電体層上の前記複数の電極と重なる位置及び前記複数の電極の間に、導電層を形成し、Forming a conductive layer between the plurality of electrodes and a position overlapping the plurality of electrodes on the first dielectric layer;
前記導電層の上面を平坦化することによって形成することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, comprising forming the top surface of the conductive layer by planarization.

請求項４乃至請求項６のいずれか一項において、In any one of Claims 4 thru | or 6,
前記第２の電極を、The second electrode;
前記第１の誘電体層上であって前記複数の電極の間に、第１の導電層を形成し、Forming a first conductive layer on the first dielectric layer and between the plurality of electrodes;
前記第１の導電層上及び前記第１の誘電体層上の前記複数の電極と重なる位置に、第２の導電層を形成することによって形成することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, comprising: forming a second conductive layer on the first conductive layer and the first dielectric layer so as to overlap with the plurality of electrodes.