JP2001060666A - Semiconductor device, manufacture thereof and liquid crystal element formed of the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device which can ensure capacity without increasing the number of manufacturing processes. SOLUTION: Openings 118 are provided to a first conductive layer 113 from among conductive layers 113 and 116, which form a capacitor pinching an insulating layer 114 inbetween, and the sidewalls of the opening 118 are tapered, by which the layers related to a capacitor are increased in area conductive to the increase in capacitance. A conduction opening 117 is provided in the region of the first conductive layer 113, where a contact hole which electrically connects the second conductive layer 116 to a main electrode 111 is provided, and the openings 118 whose sidewalls are tapered are provided in the other region of the conductive layer 116.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法及びこの半導体装置を用いた液晶素子
に関し、特に２層の導電層と、２層の導電層により挟持
された絶縁層とにより容量を形成する半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method of manufacturing the semiconductor device, and a liquid crystal element using the semiconductor device. More particularly, the present invention relates to a semiconductor device having two conductive layers and an insulating layer sandwiched between the two conductive layers. The present invention relates to a semiconductor device that forms a capacitor by using the same.

【０００２】[0002]

【従来の技術】今日のマルチメディア社会では、画像情
報でコミュニケーションを図る機器の重要性が高く、中
でも大画面ディスプレイのニーズは非常に大きいものと
なっている。そして、例えばプレゼンテーションの場で
は、これまでのＯＨＰに変わり、最近ではフロントプロ
ジェクタと呼ばれる、ＰＣ等の画面を前面投射する方式
が、新たなプレゼンテーションツールとして登場し、そ
の市場は拡大の傾向にある。2. Description of the Related Art In today's multimedia society, devices for communicating with image information are very important. In particular, the need for a large-screen display is very large. For example, in the case of presentations, a system for front projection of a screen of a PC or the like, which is called a front projector, has recently emerged as a new presentation tool instead of the conventional OHP, and the market has been expanding.

【０００３】このような背景の中、０．数インチ〜数イ
ンチの小型の液晶パネルを利用し、光学的に液晶画像を
拡大して表示する、所謂、液晶プロジェクション（投
影）方式が注目されており、後方からスクリーンに投影
するリアプロジェクションは大画面ディスプレイとして
のニーズに応え、又、前方へ投影するシステムは、フロ
ントプロジェクタのニーズに応えている。In such a background, 0. A so-called liquid crystal projection (projection) system, which uses a small liquid crystal panel of several inches to several inches and optically enlarges and displays a liquid crystal image, has attracted attention. Systems that meet the needs of screen displays and project forwards meet the needs of front projectors.

【０００４】ところで、このような液晶パネルとして
は、現在、透過型ＴＦＴ液晶パネルと呼ばれる、石英等
の透明基板上に液晶駆動用スイッチング素子としてＴＦ
Ｔを作り込み、その基板を利用して光を透過させて液晶
画像を得る方式が一般的であるが、近年、Ｓｉ等の半導
体基板上に周辺駆動回路を含んだアクティブマトリック
ス回路を作成し、画素毎に液晶駆動するための画素電極
を光を反射させる反射鏡として利用する、所謂Ｓｉチッ
プベースド反射型液晶パネルが低コスト、高画質等の点
で注目されている。By the way, such a liquid crystal panel is currently called a transmissive TFT liquid crystal panel, and is provided with a TF as a switching element for driving a liquid crystal on a transparent substrate such as quartz.
In general, a method of forming a T and obtaining a liquid crystal image by transmitting light using the substrate is used. In recent years, an active matrix circuit including a peripheral driving circuit is formed on a semiconductor substrate such as Si, A so-called Si chip-based reflective liquid crystal panel that uses a pixel electrode for driving liquid crystal for each pixel as a reflecting mirror for reflecting light has attracted attention in terms of low cost, high image quality, and the like.

【０００５】ところで、図８はこのような反射型液晶パ
ネルを構成する半導体装置の構造を示す断面図であり、
この反射型液晶パネルの画素は１個のスイッチング素子
と１個の画素容量にて構成される一方、この画素容量と
しては第２の導電膜１１３Ａと第３の導電膜１１６Ａと
間に、第３の絶縁膜１１４を挟持して構成される、所謂
スタック構造が採用されている。なお、同図において、
１０１Ａは半導体基板、１０８Ａ、１０９Ａはゲート電
極を示している。FIG. 8 is a sectional view showing the structure of a semiconductor device constituting such a reflection type liquid crystal panel.
The pixel of this reflective liquid crystal panel is composed of one switching element and one pixel capacitance, and the pixel capacitance is between the second conductive film 113A and the third conductive film 116A. A so-called stack structure constituted by sandwiching the insulating film 114 is adopted. In the figure,
101A indicates a semiconductor substrate, and 108A and 109A indicate gate electrodes.

【０００６】ここで、この画素容量の大きさは、一般に
は電極面積及び電極間隔で決定されるが、この反射型液
晶パネルの場合、電極間隔は第３の絶縁膜１１４Ａの厚
さであることから、大きな画素容量を確保しようとする
場合、この第３の絶縁膜１１４Ａを薄くすれば良い。し
かし、絶縁膜には材料固有の絶縁耐圧があることから絶
縁膜の厚さとしてはある程度の厚さを確保する必要があ
り、このため第３の絶縁膜１１４の薄膜化は困難なこと
が多く、自由度が低い。Here, the size of the pixel capacitance is generally determined by the electrode area and the electrode interval. In the case of this reflective liquid crystal panel, the electrode interval is the thickness of the third insulating film 114A. Therefore, in order to secure a large pixel capacitance, the third insulating film 114A may be thinned. However, since the insulating film has a withstand voltage inherent to the material, it is necessary to secure a certain thickness as the thickness of the insulating film. Therefore, it is often difficult to reduce the thickness of the third insulating film 114. , Low degree of freedom.

【０００７】したがって、画素容量は、図９においてハ
ッチングで示す半導体装置の第３の導電膜１１６Ａの面
積で決定される。なお、図８は同図のＢ−Ｂ断面を示し
ている。また、図８及び図９において、１１７Ａは第２
の導電膜１１３Ａに形成された導通開口であり、この導
通開口１１７Ａは、第１の導電膜１１１Ａと第３の導電
膜１１６Ａの導通を取るためのスルーホール（ヴィアホ
ール）を作成するためのものである。そして、このよう
な導通開口１１７Ａを作成することにより、ハッチング
部分の面積は導通開口１１７Ａの分だけ少なくなり、こ
れに伴い画素容量も少なくなる。Therefore, the pixel capacitance is determined by the area of the third conductive film 116A of the semiconductor device shown by hatching in FIG. FIG. 8 shows a BB cross section of FIG. 8 and 9, 117A is the second
Is a conductive opening formed in the conductive film 113A, and the conductive opening 117A is for forming a through hole (via hole) for establishing conduction between the first conductive film 111A and the third conductive film 116A. It is. By creating such a conductive opening 117A, the area of the hatched portion is reduced by the conductive opening 117A, and the pixel capacitance is accordingly reduced.

【０００８】[0008]

【発明が解決しようとする課題】ところで、このような
構成の従来の半導体装置は、高精細化に向け画素サイズ
を縮小する検討がなされているが、画素サイズを縮小し
た場合、上述したように画素電極面積が縮小し、これに
伴い画素容量が低下するため、画素容量の確保が困難に
なってくる。In a conventional semiconductor device having such a structure, reduction of the pixel size has been studied for higher definition. However, when the pixel size is reduced, as described above, Since the pixel electrode area is reduced and the pixel capacity is reduced accordingly, it becomes difficult to secure the pixel capacity.

【０００９】一方、一般の半導体産業におけるＤＲＡＭ
等は、メモリ１個当たり１個のスイッチング素子と１個
の容量にて構成されるという、比較的反射型液晶パネル
用の半導体装置に近い構成を取ることから、やはりメモ
リ面積の縮小に伴い、容量値の確保が困難になるとい
う、同様の問題を抱えている。On the other hand, DRAM in the general semiconductor industry
Are relatively similar to a semiconductor device for a reflection-type liquid crystal panel, in which each memory has one switching element and one capacitor. There is a similar problem that it is difficult to secure a capacitance value.

【００１０】このため、トレンチ構造容量や、フィン構
造容量等、構造から変更したり、スタック構造容量も、
電極表面に凹凸を設けて容量の面積を確保する等の工夫
がなされている。しかしながら、どの手法にても容量を
確保するための工程増加は避けられず、コストアップを
招くのみならず工程増加に伴う生産性低下や、歩留り等
の問題も発生していた。For this reason, the capacitance such as the trench structure capacitance or the fin structure capacitance is changed from the structure, and the stack structure capacitance is also changed.
Some measures have been taken such as providing irregularities on the electrode surface to secure the area of the capacitor. However, in any method, an increase in the number of steps for securing the capacity is unavoidable, causing not only an increase in cost but also a problem such as a decrease in productivity due to the increase in the number of steps and a yield.

【００１１】例えば、半導体装置と同様のスタック構造
容量において、電極表面に凹凸を設けるようにしても、
特開平６−９７３８６号公報における従来技術の記述の
中で、穴ぼこ型の凹凸を電極に設けても逆に容量の面積
が縮小してしまい有効ではないとされ、電極に凹凸を設
けることは、あまり有効ではないとされていた。For example, in the case of a stack capacitor having the same structure as that of the semiconductor device, the surface of the electrode may be provided with irregularities.
In the description of the prior art in Japanese Patent Application Laid-Open No. 6-97386, it has been concluded that even if the concave-convex-shaped irregularities are provided on the electrode, the area of the capacitance is conversely reduced, which is not effective. Was not very effective.

【００１２】そこで、本発明は、このような現状に鑑み
てなされたものであり、工程を増加させることなく、容
量を確保できる半導体装置、半導体装置の製造方法及び
この半導体装置を用いた液晶素子を提供することを目的
とするものである。Accordingly, the present invention has been made in view of such a situation, and a semiconductor device, a method of manufacturing a semiconductor device, and a liquid crystal element using the semiconductor device, which can secure the capacity without increasing the number of steps. The purpose is to provide.

【００１３】[0013]

【課題を解決するための手段】本発明は、第１及び第２
の導電層と、前記２層の導電層により挟持された絶縁層
とにより容量を形成する半導体装置であって、前記第１
の導電層に複数の開口を形成すると共に前記開口の側壁
をテーパ形状としたことを特徴とするものである。SUMMARY OF THE INVENTION The present invention provides first and second embodiments.
A semiconductor device in which a capacitance is formed by a conductive layer of the first type and an insulating layer sandwiched between the two conductive layers;
A plurality of openings are formed in the conductive layer, and side walls of the openings are tapered.

【００１４】また本発明は、前記開口の形状が矩形形状
であり、前記開口が形成される導電層の厚さをｄ、前記
開口の直交する二辺の長さをそれぞれａ及びｂ、前記開
口の側壁のテーパ角をθとした場合に、 ａｂｓｉｎ² θ−２（ａ＋ｂ）ｄｓｉｎθ＋４ｄ² ｃｏ
ｓθ＜０ を満たすように前記ａ、ｂ又はθを設定することを特徴
とするものである。In the present invention, the shape of the opening is a rectangular shape, the thickness of the conductive layer in which the opening is formed is d, the lengths of two orthogonal sides of the opening are a and b, respectively, Absin ² θ−2 (a + b) dsin θ + 4d ² co where θ is the taper angle of the side wall of
It is characterized in that a, b or θ is set so as to satisfy sθ <0.

【００１５】また本発明は、前記開口の形状を正方形と
したことを特徴とするものである。Further, the present invention is characterized in that the opening has a square shape.

【００１６】また本発明は、主電極を有し、前記第１の
導電層の、前記主電極と前記第２の導電層とを導通する
コンタクトホールを形成するための領域に導通開口を形
成したことを特徴とするものである。Further, according to the present invention, there is provided a main electrode, and a conduction opening is formed in a region of the first conductive layer for forming a contact hole for conducting between the main electrode and the second conductive layer. It is characterized by the following.

【００１７】また本発明は、第１及び第２の導電層と、
前記２層の導電層により挟持された絶縁層とにより容量
を形成する半導体装置の製造方法において、基板上に主
電極を形成する工程と、前記主電極の上に第１の絶縁層
を被覆形成する工程と、前記第１の絶縁層の上に第１の
導電層を被覆形成する工程と、前記第１の導電層の上に
第２の絶縁層を被覆形成し、前記主電極に導通するため
のコンタクトホールを形成する工程と、前記主電極に導
通する前記第２の導電層を被覆形成する工程と、を有
し、前記第１の絶縁層の上に第１の導電層を被覆形成す
る工程の後に、前記コンタクトホールを形成する領域に
開口を作成すると同時に、他の領域に側壁をテーパ形状
とした複数の開口を作成する工程を設けたことを特徴と
するものである。The present invention also provides a first and a second conductive layer,
In a method of manufacturing a semiconductor device in which a capacitance is formed by an insulating layer sandwiched between two conductive layers, a main electrode is formed on a substrate, and a first insulating layer is formed on the main electrode. And forming a first conductive layer on the first insulating layer, and forming a second insulating layer on the first conductive layer to conduct to the main electrode. Forming a contact hole for forming the first conductive layer on the first insulating layer, and forming a first conductive layer on the first insulating layer. Forming a plurality of openings having a tapered side wall in another region at the same time as forming an opening in a region where the contact hole is to be formed.

【００１８】また本発明は、第１及び第２の導電層と、
前記２層の導電層により挟持された絶縁層とにより容量
を形成する半導体装置の製造方法において、基板上に主
電極を形成する工程と、前記主電極の上に第１の絶縁層
を被覆形成する工程と、前記第１の絶縁層の上に第１の
導電層を被覆形成する工程と、前記第１の導電層の上に
第２の絶縁層を被覆形成する工程と、前記第２の絶縁層
の上に第３の絶縁層を被覆形成すると共に、前記第２の
絶縁層をエッチングストッパ層として、前記第３の絶縁
層を所望の形状にパターニングする工程と、前記主電極
に導通するためのコンタクトホールを形成する工程と、
前記主電極に導通する前記第２の導電層を被覆形成する
工程と、を有し、前記第１の絶縁層の上に第１の導電層
を被覆形成する工程の後に、前記コンタクトホールを形
成する領域に開口を作成すると同時に、他の領域に側壁
をテーパ形状とした複数の開口を作成する工程を設けた
ことを特徴とするものである。The present invention also provides a first and a second conductive layer,
In a method of manufacturing a semiconductor device in which a capacitance is formed by an insulating layer sandwiched between two conductive layers, a main electrode is formed on a substrate, and a first insulating layer is formed on the main electrode. Performing a step of coating a first conductive layer on the first insulating layer, forming a second insulating layer on the first conductive layer, and forming the second conductive layer on the first conductive layer. Forming a third insulating layer on the insulating layer, patterning the third insulating layer into a desired shape using the second insulating layer as an etching stopper layer, and conducting to the main electrode. Forming a contact hole for
Forming the contact hole after the step of coating and forming the first conductive layer on the first insulating layer. And a step of forming a plurality of openings having tapered side walls in other regions at the same time as forming an opening in the region to be formed.

【００１９】また本発明は、アクティブマトリックス状
に各画素毎にスイッチング素子を配した複数の画素電極
を有する半導体装置及び共通電極を有する対向基板間に
液晶を挟持するようにした液晶素子において、前記半導
体装置は上記いずれかに記載の発明のものであることを
特徴とするものである。According to the present invention, there is provided a semiconductor device having a plurality of pixel electrodes in which switching elements are arranged for each pixel in an active matrix form and a liquid crystal element having a liquid crystal interposed between a counter substrate having a common electrode. A semiconductor device is one according to any one of the above-described inventions.

【００２０】また本発明は、アクティブマトリックス状
に各画素毎にスイッチング素子を配した複数の画素電極
を有する半導体装置及び共通電極を有する対向基板間に
液晶を挟持するようにした液晶素子において、前記半導
体装置は上記いずれかに記載の製造方法にて製造された
ものであることを特徴とするものである。The present invention also relates to a semiconductor device having a plurality of pixel electrodes in which switching elements are arranged for each pixel in an active matrix and a liquid crystal element having a liquid crystal interposed between a counter substrate having a common electrode. A semiconductor device is manufactured by any one of the manufacturing methods described above.

【００２１】また本発明のように、絶縁層を挟持して容
量を形成する第１及び第２の導電層のうちの第１の導電
層に複数の開口を形成すると共に、開口の側壁をテーパ
形状とすることにより、容量に寄与する面積を増加させ
る。また、第１の導電層の、第２の導電層と主電極とを
導通するコンタクトホールを形成する領域に導通開口を
作成すると同時に、他の領域に側壁をテーパ形状とした
複数の開口を作成する。Further, as in the present invention, a plurality of openings are formed in the first conductive layer among the first and second conductive layers forming a capacitor by sandwiching the insulating layer, and the side walls of the openings are tapered. The shape increases the area that contributes to the capacitance. In addition, a conductive opening is formed in a region of the first conductive layer where a contact hole that connects the second conductive layer and the main electrode is formed, and a plurality of openings having tapered side walls are formed in another region. I do.

【００２２】[0022]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２３】図１は本発明の実施の形態に係る液晶素子
である液晶パネルの断面図であり、同図において、１、
２は液晶３を挟持する対向基板及び半導体装置である。
また、４は対向基板１に形成された共通電極である。FIG. 1 is a sectional view of a liquid crystal panel which is a liquid crystal element according to an embodiment of the present invention.
Reference numeral 2 denotes a counter substrate and a semiconductor device which hold the liquid crystal 3 therebetween.
Reference numeral 4 denotes a common electrode formed on the counter substrate 1.

【００２４】一方、図２は半導体装置２の構成を示す図
であり、同図において、１０１は半導体基板である。こ
こで、この半導体基板１０１は、不純物濃度が１Ｅ１４
〜１Ｅ１５ｃｍ^-3のｐ型基板であり、この半導体基板上
のｎ型ＭＯＳトランジスタを形成すべき領域には不純物
となるＢ（ホウ素）の濃度が１Ｅ１６〜１Ｅ１７ｃｍ^-3
程度のｐ型ウェル１０２が形成されている。FIG. 2 is a view showing the configuration of the semiconductor device 2, in which 101 is a semiconductor substrate. Here, the semiconductor substrate 101 has an impurity concentration of 1E14.
A p-type substrate of about 1E15 cm ^-3 , and the concentration of B (boron) as an impurity is 1E16-1E17 cm ^{-3 in a} region on this semiconductor substrate where an n-type MOS transistor is to be formed.
About p-type well 102 is formed.

【００２５】さらに、このｐ型ウェル上には、フィール
ド酸化膜１０６、ゲート酸化膜１０７、ｎ型ソース・ド
レイン領域１０４が形成されている。ここで、フィール
ド酸化膜１０６は、膜厚が５０００〜６０００Å程度の
熱酸化膜であり、またｐ型ウェル１０２との間にはｐ型
ウェル濃度より高濃度の、所謂ｎチャネルストッパ層１
０３が設けられており、これにより素子分離を確実なも
のとしている。Further, a field oxide film 106, a gate oxide film 107, and n-type source / drain regions 104 are formed on the p-type well. Here, the field oxide film 106 is a thermal oxide film having a thickness of about 5000 to 6000 °, and a so-called n-channel stopper layer 1 having a higher concentration than the p-type well concentration between the field oxide film 106 and the p-type well 102.
03 is provided to ensure element isolation.

【００２６】また、ゲート酸化膜１０７は、本半導体装
置２が液晶駆動用であり、そのために十数Ｖの駆動電圧
を必要とすることから、膜厚が４００Åと比較的厚めの
熱酸化膜である。さらに、ｎ⁺ 領域であるｎ型ソース・
ドレイン領域１０４は、Ａｓ（砒素）により形成されて
いる。The gate oxide film 107 is a relatively thick thermal oxide film having a thickness of 400 ° because the semiconductor device 2 is for driving a liquid crystal and requires a driving voltage of more than ten volts. is there. Further, an n-type source, which is an n ⁺ region,
The drain region 104 is formed of As (arsenic).

【００２７】また、同図において、１０８，１０９はゲ
ート電極であり、このゲート電極１０８，１０９は配線
抵抗低減を目的として、ゲート電極１０８は層厚２００
０ÅのＰｏｌｙ−Ｓｉ、ゲート電極１０９は層厚２５０
０ÅのＷＳｉにて形成された積層構造の、所謂シリサイ
ドにより構成されたものである。なお、ゲート電極１０
８，１０９としては、Ｐｏｌｙ−Ｓｉ単層の使用も可能
である。In the figure, reference numerals 108 and 109 denote gate electrodes. The gate electrodes 108 and 109 have a thickness of 200 to reduce wiring resistance.
0 ° Poly-Si, the gate electrode 109 has a layer thickness of 250
This is a so-called silicide having a stacked structure formed of 0 ° WSi. The gate electrode 10
As 8,109, a Poly-Si single layer can be used.

【００２８】また、既述したように本実施の形態では十
数Ｖの駆動電圧を必要とすることから、ゲート電極１０
８，１０９とｎ型ソース・ドレイン領域１０４との間に
は、０．５〜２．０μｍの幅で、１Ｅ１６〜１Ｅ１７ｃ
ｍ^-3程度のｎ^- 領域１０５が形成されている。なお、こ
のｎ^- 領域１０５は電界緩和層となり、ｎ型ＭＯＳトラ
ンジスタの耐圧を向上させる所謂、オフセットＭＯＳ構
造を採用している。Further, as described above, since the present embodiment requires a drive voltage of more than ten volts, the gate electrode 10
8, 109 and the n-type source / drain regions 104, each having a width of 0.5 to 2.0 μm and a width of 1E16 to 1E17c.
An n ⁻ region 105 of about m ⁻³ is formed. The n ⁻ region 105 serves as an electric field relaxation layer, and employs a so-called offset MOS structure for improving the breakdown voltage of the n-type MOS transistor.

【００２９】一方、同図において、１１０は第１の絶縁
膜であり、この第１の絶縁膜上にはスパッタ法により堆
積したＴｉとＴｉＮからなるバリアメタル層と、ＡｌＳ
ｉ層と、ＴｉＮ層との積層構造を有すると共にｎ型ソー
ス・ドレイン領域１０４と導通する主電極である第１の
導電膜１１１と、第１の絶縁層である第２の絶縁膜１１
２が形成されている。On the other hand, in the figure, reference numeral 110 denotes a first insulating film. On this first insulating film, a barrier metal layer made of Ti and TiN deposited by a sputtering method and an AlS
a first conductive film 111 serving as a main electrode having a laminated structure of an i-layer and a TiN layer and being electrically connected to the n-type source / drain region 104; and a second insulating film 11 serving as a first insulating layer
2 are formed.

【００３０】また、１１３は第２の絶縁膜１１２の上に
形成された第１の導電層である第２の導電膜、１１４は
この第２の導電膜１１３の上に形成された第２の絶縁層
である第３の絶縁膜である。ここで、第２の導電膜１１
３は、第３の絶縁膜１１４を介して第２の導電層である
第３の導電膜１１６との間で画素容量を形成すると同時
に、漏れ光によるトランジスタの誤動作を防止する遮光
膜としても作用するものである。Reference numeral 113 denotes a second conductive film, which is a first conductive layer formed on the second insulating film 112, and reference numeral 114 denotes a second conductive film formed on the second conductive film 113. This is a third insulating film that is an insulating layer. Here, the second conductive film 11
3 forms a pixel capacitance between the third conductive film 116 as the second conductive layer via the third insulating film 114 and also functions as a light-shielding film for preventing a transistor from malfunctioning due to leakage light. Is what you do.

【００３１】一方、第２の絶縁膜１１２は第２の導電膜
１１３をマスクとしてＣＦ₄ ／ＣＨＦ₃ ／Ａｒガス系平
行平板型エッチング法によりエッチングされたものであ
り、第３の絶縁膜１１４は、第３の絶縁膜１１４の上に
形成された第３の絶縁層である第４の絶縁膜１１５の加
工時のエッチングストッパ層としての役割も果たすもの
である。On the other hand, the second insulating film 112 is etched by a CF ₄ / CHF ₃ / Ar gas parallel plate etching method using the second conductive film 113 as a mask. The third insulating film 114 formed on the third insulating film 114 also serves as an etching stopper layer when the fourth insulating film 115 is processed.

【００３２】また、第４の絶縁膜１１５は、第３の導電
膜１１６の分離の役割を果たすものであり、第３の導電
膜１１６は、メタルＣＭＰ法による研磨により第４の絶
縁膜１１５による画素毎の分離がなされると同時に、表
面が平坦化されることで液晶に電圧を印加するための画
素電極としてのみならず、光を反射するミラーとしての
役割も果たしている。The fourth insulating film 115 plays a role of separating the third conductive film 116. The third conductive film 116 is formed by polishing the fourth insulating film 115 by metal CMP. At the same time as separation is performed for each pixel, the surface is flattened, so that it not only functions as a pixel electrode for applying a voltage to the liquid crystal but also functions as a mirror that reflects light.

【００３３】ところで、これまでは表示領域のｎ型ＭＯ
Ｓトランジスタのみに関して説明したが、図２に示す部
分のほかの部分には不図示であるが、ｎ型ウェル領域が
形成され、ｐ型ＭＯＳトランジスタが作られており、こ
れにより画素１個にｎ型・ｐ型ＭＯＳトランジスタ１個
ずつを有するＣＭＯＳスイッチを構成している。なお、
ｐ型ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタに
比べ、耐圧が高いため、オフセットＭＯＳ構造は採用せ
ず、サイドスペーサ０．３μｍ程度のＬＤＤＭＯＳ構造
を使用している。By the way, up to now, the n-type MO of the display area has been used.
Although only the S-transistor has been described, an n-type well region is formed and a p-type MOS transistor is formed, although not shown in other parts of FIG. A CMOS switch having one type / p-type MOS transistor is configured. In addition,
Since the p-type MOS transistor has a higher withstand voltage than the n-type MOS transistor, the p-type MOS transistor does not employ the offset MOS structure and uses an LDDMOS structure with a side spacer of about 0.3 μm.

【００３４】また、不図示ではあるが、表示領域以外の
周辺回路領域のロジック系回路が、表示領域と同時に作
成されている。なお、このロジック系回路は、１．５〜
５Ｖの駆動電圧で十分であることから、周辺回路のＭＯ
Ｓトランジスタは、ｎ型・ｐ型、共に、ＬＤＤ ＭＯＳ
構造を採用し、駆動速度の向上とプロセスの簡略化を図
っている。Although not shown, a logic circuit in a peripheral circuit area other than the display area is created simultaneously with the display area. Note that this logic system circuit is 1.5 to
Since a driving voltage of 5 V is sufficient, the MO
S transistor is n-type and p-type, both LDD MOS
A structure is adopted to improve the driving speed and simplify the process.

【００３５】一方、図３は半導体装置２の上視図であ
り、同図において、１１７は第１の導電膜１１１と第３
の導電膜１１６との導通を取るためのスルーホール（ヴ
ィアホール）を形成する領域を確保するよう第２の導電
膜１１３を除去して形成された導通開口、１１８は画素
容量を確保するために第２の導電膜１１３を除去して形
成された容量増加用開口である。FIG. 3 is a top view of the semiconductor device 2. In FIG. 3, reference numeral 117 denotes a first conductive film 111 and a third conductive film 111.
A conductive opening 118 formed by removing the second conductive film 113 so as to secure a region for forming a through hole (via hole) for obtaining conduction with the conductive film 116, and 118 for securing pixel capacitance This is a capacity increasing opening formed by removing the second conductive film 113.

【００３６】なお、この容量増加用開口１１８は、導通
開口１１７と同時に、即ち同じ工程で形成されるように
なっており、このように導通開口１１７と容量増加用開
口１１８とを同時に形成することにより、画素容量を増
やすためのプロセス増加を招くことなく、またこれに伴
うコストアップを招くことなく容量の確保が可能とな
る。The capacity increasing opening 118 is formed at the same time as the conductive opening 117, that is, in the same step. Thus, the conductive opening 117 and the capacity increasing opening 118 are formed simultaneously. Accordingly, it is possible to secure the capacity without increasing the process for increasing the pixel capacity and without increasing the cost associated therewith.

【００３７】ところで、本実施の形態において容量増加
用開口１１８の形状は正方形であり、さらに容量増加用
開口１１８の側壁の断面構造は容量が確保できるようテ
ーパ形状となっている。In the present embodiment, the shape of the capacity increasing opening 118 is square, and the cross-sectional structure of the side wall of the capacity increasing opening 118 is tapered so that the capacity can be secured.

【００３８】ここで、このような側壁の断面がテーパ形
状であるような開口を作成することにより、容量が確保
できる理由について図４及び図５を用いて説明する。な
お、図４及び図５においては、説明を一般化するために
第１の電極２０１、誘電膜２０２、第２の電極２０３に
より構成される容量を想定している。Here, the reason why the capacity can be ensured by forming such an opening having a side wall having a tapered cross section will be described with reference to FIGS. 4 and 5. FIG. In FIGS. 4 and 5, a capacitance constituted by the first electrode 201, the dielectric film 202, and the second electrode 203 is assumed for generalization of the description.

【００３９】ここで、図４の（ａ）は、通常のスタック
構造容量の断面であり、第２の電極２０３は、一辺ａの
長さの正方形である。また、図４の（ｂ）は、第１の電
極２０１の容量に寄与する面積を示す斜視図であり、第
１の電極２０１の容量に寄与する面積はａ² となる。Here, FIG. 4A is a cross section of a normal stack structure capacitor, and the second electrode 203 is a square having a side length a. Further, in FIG. 4 (b) is a perspective view showing the area contributing to the capacitance of the first electrode 201, an area contributing to the capacitance of the first electrode 201 becomes a ^2.

【００４０】一方、図５の（ａ）は、本実施の形態に係
る容量の断面であり、第１の電極２０１に開口を設け、
その側壁を容量として利用している。ここで、第２の電
極２０３は一辺ａの長さの正方形で、開口はそれと同一
の寸法となっている。なお、同図において、θはテーパ
角、ｄは第１の電極２０１の厚さを示している。On the other hand, FIG. 5A is a cross section of the capacitor according to the present embodiment, in which an opening is provided in the first electrode 201,
The side wall is used as a capacitor. Here, the second electrode 203 is a square having a side length a, and the opening has the same size as the square. Note that, in the drawing, θ indicates the taper angle, and d indicates the thickness of the first electrode 201.

【００４１】また図５の（ｂ）は、第１の電極２０１の
画素容量に寄与する面積を示す斜視図であり、同図にお
いて、２０４は開口、２０５は開口２０４の側壁であ
る。そして、同図のハッチング部分の面積が第１の電極
２０１の画素容量に寄与する面積に相当し、この面積は
（４ａｄ／ｓｉｎθ）−（４ｄ² ｃｏｓθ／ｓｉｎ²
θ）と表される。FIG. 5B is a perspective view showing the area of the first electrode 201 that contributes to the pixel capacitance. In FIG. 5, reference numeral 204 denotes an opening, and 205 denotes a side wall of the opening 204. The area of the hatched portion in the figure corresponds to the area that contributes to the pixel capacitance of the first electrode 201, and this area is (4ad / sin θ) − (4d ² cos θ / sin ^2).
θ).

【００４２】ここで、 （４ａｄ／ｓｉｎθ）−（４ｄ² ｃｏｓθ／ｓｉｎ²
θ）＞ａ² となるようなａ、ｄ、θとすることで、画素容量は、通
常のスタック構造より大きくすることが可能となる。Here, (4ad / sin θ) − (4d ² cos θ / sin ²
By setting a, d, and θ such that θ)> a ² , the pixel capacitance can be made larger than that of a normal stack structure.

【００４３】そして、ｄ、θがプロセス上決定される場
合は、 ａ² −（４ａｄ／ｓｉｎθ）＋（４ｄ² ｃｏｓθ／ｓｉ
ｎ² θ）＜０ 又は、 ａ² ｓｉｎ² θ−４ａｄｓｉｎθ＋４ｄ² ｃｏｓθ＜０ なる式を満たすａにて開口２０４を作成することことに
より、本発明の効果が得られる。When d and θ are determined in the process, a ² − (4ad / sin θ) + (4d ² cos θ / si
n ² θ) <0 or a ² sin ² θ−4adsin θ + 4d ² cos θ <0 By forming the opening 204 with a that satisfies the expression, the effects of the present invention can be obtained.

【００４４】ここで、本実施の形態において、ｄ＝３０
００Å、θ＝４５°とした場合、 約０．３８μｍ＜ａ＜約１．３２μｍ となるａの範囲で、本発明の効果が得られ、とりわけａ
＝約０．８５μｍにて最大の効果が得られる。Here, in the present embodiment, d = 30
When 00 ° and θ = 45 °, the effects of the present invention can be obtained in the range of a in which about 0.38 μm <a <about 1.32 μm.
= 0.85 μm gives the maximum effect.

【００４５】例えば、ａを０．８５μｍとした場合、一
辺が０．８５μｍの正方形の面積は、０．７２３μｍ²
となるのに対し、本実施の形態の場合の側壁面積は、
０．９３３μｍ² となる。ここで、容量値は面積に比例
することから、従来のスタック構造容量に対し、本発明
での容量は、容量の占有面積を変化させること無く、約
３０％増加させることが可能となる。For example, when a is 0.85 μm, the area of a square having a side of 0.85 μm is 0.723 μm ²
On the other hand, the side wall area in the case of this embodiment is
0.933 μm ² . Here, since the capacitance value is proportional to the area, the capacitance according to the present invention can be increased by about 30% without changing the occupied area of the capacitance, compared to the conventional stack structure capacitance.

【００４６】ところで、既述したように遮光膜として作
用する第２の導電膜１１３は、漏れ光によるトランジス
タの誤動作を防止する図２に示すように光がデバイスに
入り込むおそれのある第４の絶縁膜１１５の下部に配さ
れている。また、導通開口１１７及び容量増加用開口１
１８を形成する場合、導通開口１１７及び容量増加用開
口１１８からの光の斜入射を懸念し、本実施の形態にお
いては、図３に示すように第４の絶縁膜１１５から開口
１１７，１１８までの間に遮光マージン１１９として、
必ず０．９μｍ以上の距離をおいて開口１１７，１１８
を形成している。By the way, as described above, the second conductive film 113 acting as a light shielding film is used to prevent the transistor from malfunctioning due to leakage light. It is arranged below the film 115. In addition, the conduction opening 117 and the capacity increasing opening 1
In the case of forming 18, there is a concern about oblique incidence of light from the conduction opening 117 and the capacity increasing opening 118, and in this embodiment, from the fourth insulating film 115 to the openings 117 and 118 as shown in FIG. As a light shielding margin 119 between
The openings 117 and 118 must be at least 0.9 μm apart.
Is formed.

【００４７】次に、このように構成された製造方法につ
いて説明する。Next, the manufacturing method configured as described above will be described.

【００４８】まず、図６の（ａ）に示すように半導体基
板１０１の上にｐ型ウェル１０２、ｎチャンネルストッ
パ層１０３、ｎ型ソース・ドレイン領域１０４、ｎ^- 領
域１０５、フィールド酸化膜１０６、ゲート酸化膜１０
７、ゲート電極１０８，１０９、第１の絶縁膜１１０及
び第１の導電膜１１１を典型的なＭＯＳトランジスタ形
成プロセスにて形成する。First, as shown in FIG. 6A, a p-type well 102, an n-channel stopper layer 103, an n-type source / drain region 104, an n ^- region 105, a field oxide film 106, Gate oxide film 10
7, the gate electrodes 108 and 109, the first insulating film 110, and the first conductive film 111 are formed by a typical MOS transistor forming process.

【００４９】次に、（ｂ）に示すように、この第１の導
電膜１１１の上に第２の絶縁膜１１２を形成する。な
お、本実施の形態においては、まず第１の導電膜１１１
の上にＰ−ＣＶＤ法にてＰ−ＳｉＯ膜を５０００Å堆積
し、次に回転塗布法にて無機ＳＯＧ膜を２２００Å塗布
し、これを二度実施する。さらに、Ｐ−ＣＶＤ法にてＰ
−ＳｉＯ膜を４０００Å堆積して積層構造の第２の絶縁
膜１１２を形成する。Next, a second insulating film 112 is formed on the first conductive film 111 as shown in FIG. In this embodiment mode, first, the first conductive film 111
A P-SiO film is deposited at a thickness of 5000 Ｐ by a P-CVD method, and then an inorganic SOG film is coated at 2200 法 by a spin coating method, and this is performed twice. Further, P-CVD method
A second insulating film 112 having a layered structure is formed by depositing a 4000 ° SiO film;

【００５０】ここで、無機ＳＯＧ膜の塗布を二度実施す
るのは、平坦化を目的としたものであるが、平坦化の手
段として、層間膜ＣＭＰ法を使用することも可能であ
る。又、絶縁膜として、Ｐ−ＣＶＤ法のＰ−ＳｉＯを使
用しているが、Ｐ−ＳｉＮ膜や、Ｐ−ＳｉＯＮ膜、又
は、Ｐ−ＴＥＯＳ法等による絶縁膜、及び、その積層膜
を使用することも可能である。Here, the purpose of applying the inorganic SOG film twice is for the purpose of flattening, but it is also possible to use an interlayer CMP method as a flattening means. In addition, as the insulating film, P-SiO of the P-CVD method is used, but a P-SiN film, a P-SiON film, an insulating film formed by the P-TEOS method, or the like, and a laminated film thereof are used. It is also possible.

【００５１】次に、（ｃ）に示すように第２の絶縁膜１
１２の上にスパッタ法にてＴｉを３０００Å堆積し、第
２の導電膜１１３を形成する。なお、第２の導電膜１１
３は、Ｔｉの他に、ＴｉＮや、ＴｉとＴｉＮの積層膜
等、遮光性の高い金属を用いても良い。Next, as shown in (c), the second insulating film 1 is formed.
A second conductive film 113 is formed by depositing 3000 ° of Ti on the substrate 12 by sputtering. The second conductive film 11
For 3, other than Ti, a metal having a high light-shielding property, such as TiN or a laminated film of Ti and TiN, may be used.

【００５２】次に、第２の導電膜１１３から第１の導電
膜１１１と第３の導電膜との導通を取るためのスルーホ
ール（ヴィアホール）を形成する領域を除去して導通開
口１１７を形成すると共に、容量確保のために容量増加
用開口１１８の領域も同時に除去する。Next, a region for forming a through hole (via hole) for establishing conduction between the first conductive film 111 and the third conductive film is removed from the second conductive film 113 to form a conduction opening 117. At the same time, the region of the capacity increasing opening 118 is simultaneously removed to secure the capacity.

【００５３】ここで、この時の加工条件は、レジストパ
ターニング時のポストベーク条件を１２５℃−３ｍｉｎ
で実施してレジストをテーパ形状にし、さらにＣｌ₂ ／
ＢＣｌガス系ＥＣＲプラズマによるドライエッチング法
にて、Ｃｌ₂ ／ＢＣｌ＝７０ｓｃｃｍ／３０ｓｃｃｍの
ガス比にてエッチングする。以上により、約４５°のテ
ーパ形状を得る。Here, the processing conditions at this time are the post-baking conditions at the time of resist patterning at 125 ° C. for 3 minutes.
To form a tapered resist, and furthermore, Cl ₂ /
Etching is performed at a gas ratio of Cl ₂ / BCl = 70 sccm / 30 sccm by a dry etching method using a BCl gas-based ECR plasma. As described above, a tapered shape of about 45 ° is obtained.

【００５４】次に、第２の導電膜１１３をマスクとし
て、ＣＦ₄ ／ＣＨＦ₃ ／Ａｒガス系平行平板型エッチン
グ法により、第２の絶縁膜１１２を５０００〜８０００
Å程度エッチングする。この工程の目的は、第３の導電
膜形成時のスルーホールヘの埋め込み性向上にある。Next, using the second conductive film 113 as a mask, the second insulating film 112 is formed to a thickness of 5000 to 8000 by a parallel plate etching method based on a CF ₄ / CHF ₃ / Ar gas.
Etch about Å. The purpose of this step is to improve the embedding property in the through hole when the third conductive film is formed.

【００５５】次に、図７の（ａ）に示すように第２の絶
縁膜１１２の上に、Ｐ−ＣＶＤ法によりＰ−ＳｉＮを４
０００Å堆積し、第３の絶縁膜１１４を形成する。ここ
で、この第３の絶縁膜１１４は、前述したように容量膜
として使用されると同時に、後述する第４の絶縁膜１１
５の加工時においてエッチングストッパ層として使用さ
れるため、膜厚は最終的には２５００Åとなる。また、
この第３の絶縁膜１１４としては、Ｐ−ＳｉＮの他に、
高誘電材料であるＴａ₂ ０₅ 等の使用が可能である。Next, as shown in FIG. 7A, P-SiN is deposited on the second insulating film 112 by P-CVD.
Then, a third insulating film 114 is formed. Here, the third insulating film 114 is used as a capacitance film as described above, and at the same time, a fourth insulating film 11 described later is used.
5 is used as an etching stopper layer at the time of processing, so that the film thickness finally becomes 2500 °. Also,
As the third insulating film 114, in addition to P-SiN,
The use of Ta ₂ 0 _5, etc. is a high dielectric material are possible.

【００５６】次に、（ｂ）に示すように第３の絶縁膜１
１４の上に、Ｐ−ＣＶＤ法にてＰ−ＳｉＯを１１０００
Å程度堆積して第４の絶縁膜１１５を形成する。ここ
で、この第４の絶縁膜１１５は、第３の導電膜１１６の
分離の役割を有すると共に、最終的に後述するメタルＣ
ＭＰ法により５０００Å程度となる。Next, as shown in (b), the third insulating film 1 is formed.
14, P-SiO is deposited by P-CVD method to 11000.
The fourth insulating film 115 is formed by depositing about Å. Here, the fourth insulating film 115 has a role of separating the third conductive film 116 and finally has a metal C
It becomes about 5000 ° by the MP method.

【００５７】次に、第３の絶縁膜１１４をエッチングス
トッパ層として、ＣＦ₄ ／ＣＨＦ₃／Ａｒガス系平行平
板型エッチング法により、第４の絶縁膜１１５をエッチ
ングする。この際、オーバーエッチングにより、第３の
絶縁膜１１４は１５００Å程度膜減りし、最終的に２５
００Åの厚さとなる。この厚さが最終的な容量の値を決
定する。Next, using the third insulating film 114 as an etching stopper layer, the fourth insulating film 115 is etched by a CF ₄ / CHF ₃ / Ar gas parallel plate etching method. At this time, the third insulating film 114 is reduced in film thickness by about 1500 ° due to over-etching, and finally has a thickness of 25 °.
It has a thickness of 00 °. This thickness determines the final capacitance value.

【００５８】次に、（ｃ）に示すようにＣＦ₄ ／ＣＨＦ
₃ ／Ａｒガス系平行平板型エッチング法により、導通開
口１１７の領域内部にスルーホールＴＨを形成する。Next, as shown in (c), CF ₄ / CHF
_A through hole TH is formed inside the region of the conduction opening 117 by a ₃ / Ar gas-based parallel plate etching method.

【００５９】次に、図２に示す第３の導電膜１１６を膜
厚１８０００Åで形成する。ここで、この第３の導電膜
１１６は、スパッタ法により作成されたＴｉとＴｉＮか
らなるバリアメタル層と、Ｐｕｒｅ−Ａｌの積層膜とを
有する積層構造であり、特に、Ｐｕｒｅ−Ａｌは、スル
ーホールヘの埋め込み性の向上のため、４００℃程度
で、堆積及び高温保持を実施する所謂、Ａｌリフローを
実施している。Next, a third conductive film 116 shown in FIG. Here, the third conductive film 116 has a laminated structure including a barrier metal layer made of Ti and TiN formed by a sputtering method and a laminated film of Pure-Al. In particular, Pure-Al In order to improve the embedding property into holes, so-called Al reflow is performed at about 400 ° C. for performing deposition and holding at a high temperature.

【００６０】なお、第３の導電膜１１６は、この後、メ
タルＣＭＰ法により５０００Å程度となるまで研磨が実
施され、これにより第４の絶縁膜１１５による画素毎の
分離がなされると同時に、表面が平坦化されることで液
晶に電圧を印加するための画素電極としてのみならず、
光を反射するミラーとしての役割も果たすようになる。After that, the third conductive film 116 is polished by a metal CMP method until the temperature reaches about 5000 °, whereby the pixels are separated by the fourth insulating film 115 and the surface is simultaneously removed. Is not only a pixel electrode for applying a voltage to the liquid crystal by being flattened, but also
It also serves as a mirror that reflects light.

【００６１】また、このメタルＣＭＰ法により、第４の
絶縁膜１１５も研磨されるため、最終的に、第３の導電
膜１１６は、各画素毎に第４の絶縁膜１１５により分離
された形となる。この手法は所謂、ダマシン法である。
以上のプロセス順序により、図２のような構造の半導体
装置２が作成される。Since the fourth insulating film 115 is also polished by the metal CMP method, the third conductive film 116 is finally separated by the fourth insulating film 115 for each pixel. Becomes This method is a so-called damascene method.
According to the above process sequence, the semiconductor device 2 having the structure as shown in FIG. 2 is created.

【００６２】なお、本実施の形態の実施例として、導通
開口１１７の開口寸法を３．０μｍ×３．０μｍとする
一方、容量増加用開口１１８の開口寸法を（既述したよ
うに０．８５μｍ×０．８５μｍとした場合、最大の効
果を得られるが）、レイアウトの簡単化のため、０．８
μｍ×０．８μｍとした。また、容量増加用開口間は、
必ず、０．５μｍの間隔を取った。As an example of the present embodiment, the opening size of the conduction opening 117 is set to 3.0 μm × 3.0 μm, and the opening size of the capacity increasing opening 118 is set to 0.85 μm as described above. The maximum effect can be obtained when it is set to × 0.85 μm).
μm × 0.8 μm. In addition, between the openings for increasing the capacity,
An interval of 0.5 μm was always taken.

【００６３】さらに、第３の導電膜１１６の一画素分の
寸法を１１．０μｍ×１１．０μｍとした場合、図３に
示すように、容量増加用開口１１８は一画素当たり、４
０個の確保が可能となった。Further, when the size of one pixel of the third conductive film 116 is 11.0 μm × 11.0 μm, as shown in FIG.
It has become possible to secure zero.

【００６４】また、一画素分の容量に寄与する面積は、
図３のハッチング部分であり、本実施例の場合１２４μ
ｍ² となり、従来の一画素分の容量に寄与する面積であ
る図４（ｂ）のハッチング部分の面積の１１６μｍ² に
対し、容量の占有面積を変えずに、７％増の容量を得
た。The area contributing to the capacitance of one pixel is:
This is a hatched portion in FIG.
m ² , which is a 7% increase in capacity without changing the area occupied by the capacity, compared to the area of 116 μm ² of the hatched portion in FIG. .

【００６５】このように、第２の導電膜１１３に複数の
容量増加用開口１１８を形成すると共に、容量増加用開
口１１８の側壁をテーパ形状とすることにより、容量に
寄与する面積を増加させることができ、これにより容量
の占有面積を変えることなく容量を十分に確保すること
ができる。また、この容量増加用開口１１８を導通開口
１１７と同一の工程にて作成することにより、工程を増
加させることなく、容量を確保することができる。As described above, by forming the plurality of capacitance increasing openings 118 in the second conductive film 113 and making the side walls of the capacitance increasing openings 118 tapered, the area contributing to the capacitance can be increased. Thus, the capacity can be sufficiently secured without changing the area occupied by the capacity. In addition, by forming the capacity increasing opening 118 in the same step as the conductive opening 117, the capacity can be secured without increasing the number of steps.

【００６６】なお、これまでの説明において、容量増加
用開口１１８の平面形状は、効率よく容量増加用開口１
１８を配置することができるよう正方形を採用したが、
側壁面積が開口面積を超えることができれば正方形に限
られるものではなく、矩形形状でも良い。In the description so far, the planar shape of the capacity increasing opening 118 is that the capacity increasing opening 1 is efficiently arranged.
Although a square was adopted so that 18 could be arranged,
The shape is not limited to a square as long as the side wall area can exceed the opening area, and may be a rectangular shape.

【００６７】また、これまで反射型液晶パネルに利用す
るための液晶駆動用のＣＭＯＳスイッチで構成された半
導体装置を挙げて説明したが、本発明は液晶パネルへの
適用に限定されるものでなく、一般の半導体装置におけ
る容量形成にも有効である。Although the semiconductor device constituted by a CMOS switch for driving a liquid crystal for use in a reflection type liquid crystal panel has been described above, the present invention is not limited to application to a liquid crystal panel. This is also effective for forming a capacitance in a general semiconductor device.

【００６８】[0068]

【発明の効果】以上説明したように本発明によれば、絶
縁層を挟持して容量を形成する第１及び第２の導電層の
うちの第１の導電層に複数の開口を形成すると共に、開
口の側壁をテーパ形状として容量に寄与する面積を増加
させることにより、容量を十分に確保することができ
る。また、第１の導電層の、第２の導電層と主電極とを
導通するコンタクトホールを形成する領域に導通開口を
作成すると同時に、他の領域に側壁をテーパ形状とした
複数の開口を作成することにより、工程を増加させるこ
となく、容量を確保することができる。As described above, according to the present invention, a plurality of openings are formed in a first conductive layer of a first conductive layer and a second conductive layer which form a capacitor by sandwiching an insulating layer. By increasing the area contributing to the capacitance by making the side wall of the opening tapered, the capacitance can be sufficiently ensured. In addition, a conductive opening is formed in a region of the first conductive layer where a contact hole that connects the second conductive layer and the main electrode is formed, and a plurality of openings having tapered side walls are formed in another region. By doing so, the capacity can be secured without increasing the number of steps.

【００６９】これにより、高精細ディスプレイを提供す
るために画素サイズの縮小を行った場合でも、容量の占
有面積を変えること無く、さらに工程増加及びこれに伴
うコストアップを招くことなく容量の確保が可能とな
る。さらに、容量の十分な確保により、美しく、かつ、
高精細の画像を得ることが可能となる。As a result, even when the pixel size is reduced to provide a high-definition display, the capacity can be secured without changing the area occupied by the capacity and without increasing the number of steps and the cost associated therewith. It becomes possible. Furthermore, by securing sufficient capacity, beautiful and
It is possible to obtain a high-definition image.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態に係る液晶パネルの断面
図。FIG. 1 is a cross-sectional view of a liquid crystal panel according to an embodiment of the present invention.

【図２】上記液晶パネルの半導体装置の断面図。FIG. 2 is a sectional view of a semiconductor device of the liquid crystal panel.

【図３】上記半導体装置の平面図。FIG. 3 is a plan view of the semiconductor device.

【図４】従来の半導体装置における容量の概念図。FIG. 4 is a conceptual diagram of a capacitance in a conventional semiconductor device.

【図５】上記半導体装置における容量の概念図。FIG. 5 is a conceptual diagram of a capacitance in the semiconductor device.

【図６】上記半導体装置の製造方法の一部を説明する
図。FIG. 6 illustrates a part of the method for manufacturing the semiconductor device.

【図７】上記半導体装置の製造方法の残りを説明する
図。FIG. 7 is a diagram illustrating the rest of the method of manufacturing the semiconductor device.

【図８】従来の液晶パネルの半導体装置の断面図。FIG. 8 is a cross-sectional view of a semiconductor device of a conventional liquid crystal panel.

【図９】上記半導体装置の平面図。FIG. 9 is a plan view of the semiconductor device.

【符号の説明】[Explanation of symbols]

１ 対向基板 ２ 半導体装置 ３ 液晶 ４ 共通電極 １０１ 半導体基板 １０８・１０９ ゲート電極 １１０ 第１の絶縁膜 １１１ 第１の導電膜 １１２ 第２の絶縁膜 １１３ 第２の導電膜 １１４ 第３の絶縁膜 １１５ 第４の絶縁膜 １１６ 第３の導電膜 １１７ 導通開口 １１８ 容量増加用開口 １１９ 遮光マージン ２０１ 第１の電極 ２０２ 誘電膜 ２０３ 第２の電極 DESCRIPTION OF SYMBOLS 1 Counter substrate 2 Semiconductor device 3 Liquid crystal 4 Common electrode 101 Semiconductor substrate 108/109 Gate electrode 110 1st insulating film 111 1st conductive film 112 2nd insulating film 113 2nd conductive film 114 3rd insulating film 115 Fourth insulating film 116 Third conductive film 117 Conducting opening 118 Capacity increasing opening 119 Light-shielding margin 201 First electrode 202 Dielectric film 203 Second electrode

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 第１及び第２の導電層と、前記２層の導
電層により挟持された絶縁層とにより容量を形成する半
導体装置であって、 前記第１の導電層に複数の開口を形成すると共に前記開
口の側壁をテーパ形状としたことを特徴とする半導体装
置。1. A semiconductor device in which a capacitance is formed by first and second conductive layers and an insulating layer sandwiched between the two conductive layers, wherein a plurality of openings are formed in the first conductive layer. A semiconductor device formed and having a side wall of the opening tapered. 【請求項２】 前記開口の形状が矩形形状であり、前記
開口が形成される導電層の厚さをｄ、前記開口の直交す
る二辺の長さをそれぞれａ及びｂ、前記開口の側壁のテ
ーパ角をθとした場合に、 ａｂｓｉｎ² θ−２（ａ＋ｂ）ｄｓｉｎθ＋４ｄ² ｃｏ
ｓθ＜０ を満たすように前記ａ、ｂ又はθを設定することを特徴
とする請求項１記載の半導体装置。2. The shape of the opening is a rectangular shape, the thickness of the conductive layer in which the opening is formed is d, the lengths of two sides orthogonal to the opening are a and b, respectively, and the side wall of the opening is When the taper angle is θ, absin ² θ−2 (a + b) dsin θ + 4d ² co
2. The semiconductor device according to claim 1, wherein said a, b or θ is set so as to satisfy sθ <0. 【請求項３】 前記開口の形状を正方形としたことを特
徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said opening has a square shape. 【請求項４】 主電極を有し、前記第１の導電層の、前
記主電極と前記第２の導電層とを導通するコンタクトホ
ールを形成するための領域に導通開口を形成したことを
特徴とする請求項１記載の半導体装置。4. A conductive opening having a main electrode, wherein a conductive opening is formed in a region of the first conductive layer for forming a contact hole for conducting the main electrode and the second conductive layer. 2. The semiconductor device according to claim 1, wherein 【請求項５】 第１及び第２の導電層と、前記２層の導
電層により挟持された絶縁層とにより容量を形成する半
導体装置の製造方法において、 基板上に主電極を形成する工程と、 前記主電極の上に第１の絶縁層を被覆形成する工程と、 前記第１の絶縁層の上に第１の導電層を被覆形成する工
程と、 前記第１の導電層の上に第２の絶縁層を被覆形成し、前
記主電極に導通するためのコンタクトホールを形成する
工程と、 前記主電極に導通する前記第２の導電層を被覆形成する
工程と、 を有し、 前記第１の絶縁層の上に第１の導電層を被覆形成する工
程の後に、前記コンタクトホールを形成する領域に開口
を作成すると同時に、他の領域に側壁をテーパ形状とし
た複数の開口を作成する工程を設けたことを特徴とする
半導体装置の製造方法。5. A method for manufacturing a semiconductor device in which a capacitance is formed by first and second conductive layers and an insulating layer sandwiched between the two conductive layers, wherein a step of forming a main electrode on a substrate is performed. Forming a first insulating layer on the main electrode; forming a first conductive layer on the first insulating layer; forming a first conductive layer on the first insulating layer; And forming a contact hole for conducting to the main electrode; and forming and covering the second conductive layer to conduct to the main electrode. After the step of coating and forming the first conductive layer on the one insulating layer, an opening is formed in a region where the contact hole is formed, and a plurality of openings having tapered side walls are formed in another region. A method for manufacturing a semiconductor device, comprising a step. 【請求項６】 第１及び第２の導電層と、前記２層の導
電層により挟持された絶縁層とにより容量を形成する半
導体装置の製造方法において、 基板上に主電極を形成する工程と、 前記主電極の上に第１の絶縁層を被覆形成する工程と、 前記第１の絶縁層の上に第１の導電層を被覆形成する工
程と、 前記第１の導電層の上に第２の絶縁層を被覆形成する工
程と、 前記第２の絶縁層の上に第３の絶縁層を被覆形成すると
共に、前記第２の絶縁層をエッチングストッパ層とし
て、前記第３の絶縁層を所望の形状にパターニングする
工程と、 前記主電極に導通するためのコンタクトホールを形成す
る工程と、 前記主電極に導通する前記第２の導電層を被覆形成する
工程と、 を有し、 前記第１の絶縁層の上に第１の導電層を被覆形成する工
程の後に、前記コンタクトホールを形成する領域に開口
を作成すると同時に、他の領域に側壁をテーパ形状とし
た複数の開口を作成する工程を設けたことを特徴とする
半導体装置の製造方法。6. A method of manufacturing a semiconductor device in which a capacitance is formed by first and second conductive layers and an insulating layer sandwiched between the two conductive layers, wherein a step of forming a main electrode on a substrate is performed. Forming a first insulating layer on the main electrode; forming a first conductive layer on the first insulating layer; forming a first conductive layer on the first insulating layer; Forming a third insulating layer on the second insulating layer, and forming the third insulating layer on the second insulating layer using the second insulating layer as an etching stopper layer. Patterning into a desired shape; forming a contact hole for conducting to the main electrode; and coating and forming the second conductive layer conducting to the main electrode. After the step of coating the first conductive layer on the first insulating layer, Forming a plurality of openings having a tapered side wall in another region at the same time as forming an opening in a region where the contact hole is to be formed. 【請求項７】 アクティブマトリックス状に各画素毎に
スイッチング素子を配した複数の画素電極を有する半導
体装置及び共通電極を有する対向基板間に液晶を挟持す
るようにした液晶素子において、 前記半導体装置は前記請求項１乃至４記載のいずれかに
記載のものであることを特徴とする液晶素子。7. A semiconductor device having a plurality of pixel electrodes in which switching elements are arranged for each pixel in an active matrix form, and a liquid crystal element in which liquid crystal is sandwiched between opposed substrates having a common electrode, wherein the semiconductor device is A liquid crystal device according to any one of claims 1 to 4. 【請求項８】 アクティブマトリックス状に各画素毎に
スイッチング素子を配した複数の画素電極を有する半導
体装置及び共通電極を有する対向基板間に液晶を挟持す
るようにした液晶素子において、 前記半導体装置は前記請求項５又は６記載の製造方法に
て製造されたものであることを特徴とする液晶素子。8. A semiconductor device having a plurality of pixel electrodes in which switching elements are arranged for each pixel in an active matrix form, and a liquid crystal element in which liquid crystal is sandwiched between opposed substrates having a common electrode, wherein the semiconductor device is A liquid crystal device manufactured by the manufacturing method according to claim 5.