JP5002964B2

JP5002964B2 - 遅延回路及びそれを備えたアナログ／デジタルコンバータ回路

Info

Publication number: JP5002964B2
Application number: JP2006011937A
Authority: JP
Inventors: 幸利山下; 純次豊村; 章吾中村; 泰秀清水
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2012-08-15
Anticipated expiration: 2026-01-20
Also published as: JP2007194987A

Description

本発明は、入力された矩形波信号を遅延して出力する遅延回路及びそれを備えたアナログ／デジタルコンバータ回路に関する。

アナログ／デジタルコンバータ回路などの電子回路においては、クロック信号を遅延させた信号を用いなければならない場合がある。このような場合、従来よりクロック信号などの矩形波信号を入力し、所定時間遅延させた矩形波信号を出力する遅延回路が広く用いられている。

この種の遅延回路は、図８（ａ）に示すように、インバータ回路を直列に多段接続して遅延した矩形波信号を生成するものが広く用いられている。１つのインバータ回路はその遅延時間がそれほど大きくなく（一般に、１ナノ秒以下）、所望の遅延時間とするために、インバータ回路を多段に接続することにより遅延時間を累積的に加算するようにしている（たとえば、特許文献１の図３参照）。

遅延させたい時間が大きい場合、図８（ａ）に示すような構成では、インバータ回路の接続段数を多くせざるを得ない。そこで、インバータ回路の接続段数を少なくすべく、図８（ｂ）に示すように、インバータ回路の接続点とグランドの間にコンデンサなどの容量成分を付加し、インバータ回路の出力波形の立ち上りや立ち下がりを緩やかにして遅延量を増加させるものがある。
特開平５−２０６８０３号公報

しかし、従来の図８（ａ）における遅延回路においては、インバータ回路のばらつきによって遅延量が変化することから、所望の遅延範囲に設定するための定数選択に時間がかかってしまう。図８（ｂ）の遅延回路においても、インバータ回路のばらつきに加え、コンデンサの容量のばらつきによる遅延量の変化も発生し、図８（ａ）と同様に定数選択に時間がかかってしまう。

また、図８（ａ）（ｂ）の遅延回路においては、固定的な遅延量を持つ回路となることから、たとえば、入力される矩形波信号を１／３λ遅延あるいは１／４λ遅延させた矩形波信号を生成するために定数選択した場合であっても、入力される矩形波信号の周波数が少しでも異なれば、新たに定数選択を行わなければならない。

図８（ｃ）に示すように、電流制御によって、各インバータ回路の遅延量を可変とすることもできるが、その電流制御のために外部制御が必要となり回路規模が大きくなる。

そこで、本発明は、入力される矩形波信号を遅延させた矩形波信号を生成するための遅延回路において、入力される周波数が異なる場合においてもその調整を不要とし、しかも外部制御が不要な遅延回路を提供することを目的とする。

本発明の態様の１つである遅延回路は、第１矩形波信号を入力し、この第１矩形波信号を遅延した第２矩形波信号を生成して出力する遅延回路であって、前記第１矩形波信号の立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、前記三角波信号を入力して第２矩形波信号を生成するインバータ回路を有する矩形波生成回路と、を備え、前記矩形波生成回路は、前記三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を前記前記三角波信号に印加して、前記インバータ回路に入力するバイアス回路を有する。

本発明の選択的な態様の１つでは、前記三角波生成回路は、前記三角波信号の極小値と極大値との間が直線近似となる時定数をもつ積分回路を有し、この積分回路によって前記第１矩形波信号を変換して前記三角波信号を生成する。

本発明の選択的な態様の１つでは、前記矩形波生成回路は、前記三角波生成回路から出力される三角波信号の直流電圧成分を除去する直流電圧成分除去手段を有し、前記バイアス回路は、前記直流電圧成分が除去された三角波信号を入力し、前記インバータ回路の出力から交流成分を除去することにより、前記三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を前記三角波信号に印加する。

本発明の他の態様は、アナログ信号をサンプリングしてデジタル信号へ変換するアナログ／デジタルコンバータ回路であって、所定のクロック周期で前記アナログ信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路を動作させるサンプルタイミング信号を生成するタイミング生成回路とを備え、前記タイミング生成回路は、前記クロックの立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、前記三角波信号を入力して第２矩形波信号を生成するインバータ回路を有する矩形波生成回路と、前記クロックと前記矩形波信号との論理積から前記サンプルタイミング信号を生成する論理積回路と、を有し、前記矩形波生成回路は、前記三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を前記三角波信号に印加して、前記インバータ回路に入力するバイアス回路を有する。

請求項１に記載の発明によれば、第１矩形波信号を遅延した第２矩形波信号を生成する回路において、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。さらに外部制御が不要な遅延回路を提供することができる。

また、第１矩形波信号の立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号の生成を容易に行うことができ、第１矩形波信号から略１／４λ遅延させた第２矩形波信号の生成することができる。しかも、この積分回路をＣＲ積分回路にすれば部品点数も少なくてよい。

また、直流電圧生成除去手段とバイアス回路を用いることにより、容易にインバータ回路のＨｉｇｈ出力及びＬｏｗ出力の閾値を三角波の中心とすることができ、その構成が複雑ならない。

請求項２に記載の発明によれば、クロックから略１／４遅延し、かつクロックの略１／２の幅のパルス信号によってアナログ信号をサンプルホールドすることになり、そのためサンプルホールドしたアナログ信号を増幅する時間を長くすることができ、よって増幅による消費電流を抑えることができる。しかも、アナログ信号の入力するノードの入力容量を小さくすることができる。また、サンプルタイミング信号を生成するために、煩雑な定数の微調整をする必要がなく、しかも入力されるクロックの周波数が異なる場合においてもその調整が不要となる。しかも外部制御が不要なタイミング生成回路を提供することができる。

本実施形態における遅延回路は、第１矩形波信号を入力し、この第１矩形波信号を遅延した第２矩形波信号を生成して出力する遅延回路である。

しかも、第１矩形波信号の立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、三角波信号を入力して第２矩形波信号を生成するインバータ回路を有する矩形波生成回路とを有し、さらに三角波信号の極小値と極大値との中心がインバータ回路の閾値となるバイアス電圧を三角波信号に印加するバイアス回路を有している。

したがって、第１矩形波信号の立ち上りのタイミングと立ち下がりのタイミングとの間で立ち上り又は立ち下がりの変化点を有する第２矩形波信号を生成することができる。

その結果、第１矩形波信号を遅延した第２矩形波信号を生成する回路において、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。さらに外部制御が不要な遅延回路を提供することができる。

ここで、三角波生成回路が生成する三角波信号は、その極小値と極大値を結ぶ線が略直線状になるように生成されることが望ましい。

本実施形態においては、この三角波生成回路は、三角波信号の極小値と極大値との間が直線近似となる時定数をもつ積分回路を有し、この積分回路によって第１矩形波信号を三角波信号へ変換するものである。

したがって、第１矩形波信号の立ち上りのタイミングと立ち下がりのタイミングとの中間点で立ち上り又は立ち下がりの変化点を有する第２矩形波信号を生成することができる。すなわち、第１矩形波信号の周波数が異なった場合であっても、第１矩形波信号から略１／４λ遅延した第２矩形波信号を生成できる。しかも、この積分回路をＣＲ積分回路にすれば部品点数も少なくてよい。なお、インバータ回路などによる遅延が存在するために、第２矩形波信号は１／４λよりも少し遅延した矩形波信号となる。そのため、第１矩形波信号からの遅延時間は、必ずしも１／４λではないが、第２矩形波信号を用いる電気機器の許容範囲内であればよい。すなわち、第１矩形波信号からの遅延時間は、略１／４λでよい。

また、矩形波生成回路は、三角波信号の直流電圧成分を除去する直流電圧成分除去手段を有しており、一方、バイアス回路は、このように直流電圧成分が除去された三角波信号を入力し、インバータ回路の出力から交流成分を除去することにより、この三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を三角波信号に印加する。

したがって、直流電圧生成除去手段とバイアス回路を用いることにより、インバータ回路のＨｉｇｈ出力及びＬｏｗ出力の閾値を三角波の略中心とすることができ、その構成が複雑ならない。

なお、直流電圧成分除去手段としてコンデンサなどの容量素子を用いることができる。また、バイアス回路には、インバータ回路から出力される第２矩形波信号から交流成分を除去するためにローパスフィルタ回路を用いることができる。このローパスフィルタ回路は、抵抗とコンデンサを直列接続することにより構成することができる。また、このローパスフィルタ回路の出力を、高抵抗を介してインバータ回路の入力に接続することでバイアス回路を構成することができる。

また、以上のように構成される遅延回路を用いて、第１矩形波信号を入力し、第１矩形波信号のパルス幅の略１／２の幅のパルス信号であって、第１矩形波信号の立ち上がりタイミングから略１／４λ遅延した立ち上がりタイミングのパルス信号を生成して出力するパルス信号生成回路を構成することができる。

すなわち、第１矩形波信号をこの遅延回路によって第２矩形波信号へ変換し、第１矩形波信号と第２矩形波信号との論理積から上記パルス信号を生成するのである。

したがって、第１矩形波信号のパルス幅の略１／２の幅のパルス信号であって、第１矩形波信号の立ち上がりタイミングからその立ち上がりタイミングが略１／４λ遅延したパルス信号を生成するために、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。さらに外部制御が不要なパルス信号生成回路を提供することができる。

本実施形態では、このように生成したパルス信号をアナログ／デジタルコンバータ回路におけるサンプルタイミング信号として用いる。

すなわち、本実施形態におけるアナログ／デジタルコンバータ回路は、アナログ信号をサンプリングしてデジタル信号へ変換するアナログ／デジタルコンバータ回路であって、所定のクロック周期でアナログ信号をサンプルホールドするサンプルホールド回路と、サンプルホールド回路を動作させるサンプルタイミング信号を生成するタイミング生成回路とを備えている。

しかも、タイミング生成回路は、クロックの立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、三角波信号の極小値と極大値との中心がインバータ回路の閾値となるバイアス電圧を三角波信号に印加し、このバイアスした三角波信号をインバータ回路に入力して矩形波信号を生成する矩形波生成回路と、クロック信号と矩形波信号との論理積からサンプルタイミング信号を生成する論理積回路とを備えている。

このようにクロック信号のパルス幅の略１／２の幅のパルス信号によってアナログ信号をサンプルホールドするため、サンプルホールドしたアナログ信号を増幅する時間を長くすることができ、よって増幅による消費電流を抑えることができる。しかも、アナログ信号を入力するノードの入力容量成分を小さくみせることができる。

また、サンプルタイミング信号を生成するために、煩雑な定数の微調整をする必要がなく、しかも入力されるクロックの周波数が異なる場合においてもその調整が不要となる。さらに外部制御が不要なタイミング生成回路を提供することができる。

以下、本実施形態の遅延回路、パルス生成回路及びアナログ／デジタルコンバータ回路について図面を参照してさらに詳細に説明する。図１は本実施形態における遅延回路の構成を示す図、図２及び図３は図１の遅延回路に矩形波信号を入力したときの遅延回路の各部における電圧波形を示す図である。

図１に示すように、遅延回路１は、第１〜第４インバータ回路ＩＮＶ１〜ＩＮＶ４と、三角波生成回路２と、直流電圧成分除去手段３と、バイアス回路４とから構成される。なお、本実施形態においては、第１〜第４インバータ回路ＩＮＶ１〜ＩＮＶ４は、ＣＭＯＳインバータ回路から構成されている。

第１矩形波信号としての波長λのパルス信号がこの遅延回路１に入力されると、入力されたパルス信号は第１インバータ回路ＩＮＶ１によって反転されて出力され、三角波生成回路２へ入力される（図２のＡ参照）。

三角波生成回路２は、第１矩形波信号の立ち上がりタイミングで極大値を、第１矩形波信号の立ち下がりタイミングで極小値をとる三角波信号を生成するように構成されており、この三角波信号は、極小値と極大値とを結ぶ波形が直線近似するように生成される（図２のＢ参照）。なお、第１インバータ回路ＩＮＶ１を介さずに第１矩形波信号を直接三角波生成回路２に入力する場合には、三角波生成回路２によって、第１矩形波信号の立ち上がりタイミングで極小値を、第１矩形波信号の立ち下がりタイミングで極大値をとる三角波信号が生成される。

本実施形態においては、三角波生成回路２はＣＲ積分回路で構成されており、その時定数は、三角波信号の極小値と極大値とを結ぶ波形が直線近似するように第１矩形波信号の周波数よりも大きな時定数とする。特に、入力される可能性のある第１矩形波信号の周波数範囲において三角波信号の極小値と極大値とを結ぶ波形が直線近似するように時定数を選択する。

三角波生成回路２にて生成された三角波信号は、コンデンサＣ２に入力される。このコンデンサＣ２は、三角波信号の直流電圧成分を除去する直流電圧成分除去手段として機能するものであり、このコンデンサＣ２によって直流電圧成分が除去された三角波信号は第２インバータ回路ＩＮＶ２へ入力される。

ここで、第２インバータ回路ＩＮＶ２の入力（図１中のＣ点）は、バイアス回路４によって所定電圧Ｖａでバイアスされており、直流電圧成分が除去された三角波信号はこのバイアス回路４によって所定電圧Ｖａ（以下、「バイアス電圧Ｖａ」とも呼ぶ。）でバイアスされる（図２のＣ参照）。

バイアス回路４は、第２インバータ回路ＩＮＶ２から出力される矩形波信号の交流電圧成分を除去する抵抗Ｒ３及びコンデンサＣ３で構成されるローパスフィルタを有しており、このローパスフィルタで交流電圧成分を除去することによって第２インバータ回路ＩＮＶ２から出力される矩形波信号の平均電圧を生成する。このように生成された平均電圧は、高抵抗Ｒ２を介して、第２インバータ回路ＩＮＶ２の入力に印加される。すなわち、図１中のＣ点において、三角波信号は平均電圧をバイアス電圧Ｖａとしてバイアスされる。

第２インバータ回路ＩＮＶ２から出力される矩形波信号におけるＯＮデューティー比（矩形波信号の一波長時間におけるＨｉｇｈパルス信号の時間割合）が低い場合には、この平均電圧が下がることにより、バイアス電圧Ｖａが下がる。バイアス電圧Ｖａが下がると、第２インバータ回路ＩＮＶ２においてＬｏｗ出力及びＨｉｇｈ出力するための入力の閾値（以下、単に「閾値」とする。）よりもバイアス電圧Ｖａが下がる。三角波信号はこのバイアス電圧Ｖａによってバイアスされるため、三角波信号は閾値を下回る時間が多くなり、その結果、第２インバータ回路ＩＮＶ２から出力される矩形波信号におけるＯＮデューティー比が高くなる。このような動作を繰り返すことによって、ＯＮディーティー比が略５０％となるようなバイアス電圧Ｖａがバイアス回路４で生成される。

このように、三角波生成回路２によって生成された三角波信号の直流電圧成分を直流電圧成分除去手段によって除去し、直流電圧成分を除去した三角波信号の極小値と極大値との中心が第２インバータ回路ＩＮＶ２の閾値となるように三角波信号をバイアスする。すなわち、三角波信号の極小値と極大値との中心が第２インバータ回路ＩＮＶ２の閾値となるバイアス電圧を印加する。そして、矩形波生成回路としてのインバータ回路ＩＮＶ２によって、所定電圧ＶａをＬｏｗ出力及びＨｉｇｈ出力閾値として、前記バイアスした三角波信号を上下に電圧増幅して矩形波状信号へ変換する（図２のＤ参照）。

第２インバータ回路ＩＮＶ２から出力された矩形波状信号は、第３インバータ回路ＩＮＶ３によってその電圧が反転されると共に波形整形され（図２のＥ参照）、さらに第４インバータ回路ＩＮＶ４によって反転されて第２矩形波信号として出力される（図２の「出力」参照）。

この第２矩形波信号は、第１矩形波信号が１／４λ(a)遅延した矩形波信号となっており、本実施形態における遅延回路１によって１／４λ遅延回路が構成される。

図３は、図２よりも第１矩形波信号の周波数を高くしたときの遅延回路１の各ポイントＡ〜Ｅの電圧波形の状態を示すものである。この図３に示すように、入力される第１矩形波信号の周波数が高くなった場合であっても、１／４λ(b)遅延した第２矩形波信号を出力することができる。

このように、本実施形態における遅延回路１によれば、第１矩形波信号の立ち上りのタイミングと立ち下がりのタイミングとの中間点で立ち上り又は立ち下がりの変化点を有する第２矩形波信号を生成することができる。すなわち、第１矩形波信号の周波数が異なった場合であっても、第１矩形波信号から１／４λ遅延した第２矩形波信号を生成できる。

その結果、第１矩形波信号を遅延した第２矩形波信号を生成する回路において、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。しかも外部制御が不要な遅延回路を提供することができる。

次に、この遅延回路１を用いて、入力する第１矩形波信号のパルス幅の略１／２の幅のパルス信号であって、第１矩形波信号の立ち上がりタイミングから略１／４λ遅延したパルス信号を生成して出力するパルス信号生成回路６について図面を参照して説明する。図４は本実施形態におけるパルス信号生成回路６の構成を示したものである。

図４に示すように、本実施形態におけるパルス信号生成回路６は、第１矩形波信号を入力して第２矩形波信号を出力する遅延回路１と、第１矩形波信号と第２矩形波信号との論理積をとってパルス信号を生成する論理積回路としてのＡＮＤ回路５とを有している。

ＡＮＤ回路５から出力されるパルス信号は、第１矩形波信号のパルス幅の略１／２の幅のパルス信号であって、第１矩形波信号の立ち上がりタイミングから略１／４λ遅延したパルス信号である。

したがって、パルス信号生成回路６によれば、第１矩形波信号の略１／２の幅のパルス信号であって、第１矩形波信号の立ち上がりタイミングから略１／４λ遅延したパルス信号を生成することができ、上述の遅延回路１を用いるために、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。さらに外部制御が不要なパルス信号生成回路を提供することができる。

次に、このようなパルス信号生成回路６を、アナログ／デジタルコンバータ回路１０に用いた場合について図面を参照して説明する。図５は本発明の一実施形態に係るアナログ／デジタルコンバータ回路の全体構成を示す図、図６は図５のアナログ／デジタルコンバータ回路におけるサンプリング回路の構成を示す図である。

図５に示すように、本実施形態におけるアナログ／デジタルコンバータ回路１０は、上位コンパレータ回路１１と、下位コンパレータ回路１２と、上位コンパレータ回路１１及び下位コンパレータ回路１２とで用いる基準電圧を生成する基準電圧源１３と、タイミング生成回路としてのタイミングジェネレータ回路１４とを有している。

上位コンパレータ回路１１及び下位コンパレータ回路１２は、入力したアナログ信号を所定のクロックＣＬＫ周期でサンプリングし、このようにサンプリングしたアナログ信号を基準電圧源１３で生成された複数の基準電圧と比較して、そのアナログ信号に応じたデジタル信号を所定のクロックＣＬＫ周期ごとに出力する。

上位コンパレータ回路１１及び下位コンパレータ回路１２において、アナログ信号をサンプリングして基準電圧と比較する構成を図６に示す。

図６に示すように、サンプルホールド回路２１において、アナログ信号Ｖinは、抵抗Ｒ１０及びスイッチＳＷ１０を介して、コンデンサＣ１０にサンプルホールドされる。ここで、スイッチＳＷ１０は、サンプリングタイミング信号に従って、短絡されるように構成されている。

コンデンサＣ１０にサンプルホールドされたアナログ信号は、増幅回路２２によって増幅され、コンパレータ２３に出力される。コンパレータ２３は、増幅回路２２から出力されたアナログ信号と基準電圧とを比較し、その結果を出力する。

ここで、サンプルホールド信号は、タイミングジェネレータ回路１４で生成される。このタイミングジェネレータ回路１４は、上述のパルス信号生成回路６と同様に構成されている。したがって、タイミングジェネレータ回路１４は、クロックＣＬＫの略１／２の幅のパルス信号であって、クロック信号ＣＬＫの立ち上がりタイミングから略１／４λ遅延したサンプルタイミング信号を生成する。

このようにタイミングジェネレータ回路１４によれば、クロックＣＬＫのパルス幅の略１／２の幅のパルス信号であって、クロック信号ＣＬＫの立ち上がりタイミングから略１／４λ遅延した立ち上がりタイミングのパルス信号を生成することができ、上述のパルス信号生成回路６を用いるために、煩雑な定数の微調整をする必要がなく、しかも入力される周波数が異なる場合においてもその調整が不要となる。また、外部制御が不要である。

したがって、図７に示すように、このようにクロックＣＬＫのパルス幅の１／２の幅のパルス信号によってアナログ信号をサンプルホールドするため、サンプルホールドしたアナログ信号を増幅回路２２で増幅する時間を長くすることができ、そのため増幅回路２２によって増幅による際の消費電流を抑えることができる。しかも、サンプルホールド時間が短いために、アナログ信号の入力するノードの入力容量を小さくすることができる。

本発明の一実施形態に係る遅延回路の構成を示す図。図１の遅延回路に矩形波信号を入力したときの各部の電圧波形を示す図。図１の遅延回路に別の矩形波信号を入力したときの各部の電圧波形を示す図。本発明の一実施形態に係るパルス信号生成回路の構成を示す図。本発明の一実施形態に係るアナログ／デジタルコンバータ回路の全体構成を示す図。図５のアナログ／デジタルコンバータ回路におけるサンプリング回路の構成を示す図。図５のアナログ／デジタルコンバータ回路におけるサンプリング動作の説明図。従来の遅延回路の構成を示す図。

符号の説明

１遅延回路
２ＣＲ積分回路
３直流電圧成分除去用コンデンサ
４バイアス回路
５ＡＮＤ回路
１０アナログ／デジタルコンバータ回路
１１上位コンパレータ
１２下位コンパレータ
１３基準電圧源
１４タイミングジェネレータ
２０サンプリング回路
２１サンプルホールド回路
２２増幅回路
２３コンパレータ

Claims

第１矩形波信号を入力し、この第１矩形波信号を遅延した第２矩形波信号を生成して出力する遅延回路であって、
前記第１矩形波信号の立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、
前記三角波生成回路から出力される三角波信号の直流電圧成分を除去する直流電圧成分除去手段と、当該直流電圧成分除去手段が直流電圧成分を除去した三角波信号を入力して矩形波状信号を生成する第１ＣＭＯＳインバータ回路と、前記第１ＣＭＯＳインバータ回路の出力する前記矩形波状信号の電圧を反転すると共に波形を矩形波に整形する第２ＣＭＯＳインバータ回路と、前記第２ＣＭＯＳインバータ回路が整形出力する矩形波を反転して第２矩形波信号を生成する第３ＣＭＯＳインバータ回路と、を有する矩形波生成回路と、
を備え、
前記矩形波生成回路は、前記三角波信号の極小値と極大値との中心が前記第１ＣＭＯＳインバータ回路の閾値となるバイアス電圧を前記三角波信号に印加して、前記第１ＣＭＯＳインバータ回路に入力するバイアス回路を有し、
前記三角波生成回路は、前記三角波信号の極小値と極大値との間が直線近似となる時定数をもつＣＲ積分回路を有し、このＣＲ積分回路によって前記第１矩形波信号を変換して前記三角波信号を生成し、
前記バイアス回路は、前記直流電圧成分を除去された三角波信号を入力され、抵抗とコンデンサで構成されるローパスフィルタによって前記インバータ回路の出力から交流成分を除去することにより、前記三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を前記三角波信号に印加する遅延回路。
アナログ信号をサンプリングしてデジタル信号へ変換するアナログ／デジタルコンバータ回路であって、
所定のクロック周期で前記アナログ信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路を動作させるサンプルタイミング信号を生成するタイミング生成回路とを備え、
前記タイミング生成回路は、
前記クロックの立ち上がりタイミング又は立ち下がりタイミングで極小値又は極大値となる三角波信号を生成する三角波生成回路と、
前記三角波生成回路から出力される三角波信号の直流電圧成分を除去する直流電圧成分除去手段と、当該直流電圧成分除去手段が直流電圧成分を除去した三角波信号を入力して矩形波状信号を生成する第１ＣＭＯＳインバータ回路と、前記第１ＣＭＯＳインバータ回路の出力する前記矩形波状信号の電圧を反転すると共に波形を矩形波に整形する第２ＣＭＯＳインバータ回路と、前記第２ＣＭＯＳインバータ回路が整形出力する矩形波を反転して矩形波信号を生成する第３ＣＭＯＳインバータ回路と、を有する矩形波生成回路と、
前記クロックと前記矩形波信号との論理積から前記サンプルタイミング信号を生成する論理積回路と、を有し、
前記矩形波生成回路は、前記三角波信号の極小値と極大値との中心が前記第１ＣＭＯＳインバータ回路の閾値となるバイアス電圧を前記三角波信号に印加して、前記第１ＣＭＯＳインバータ回路に入力するバイアス回路を有し、
前記三角波生成回路は、前記三角波信号の極小値と極大値との間が直線近似となる時定数をもつＣＲ積分回路を有し、このＣＲ積分回路によって前記第１矩形波信号を変換して前記三角波信号を生成し、
前記バイアス回路は、前記直流電圧成分を除去された三角波信号を入力され、抵抗とコンデンサで構成されるローパスフィルタによって前記インバータ回路の出力から交流成分を除去することにより、前記三角波信号の極小値と極大値との中心が前記インバータ回路の閾値となるバイアス電圧を前記三角波信号に印加するアナログ／デジタルコンバータ回路。