JP2011239214A

JP2011239214A - Ａ／ｄ変換器

Info

Publication number: JP2011239214A
Application number: JP2010109363A
Authority: JP
Inventors: Junya Nakanishi; 純弥中西
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2010-05-11
Filing date: 2010-05-11
Publication date: 2011-11-24

Abstract

【課題】高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型Ａ／Ｄ変換器を提供する。
【解決手段】回路構成の簡易な定電流源２３を内蔵したＳ／Ｈ回路１２を用いることによりアナログ信号Ｖｉｎの電圧レベルと参照ランプ波Ｒｉｎの電圧レベルとを比較する。また、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いることにより、時間が経過するのにつれて異なるステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］を基にして、ディジタル出力信号Ｄｏｕｔを求める。このため、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型Ａ／Ｄ変換処理を行うことができる。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器に関し、特に高速な参照クロック発振器やアナログ波形発生器を必要とせずに、アナログ信号からディジタル信号への変換処理を行うＡ／Ｄ変換器に関する。

アナログ入力信号Ａｉｎを参照ランプ波等と比較し、その比較結果に基づきアナログ入力信号Ａｉｎをｎビット（ｎは１以上の自然数）のディジタル出力信号Ｄｏｕｔに変換する単一スロープ型Ａ／Ｄ変換器として、例えば特許文献１の単一スロープ型Ａ／Ｄ変換器が提案されている。
まず、図６を参照して、従来の単一スロープ型Ａ／Ｄ変換器１００の構成を説明する。
図６に示す単一スロープ型Ａ／Ｄ変換器１００は、制御部１０１、Ｓ／Ｈ（サンプル／ホールド）回路１０２、アナログ波形発生器１０３、比較器１０４、高速参照クロック発生器１０５、カウンタ・デコーダ１０６を備えて構成される。

制御部１０１は、例えばＳ／Ｈ回路１０２のサンプリング動作を制御したり、Ａ／Ｄ変換を開始したことを各部に通知したりするための動作制御信号を出力する。
Ｓ／Ｈ回路１０２は、スイッチング回路により構成され、制御部１０１から出力された動作制御信号によって動作が制御される。そして、Ｓ／Ｈ回路１０２は、アナログ入力信号Ａｉｎサンプリングし、一定時間だけその電圧を保持することができ、また保持した電圧をアナログ信号Ｖｉｎとして出力する。
アナログ波形発生器１０３は、アナログ波形の一つである参照ランプ波Ｒｉｎを発生させて出力する。

比較器１０４は、アナログ信号Ｖｉｎの電圧レベルと、参照ランプ波Ｒｉｎの電圧レベルとを比較し、参照ランプ波Ｒｉｎの電圧レベルがアナログ信号Ｖｉｎの電圧レベルよりも大きい場合には、比較結果信号Ｃｏｕｔの電圧レベルをＨレベルで出力する。また、それ以外の時は、比較結果信号Ｃｏｕｔの電圧レベルをＬレベルで出力する。
ＦＣＬＫ（高速参照クロック）発生器１０５は、データ変換レートよりも十分速い周期をもつ高速参照クロック信号Ｒｃｌｋを発生させて出力する。
カウンタ・デコーダ１０６は、Ａ／Ｄ変換処理を開始してから、比較結果信号ＣｏｕｔがＨレベルになるまでのＡ／Ｄ変換処理時間Ｔ_ADにおける高速参照クロック信号Ｒｃｌｋの立ち上がりエッジ数をカウンタ値Ｃとしてカウントする。さらに、カウンタ・デコーダ１０６は、カウンタ値Ｃをデコードし、デコード結果をディジタル出力信号Ｄｏｕｔとして出力する。

次に、図７および図８を参照して、単一スロープ型Ａ／Ｄ変換器１００の動作を説明する。
カウンタ・デコーダ１０６は、図７に示すように、「１」〜「１６」のカウンタ値Ｃに対応して、「００００」〜「１１１１」の４桁のディジタル出力信号Ｄｏｕｔを出力する。カウンタ・デコーダ１０６でカウンタされたカウンタ値Ｃが「１」である場合、カウンタ・デコーダ１０６から「００００」のディジタル出力信号Ｄｏｕｔが出力される。カウンタ値Ｃが１つ大きくなる毎に、ディジタル出力信号Ｄｏｕｔも１つ大きくなる。

図８（ａ）はアナログ信号Ｖｉｎの電圧レベルと参照ランプ波Ｒｉｎの電圧レベルとを示し、図８（ｂ）は比較結果信号Ｃｏｕｔの電圧レベルを示し、図８（ｃ）は高速参照クロック信号Ｒｃｌｋの電圧レベルを示し、図８（ｄ）はカウンタ値Ｃを示す。
制御部１０１が、アナログ波形発生器１０３にＡ／Ｄ変換処理を開始したことを通知すると、アナログ波形発生器１０３は、参照ランプ波Ｒｉｎの電圧レベルを徐々に大きくしながら出力する。また、カウンタ・デコーダ１０６は、ＦＣＬＫ発生器１０５から出力される高速参照クロック信号Ｒｃｌｋの立ち上がりエッジ数をカウント値Ｃとして、０からカウントし始める。変換開始時、参照ランプ波Ｒｉｎの電圧レベルは、アナログ信号Ｖｉｎの電圧レベルより大きくない。このため、比較器１０４は、比較結果信号ＣｏｕｔをＬレベルで出力する。

そして、参照ランプ波Ｒｉｎの電圧レベルがアナログ信号Ｖｉｎの電圧レベルよりも大きくなった時点で、比較器１０４は、比較結果信号ＣｏｕｔをＬレベルからＨレベルに切り替えて出力する。参照ランプ波Ｒｉｎの電圧レベルが、アナログ信号Ｖｉｎの電圧レベルよりも大きくなった時のカウンタ・デコーダ１０６のカウンタ値Ｃは「１１」である。このため、カウンタ・デコーダ１０６は、図７に示したように、カウンタ・デコーダ１０６でカウンタされた「１１」のカウンタ値Ｃに対応する、「１０１０」のディジタル出力信号Ｄｏｕｔを出力する。

特表平１１−５０５９８９号公報

上述した特許文献１の従来の単一スロープ型Ａ／Ｄ変換器においては、データ変換レートに対して十分に速い周期をもつ高速参照クロック信号を発生させるための高速参照クロック発生器と、参照ランプ波等のアナログ波形を発生させるためのアナログ波形発生器を必要とする。しかしながら、データ変換レートを高くすることによって、より高速な発振器が必要になる。高速な参照クロック発生器を用いると、単一スロープ型Ａ／Ｄ変換器の回路規模が大きくなったり、回路設計が煩雑になったりするという問題があった。また、高速な参照クロック発振器から出る高周波によって、単一スロープ型Ａ／Ｄ変換器と同一の基板上に配置される他の回路に高周波ノイズを発生させるという問題があった。
さらに、参照クロック発振器に加えて、アナログ波形発生器が必要であるため、回路規模が大きくなるばかりではなく、消費電力の増大を招くという問題があった。
そこで、本発明は、上記の課題に鑑み、高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型Ａ／Ｄ変換器を提供することを目的とする。

本発明に係るＡ／Ｄ変換器は、上記の目的を達成するために、次のように構成される。
本発明に係る第１のＡ／Ｄ変換器は、アナログ入力信号をサンプリングするサンプルホールド手段と、前記サンプルホールド手段によって保持された電荷を放電する放電手段と、前記サンプルホールド手段からの信号の電圧レベルと、基準電圧レベルとを比較する比較手段と、前記サンプルホールド手段によって保持された電荷の放電開始時から所定の遅延時間が経過する毎に、基準となるステップ信号を遅延させて出力する遅延手段と、前記比較手段によって前記アナログ入力信号の電圧レベルと前記基準電圧レベルとが入れ替わった時点における、前記遅延手段から出力されたステップ信号に対応するディジタル出力信号を出力する復号手段と、前記アナログ入力信号のサンプリング動作および前記アナログ入力信号から前記ディジタル出力信号への変換動作を制御する制御手段と、を備えることを特徴とする。

上記のＡ／Ｄ変換器によれば、サンプルホールド手段がアナログ入力信号をサンプリングし、放電手段がサンプルホールド手段によって保持された電荷を放電し始めると、電荷の減少に伴って、サンプルホールド手段からのアナログ入力信号の電圧レベルが減少し始める。また、遅延手段が、比較手段によって比較されるアナログ入力信号の電圧レベルが、基準電圧レベルより小さくなるまでの間、所定の遅延時間が経過する毎にステップ信号を遅延させて出力する。これにより、高速な参照クロック発生器を用いることなくＡ／Ｄ変換処理を行うことが可能となる。

本発明に係る第２のＡ／Ｄ変換器は、前記遅延手段は、所定の前記遅延時間が経過した時、前記基準となるステップ信号の電圧レベルを変化させて出力する遅延素子を複数個縦列に接続した遅延回路であって、当該複数個の遅延素子からの各ステップ信号を出力することを特徴とする。
上記のＡ／Ｄ変換器によれば、遅延手段が、複数の遅延素子を有しており、複数のステップ信号の電圧レベルを１つずつ例えば低レベルから高レベルにして出力する。これにより、複数のステップ信号の電圧レベルを２進数のディジタル列に置き換え、このディジタル列からアナログ入力信号の電圧レベルに対応するディジタル値を得ることが可能となる。

本発明に係る第３のＡ／Ｄ変換器は、前記遅延手段は、前記基準となるステップ信号を任意の前記遅延時間で遅延させて出力することを特徴とする。
上記のＡ／Ｄ変換器によれば、遅延手段が、任意の長さの遅延時間でステップ信号を遅延させて出力する。これにより、遅延時間の長さをより短くし、かつ遅延素子数を増やせば、Ａ／Ｄ変換処理の分解能を上げることが可能となる。

本発明に係る第４のＡ／Ｄ変換器は、前記サンプルホールド手段は、充放電可能なサンプリング用キャパシタと、前記サンプリング用キャパシタの入力端子を、前記アナログ入力信号の入力端子と出力端子との間に電気的に接続するためのサンプリング用スイッチング素子と、を有するサンプルホールド回路であることを特徴とする。
上記のＡ／Ｄ変換器によれば、サンプルホールド手段が、従来のＡ／Ｄ変換器と同様のサンプリング動作によって、アナログ入力信号をサンプリングすることが可能となる。

本発明に係る第５のＡ／Ｄ変換器は、前記放電手段は、定電流を出力する定電流出力回路と、前記サンプルホールド手段によって保持された電荷を放電する時、前記定電流出力回路の出力端子を前記サンプルホールド手段の出力端子に電気的に接続するための放電用スイッチング素子と、を有する放電回路であることを特徴とする。
上記のＡ／Ｄ変換器によれば、放電手段が、回路構成の簡易な定電流出力回路を有しており、サンプルホールド手段によって保持された電荷を放電する。これにより、従来のＡ／Ｄ変換器のアナログ波形発生器から出力される参照ランプ波と同様のアナログ波を得ることが可能となる。

本発明に係る第６のＡ／Ｄ変換器は、前記定電流出力回路は、前記定電流を任意の大きさで出力することを特徴とする。
上記のＡ／Ｄ変換器によれば、定電流出力回路が、任意の大きさの定電流を出力する。これにより、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、Ａ／Ｄ変換結果を得るまでに必要なＡ／Ｄ変換処理時間を短縮することが可能となる。

本発明におけるＡ／Ｄ変換器によれば、高速な参照クロック発生器を用いることなくＡ／Ｄ変換処理を行うことができるため、回路規模や設計の手間、消費電力を大きく削減することができる。同時に、高周波ノイズの発生を抑えることができる。また、単一スロープ型Ａ／Ｄ変換器を半導体に集積化する際にも、配置デザインの設計を容易に行うことができ、半導体全体のエリアや消費電力、高周波ノイズを大きく削減することができる。

また、複数のステップ信号の電圧レベルを２進数のディジタル列に置き換え、このディジタル列からアナログ入力信号の電圧レベルに対応するディジタル値を得ることができるため、簡易な回路構成・デザインを実現することができる。
また、ステップ信号を遅延させて出力するときの遅延時間をより短くし、かつ遅延素子数を増やせば、Ａ／Ｄ変換処理の分解能を上げることができる。

また、従来のＡ／Ｄ変換器のアナログ波形発生器を用いることなく、アナログ波形発生器から出力される参照ランプ波と同様のアナログ波を得ることができるため、さらに回路規模や設計の手間、消費電力を大きく削減することができる。同時に、半導体全体のエリアや消費電力を大きく削減することができる。
また、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、Ａ／Ｄ変換結果を得るまでに必要なＡ／Ｄ変換処理時間を短縮することができる。

本実施形態に係る単一スロープ型Ａ／Ｄ変換器１０の回路構成を示すブロック図である。Ｓ／Ｈ回路１２の回路構成を示すブロック図である。遅延回路・デコーダ１６の回路構成を示すブロック図である。デコーダ部３２で生成されるステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］と、デコーダ部３２から出力されるディジタル出力信号Ｄｏｕｔとの対応関係を示す表である。本実施形態に係る単一スロープ型Ａ／Ｄ変換器１０の各入出力信号の電圧レベルを示すグラフである。従来の単一スロープ型Ａ／Ｄ変換器１００の回路構成を示すブロック図である。従来の単一スロープ型Ａ／Ｄ変換器１００のカウンタ・デコーダ１０６でカウンタされるカウンタ値Ｃと、カウンタ・デコーダ１０６から出力されるディジタル出力信号Ｄｏｕｔとの対応関係を示す表である。従来の単一スロープ型Ａ／Ｄ変換器１００の各入出力信号の電圧レベルを示すグラフである。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
（単一スロープ型Ａ／Ｄ変換器１０の回路構成）
まず、図１を参照して、本発明に係るＡ／Ｄ変換器を適用して構成される装置の一例として、単一スロープ型Ａ／Ｄ変換器１０の回路構成を説明する。

図１に示す単一スロープ型Ａ／Ｄ変換器１０は、従来技術で説明した単一スロープ型Ａ／Ｄ変換器１００が有する制御部１０１および比較器１０４に加えて、Ｓ／Ｈ回路１２、定電圧源１３および遅延回路・デコーダ１６を備えて構成される。
Ｓ／Ｈ回路１２は、制御部１０１から出力された動作制御信号φ１，φ２によってサンプリング動作を行い、アナログ入力信号Ａｉｎをサンプリングし、アナログ信号Ｖｉｎとして出力する。但し、Ｓ／Ｈ回路１２は、Ｓ／Ｈ回路１０２とその内部の回路構成が異なり、サンプルされた電荷を一定の割合で放電する放電回路の機能を兼ねている。

定電圧源１３は、負荷の大きさによらず、一定の電流量である定電流を出力する。
遅延回路・デコーダ１６は、Ａ／Ｄ変換処理を開始してから、比較結果信号ＣｏｕｔをＨレベルになるまでのＡ／Ｄ変換処理時間Ｔ_ADに応じて、内部の複数のステップ信号Ｄ₀〜Ｄ₁₅の信号を遅延させる。さらに、カウンタ・デコーダ１６は、複数のステップ信号Ｄ₀〜Ｄ₁₅を合成した合成値Ｄ［１５：０］をデコードし、Ａ／Ｄ変換処理時間Ｔ_ADに応じたディジタル出力信号Ｄｏｕｔを出力する。
この単一スロープ型Ａ／Ｄ変換器１０に入力されたアナログ入力信号Ａｉｎは、まずＳ／Ｈ回路１２に入力される。

（Ｓ／Ｈ回路１２の回路構成）
続いて、図２を参照して、Ｓ／Ｈ回路１２の回路構成を説明する。
図２に示すＳ／Ｈ回路１２は、サンプリング用アナログスイッチング素子２１、放電用アナログスイッチング素子２２、定電流源２３およびサンプリング用キャパシタ２４を備えて構成される。
サンプリング用アナログスイッチング素子２１は、制御部１０１から出力される動作制御信号φ１によって、回路を電気的に接続状態または切断状態のいずれか一方に切り替える。サンプリング用アナログスイッチング素子２１は、アナログ信号Ｖｉｎの入力端子と、アナログ信号Ｖｉｎの出力端子との間に接続される。

放電用アナログスイッチング素子２２は、制御部１０１から出力される動作制御信号φ１によって、回路を電気的に接続状態または切断状態のいずれか一方に切り替える。放電用アナログスイッチング素子２２は、サンプリング用アナログスイッチング素子２１の出力側と定電流源２３との間に接続される。
定電流源２３は、サンプリング用アナログスイッチング素子２１が電気的に接続状態である時に、一定の電流を出力する。定電流源２３の一端は、任意の大きさである基準電圧ＶＣに接続される。
サンプリング用キャパシタ２４は、アナログ信号Ｖｉｎの電圧レベルに対応する電荷を充放電する。サンプリング用キャパシタ２４の一端も、定電流源２３と同様に、基準電圧ＶＣに接続される。

Ｓ／Ｈ回路１２がサンプリング動作をしている間、サンプリング用アナログスイッチング素子２１と放電用アナログスイッチング素子２２とが、接続状態になるのと、切断状態になるのとを交互に繰り返す。Ｓ／Ｈ回路１２がアナログ信号Ｖｉｎをサンプルする動作の時、サンプリング用アナログスイッチング素子２１が接続状態となり、放電用アナログスイッチング素子２２が切断状態となる。このとき、アナログ信号Ｖｉｎの電圧レベルは、アナログ入力信号Ａｉｎの電圧レベルに依存した大きさになる。このため、サンプリング用キャパシタ２４に、アナログ入力信号Ａｉｎの電圧レベルに対応する電荷がサンプルされる。

また、アナログ信号Ｖｉｎをホールドする動作の時、サンプリング用アナログスイッチング素子２１が切断状態となり、放電用アナログスイッチング素子２２が接続状態となる。このとき、サンプリング用キャパシタ２４にサンプルされた電荷が一定の割合で放電されていく。このため、アナログ信号Ｖｉｎの電圧レベルは、サンプリング用キャパシタ２４にサンプルされたアナログ入力信号Ａｉｎの電圧レベルに対して、一定の割合で徐々に減少していく。
このＳ／Ｈ回路１２でサンプリングされたアナログ信号Ｖｉｎは、遅延回路・デコーダ１６に入力される。

（遅延回路・デコーダ１６の回路構成）
続いて、図３および図４を参照して、遅延回路・デコーダ１６の回路構成を説明する。
図３に示す遅延回路・デコーダ１６は、遅延回路部３１およびデコーダ部３２を備えて構成される。
遅延回路部３１は、遅延素子３１−１〜３１−１５から構成される。なお、図３では、遅延素子３１−１〜３１−１５のうちの遅延素子３１−３〜３１−１４を図示せず省略している。遅延素子３１−１〜３１−１５は、全て同一の回路構成であり、入力信号を遅延時間ｄだけ遅延させて出力する。

遅延素子３１−１〜３１−１５は、縦一列に接続され、入力信号を遅延時間ｄだけ遅延させて出力する。デコーダ部３２から出力されたステップ信号Ｄ₀は、まず遅延素子３１−１に入力される。遅延素子３１−１は、遅延時間ｄだけ遅延させたステップ信号Ｄ₁をデコーダ部３２に戻す。同時に、遅延素子３１−１は、遅延時間ｄだけ遅延させたステップ信号Ｄ₁を遅延素子３１−２に入力する。遅延素子３１−２は、さらに遅延時間ｄだけ遅延させたステップ信号Ｄ₂をデコーダ部３２と遅延素子３１−３とに出力する。

つまり、遅延回路部３１は、遅延素子３１−１〜３１−１５に信号が通過する度に信号を遅延時間ｄだけ遅延させて出力していくことで、時間が経過するのにつれて異なるステップ信号Ｄ₁〜Ｄ₁₅を出力するようになっている。そして、遅延素子３１−１〜３１−１５から出力されたステップ信号Ｄ₁〜Ｄ₁₅は、デコーダ部３２に入力される。
デコーダ部３２は、制御部１０１から出力される動作制御信号φ３によって制御され、変換開始時点にＬレベルからＨレベルに切り替わるステップ信号Ｄ₀を、遅延素子３１−１に出力する。また、遅延素子３１−１〜３１−１５から出力されたステップ信号Ｄ₁〜Ｄ₁₅を入力し、ディジタル出力信号Ｄｏｕｔを出力する。デコーダ部３２から出力されるディジタル出力信号Ｄｏｕｔは、単一スロープ型Ａ／Ｄ変換器１０のディジタル出力結果となる。

デコーダ部３２は、図４に示すように、遅延素子３１−１〜３１−１５から出力されたステップ信号Ｄ₀〜Ｄ₁₅を合成した「０００００００００００００００１」〜「１１１１１１１１１１１１１１１１」の合成値Ｄ［１５：０］に対応して、「００００」〜「１１１１」の４桁のディジタル出力信号Ｄｏｕｔを出力する。ステップ信号Ｄ₀〜Ｄ₁₅の電圧レベルのＬレベルは２進数の「０」に対応し、Ｈレベルは「１」に対応する。
デコーダ部３２で合成されたステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］が「０００００００００００００００１」である場合、デコーダ部３２は「００００」のディジタル出力信号Ｄｏｕｔを出力する。下位ビット桁から順番に桁が「０」から「１」に変わっていく毎に、２進数のディジタル出力信号Ｄｏｕｔも１つ大きくなる。

（単一スロープ型Ａ／Ｄ変換器１０の全体の動作）
続いて、図５を参照して、単一スロープ型Ａ／Ｄ変換器１０の全体の動作を説明する。
図５に示すグラフの縦軸は各信号の電圧レベルを示し、横軸は時間を示す。図５（ａ）はアナログ信号Ｖｉｎの電圧レベルと参照ランプ波Ｒｉｎの電圧レベルとを示し、図５（ｂ）は比較結果信号Ｃｏｕｔの電圧レベルを示し、図５（ｃ）はステップ信号Ｄ₀〜Ｄ₂・Ｄ₁₁〜Ｄ₁₅の電圧レベルを示す。

Ｓ／Ｈ回路１２は、制御部１０１からＡ／Ｄ変換処理を開始したことが通知されると、アナログ信号Ｖｉｎを一定の割合で減少させながら出力する。比較器１０４は、アナログ信号Ｖｉｎの電圧レベルと、参照ランプ波Ｒｉｎの電圧レベルとを比較し、比較結果信号Ｃｏｕｔを出力する。比較器１０４は、アナログ信号Ｖｉｎの電圧レベルが、参照ランプ波Ｒｉｎの電圧レベルより小さくなった時、比較結果信号Ｃｏｕｔの電圧レベルをＬレベルからＨレベルに変化させて出力する。遅延回路・デコーダ１６は、比較結果信号Ｃｏｕｔの電圧レベルをＬレベルで入力している間、時間の経過と共に変わるステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］を生成している。

変換開始時、アナログ信号Ｖｉｎの電圧レベルは、参照ランプ波Ｒｉｎの電圧レベルよりも小さくない。このため、比較器１０４は、比較結果信号Ｃｏｕｔの電圧レベルをＬレベルで出力する。また、ステップ信号Ｄ₀はＨレベルであり、遅延素子３１−１〜３１−１５から出力されるステップ信号Ｄ₁〜Ｄ₁₅をＬレベルである。よって、ステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］は、「０００００００００００００００１」である。

そして、変換を開始して遅延時間ｄが経過すると、遅延素子３１−１は、ステップ信号Ｄ₀の電圧レベルをＬレベルからＨレベルにして出力する。よって、ステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］は、「００００００００００００００１１」である。
さらに遅延時間ｄの時間が経過すると、遅延素子３１−２は、ステップ信号Ｄ₁の電圧レベルをＬレベルからＨレベルにして出力する。同様に、遅延時間ｄの時間が経過する度に、遅延素子３１−３〜３１−１５は、ステップ信号Ｄ₂〜Ｄ₁₅の電圧レベルを順番にＬレベルからＨレベルにして出力する。よって、ステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］は、遅延時間ｄの時間が経過する度に、下位ビット桁から順番に桁が「０」から「１」に変わっていく。

そして、参照ランプ波Ｒｉｎの電圧レベルが、アナログ信号Ｖｉｎの電圧レベルよりも小さくなると、比較器１０４は、比較結果信号ＣｏｕｔをＬレベルからＨレベルに切り替えて出力する。アナログ信号Ｖｉｎの電圧レベルが、参照ランプ波Ｒｉｎの電圧レベルよりも小さくなった時点のデコーダ１６で生成された合成値Ｄ［１５：０］は「０００００１１１１１１１１１１１」である。このため、デコーダ１６は、図４に示したように、遅延素子３１−１〜３１−１５から出力された「０００００１１１１１１１１１１１」のステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］に対応する、「１０１０」のディジタル出力信号Ｄｏｕｔを出力する。この「１０１０」が、単一スロープ型Ａ／Ｄ変換器１０に入力されたアナログ入力信号ＡｉｎをＡ／Ｄ変換処理した結果である。

図６に示した単一スロープ型Ａ／Ｄ変換器１００においては、カウンタ・デコーダ１０６がＦＣＬＫ発生器１０５から出力された高速参照クロック信号Ｒｃｌｋの立ち上がりエッジ数をカウントし、そのカウンタ値Ｃを基にしてディジタル出力信号Ｄｏｕｔを求めていた。しかしながら、本実施形態に係る単一スロープ型Ａ／Ｄ変換器１０においては、回路構成の簡易な定電流源２３を内蔵したＳ／Ｈ回路１２を用いてることにより、アナログ信号Ｖｉｎの電圧レベルと参照ランプ波Ｒｉｎの電圧レベルとを比較する。また、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いていることにより、時間が経過するのにつれて異なるステップ信号Ｄ₀〜Ｄ₁₅の合成値Ｄ［１５：０］を基にして、ディジタル出力信号Ｄｏｕｔを求める。このため、単一スロープ型Ａ／Ｄ変換器１０においては、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型Ａ／Ｄ変換処理を行うことができる。

特に、回路構成の簡易な定電流源２３を内蔵したＳ／Ｈ回路１２を用いることにより、アナログ波形発生器を用いることなく単一スロープ型Ａ／Ｄ変換処理を行うことができ、回路規模や設計の手間、消費電力を大きく削減することができる。さらに、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６を用いることにより、高速な参照クロック発生器を用いることなく単一スロープ型Ａ／Ｄ変換処理を行うことができ、さらに回路規模や設計の手間、消費電力を削減することができる。同時に、高周波ノイズの発生を抑えることができる。
また、単一スロープ型Ａ／Ｄ変換器を半導体に集積化する際にも、配置デザインの設計を容易に行うことができる。また、半導体全体のエリアや消費電力、高周波ノイズを大きく削減することができる。

（変形例）
以上の実施形態で説明した単一スロープ型Ａ／Ｄ変換器１０の回路構成、回路を構成する素子、また図面に示したステップ信号Ｄ₀〜Ｄ₁₅、遅延時間ｄ、基準電圧値等については、一例である。
例えば、遅延素子３１−１〜３１−１５の遅延時間ｄについては、所望の値に設定して良いものである。このため、遅延時間ｄをより小さく設定し、かつ遅延素子数を増やすことにより、単一スロープ型Ａ／Ｄ変換器１０の分解能を上げることができる。また、定電流源２３から出力される電流値についても、所望の値に設定して良いものである。このため、電流値をより大きく設定して、アナログ信号Ｖｉｎを放電するのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、Ａ／Ｄ変換結果を得るまでに必要なＡ／Ｄ変換処理時間Ｔ_ADを短縮することができる。

この他、遅延回路・デコーダ１６については、複数の遅延素子を用いて構成されるものであったが、これ以外にも遅延時間ｄを付加することができれば別の回路構成であっても良い。例えば、遅延回路・デコーダ１６を構成する遅延素子３１−１〜３１−１５の個数は、全部で１５個であるが、３１個や６３個等の２ⁿ−１（ｎは任意の自然数とする。）個の任意の個数であれば良い。また、同一の回路構成のインバータを２段直列に接続しても良い。また、単一スロープ型Ａ／Ｄ変換器１０は、シングルエンド信号をＡ／Ｄ変換処理するものであったが、全差動信号をＡ／Ｄ変換処理することもできる。
このように、説明された実施形態の単一スロープ型Ａ／Ｄ変換器１０に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り、様々な形態に変更することができる。

（まとめ）
本実施形態に係る単一スロープ型Ａ／Ｄ変換器１０は、回路構成の簡易な定電流源２３を内蔵したＳ／Ｈ回路１２と、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いることにより、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型Ａ／Ｄ変換処理を行うことができる。

特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラやオーディオ機器等の電子機器のパイプライン型Ａ／Ｄコンバータとして利用することができる。

１０単一スロープ型Ａ／Ｄ変換器
１２Ｓ／Ｈ回路
１３定電圧源
１６遅延回路・デコーダ
２１サンプリング用アナログスイッチング素子
２２放電用アナログスイッチング素子
２３定電流源
２４サンプリング用キャパシタ
３１遅延回路部
３１−１〜３１−１５遅延素子
３２デコーダ部
１０１制御部
１０４比較器

Claims

アナログ入力信号をサンプリングするサンプルホールド手段と、
前記サンプルホールド手段によって保持された電荷を放電する放電手段と、
前記サンプルホールド手段からの信号の電圧レベルと、基準電圧レベルとを比較する比較手段と、
前記サンプルホールド手段によって保持された電荷の放電開始時から所定の遅延時間が経過する毎に、基準となるステップ信号を遅延させて出力する遅延手段と、
前記比較手段によって前記アナログ入力信号の電圧レベルと前記基準電圧レベルとが入れ替わった時点における、前記遅延手段から出力されたステップ信号に対応するディジタル出力信号を出力する復号手段と、
前記アナログ入力信号のサンプリング動作および前記アナログ入力信号から前記ディジタル出力信号への変換動作を制御する制御手段と、
を備えることを特徴とするＡ／Ｄ変換器。
前記遅延手段は、
所定の前記遅延時間が経過した時、前記基準となるステップ信号の電圧レベルを変化させて出力する遅延素子を複数個縦列に接続した遅延回路であって、当該複数個の遅延素子からの各ステップ信号を出力することを特徴とする請求項１記載のＡ／Ｄ変換器。
前記遅延手段は、
前記基準となるステップ信号を任意の前記遅延時間で遅延させて出力することを特徴とする請求項１または２記載のＡ／Ｄ変換器。
前記サンプルホールド手段は、
充放電可能なサンプリング用キャパシタと、
前記サンプリング用キャパシタの入力端子を、前記アナログ入力信号の入力端子と出力端子との間に電気的に接続するためのサンプリング用スイッチング素子と、
を有するサンプルホールド回路であることを特徴とする請求項１〜３のいずれか１項に記載のＡ／Ｄ変換器。
前記放電手段は、
定電流を出力する定電流出力回路と、
前記サンプルホールド手段によって保持された電荷を放電する時、前記定電流出力回路の出力端子を前記サンプルホールド手段の出力端子に電気的に接続するための放電用スイッチング素子と、
を有する放電回路であることを特徴とする請求項１〜４のいずれか１項に記載のＡ／Ｄ変換器。
前記定電流出力回路は、前記定電流を任意の大きさで出力することを特徴とする請求項５記載のＡ／Ｄ変換器。