JP5001637B2 - 高電力密度デバイス用のパッケージ - Google Patents

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Description

本願は、２００５年１２月２１日出願の特許文献１、名称「ＢＯＮＤ−ＷＩＲＥＬＥＳＳ ＨＩＧＨ ＰＯＷＥＲ ＤＥＮＳＩＴＹ ＭＯＤＵＬＥ ＷＩＴＨ ＩＮＴＥＧＲＡＴＥＤ ＳＭＡＲＴＮＥＳＳ」（ＩＲ−３１７４ Ｐｒｏｖ）、２００６年１月６日出願の特許文献２、名称「ＢＯＮＤ−ＷＩＲＥＬＥＳＳ ＰＯＷＥＲ ＰＡＣＫＡＧＥ ＷＩＴＨ ＩＮＴＥＧＲＡＴＥＤ ＣＵＲＲＥＮＴ ＳＥＮＳＯＲ， ＥＳＰＥＣＩＡＬＬＹ ＳＨＯＲＴ ＣＩＲＣＵＩＴ ＰＲＯＴＥＣＴＩＯＮ」（ＩＲ−３１７５ Ｐｒｏｖ）、および２００６年１月２４日出願の特許文献３、名称「ＳＴＲＥＳＳ−ＲＥＤＵＣＥＤ ＢＯＮＤ−ＷＩＲＥＬＥＳＳ ＰＡＣＫＡＧＥ ＦＯＲ ＨＩＧＨ ＰＯＷＥＲ ＤＥＮＳＩＴＹ ＤＥＶＩＣＥＳ」（ＩＲ−３１７７ Ｐｒｏｖ）に基づき、その利益を主張するものであり、これらの特許文献のすべてに対して、優先権の主張を行い、かつそれらの開示は、参照用として、本明細書に組み込まれるものである。
本発明は、半導体デバイスパッケージ、およびその製造のプロセスに関する。
ＭＯＳＦＥＴおよびＩＧＢＴなどの電力開閉器の電力担持能力および電流担持能力は、一般に、そのパッケージによって制限される。したがって、パッケージは、電力損失と、半導体ダイの指定された限度を超える対応する加熱とを引き起こす可能性がある熱および電気抵抗を導く。
熱の問題のほかに、パッケージ誘導性も、大電流の切替に関する重要な制限要素である。寄生パッケージインダクタンスが、ダイを破壊し得る誘導過電圧を引き起こす。このようなダイは、シリコンまたはＧａＮに基づくダイとすることができる。これは、リードフレームまたは他の外部金属端子へのダイのトップメタル（ｔｏｐ−ｍｅｔａｌ）の電気接続にボンドワイヤを使用する最新のパッケージングテクノロジに特にあてはまる。
誘導過電圧を考慮に入れるために、使用されるダイは、しばしば、用途に応じて本来必要とされるよりも、はるかに高い絶縁破壊電圧を有していなければならない。
したがって、パッケージングテクノロジは、電力デバイス用のボンドワイヤレス接続技法によって、低い誘電性およびヒートシンクへのよりよい熱的接続性を達成することを試みている。このような手法の一例が、たとえば特許文献４（ＩＲ−１８３０）に示されているＤｉｒｅｃｔＦＥＴテクノロジである。
電力ダイの上部、具体的には、ＭＯＳｇａｔｅｄデバイスのソース接点、またはエミッタ接点をより大きいメタルエリアに接続することによって、パッケージは、より高い電流担持能力、よりよい熱特性、およびより低い誘導性を同時に得ることができる。（最上部電力電力電極を、以下では、ＭＯＳＦＥＴおよびＩＧＢＴの両方についてソースと呼ぶ）。
デバイスの熱的挙動、および電気的挙動を改善するための、他の技法は、デバイスのフリップチップはんだ付けをするか、大きい金属ストラップを、ダイの最上部（ソース接点またはエミッタ接点）にはんだ付けする。
大きい金属接点、または銅ストラップの主要な問題は、シリコンベースのダイなどのダイの熱膨張係数と比較した、金属のより高い熱膨張係数に起因するダイへの応力である。これは、消費者向けエレクトロニクスなどの比較的穏当な電力応用例では許容可能である場合があるが、自動車エレクトロニクスなどの厳しい環境での堅牢な使用例においては、厳しい信頼上の問題を生じる。このような極端な使用例での応力の影響は、その下のアクティブ層に起因するダイの敏感なトップメタル層への大きな損傷を引き起こす可能性がある。
ダイに誘導される応力のほかに、銅ストラップデバイス、またはＤｉｒｅｃｔＦＥＴデバイス金属製容器金属で使用されるものなどの大きい金属接点は、パッケージの長期間挙動に対する別の不利益を有する可能性がある。したがって、ダイと金属接点との間のはんだ接合は、大きい温度変化、および温度サイクリングが印加される場合に、すばやく劣化する傾向がある。
この害は、金属接点とダイ材料の熱的不一致、および異なる熱膨張によっても起こされる。これは、微細な亀裂、および接点の剥離をももたらし、はんだ接合内の熱抵抗、および電気抵抗の増加を引き起こす。その結果、パッケージ性能が影響を受ける。
したがって、ＤｉｒｅｃｔＦＥＴデバイスの金属カンは、ダイと金属カンの間の熱膨張不一致を補償するために、金属カンの内側へのダイの背面のダイ取付のために、はんだではなく、接着剤層を使用する。接着剤は、応力によって、誘導される力を、よりよく扱うことができ、また、そのより高い柔軟性のために、はんだのようには劣化しない。しかし、接着剤層は、はんだと比較して、電流担持能力は制限され、かつ熱抵抗は高くなる。
上で説明した熱的不一致問題のために、大電力パッケージには、一般に、Ｄｉｒｅｃｔ−Ｂｏｎｄｅｄ−Ｃｏｐｐｅｒ（ＤＢＣ）などの基板を使用し、このＤＢＣにより、シリコンなどのダイ基板に対する熱膨張係数のよりよい一致が得られる。
ＤＢＣ基板は、一般に、中央絶縁層を有し、この中央絶縁層は、しばしば、その最上面、および最下面に最上部導電層、および最下部導電層を有するセラミックである。これらの導電層は、しばしば、銅である。最上層には、所望に応じて、パターンを形成することができる。
この技法は、通常、ダイの１側面を、ＤＢＣの最上部導電層にはんだ付けすると同時に、反対側を、従来のワイヤボンドによって接触させることによって実施される。冷却に関する限り、ダイの片面だけが冷却され、反対側は、ワイヤボンドの熱的ボトルネックをこうむる。さらに、インダクタンスは、ワイヤボンドに起因して比較的高い。したがって、１つのダイ側面でのＤＢＣ基板テクノロジは、信頼性の問題だけについては解決するが、最適の熱的性能および低インダクタンス性能を提供することはない。
２つのＤＢＣ基板を使用し、最上部および最下部のＤＢＣ基板と、中央ダイのサンドイッチを形成することは公知である。ＤＢＣ基板は、ハーフブリッジ構成、Ｈブリッジ構成、またはフルブリッジ構成などの電力モジュールの回路網全体をも提供するので、比較的大きい。
裸のダイが、最上部ＤＢＣと最下部ＤＢＣの間にはんだ付けされる。したがって、ボンドワイヤレスダイ取付、低い誘導性、および両面冷却が対処される。
これらの構造の主要な短所は、２つの高度にカスタマイズされたＤＢＣ基板（回路網を提供するので）を使用することに伴う高いコストであり、これらのＤＢＣ基板は、１００〜３００μｍの厚さの複数の裸のダイを、基板の間で接触させる必要があるので、極端に正確であり、かつ平坦であることが必要がある。これには、極端な精度を必要とし、この精度が、生産上の主要な課題となる。したがって、そのようなＤＢＣサンドイッチテクノロジの高いコスト、および製造の課題が、この技法に関する主要な障害である。
上で説明した従来技術のパッケージのさらなる不利益は、パッケージに、電流感知機能および過電流感知機能を追加することが難かしいということである。したがって、このようなパッケージの使用に際し、電流測定センサを実施することが既知である。
このセンサは、保護回路が、危険な電流限度を検出することと、システムのシャットダウン、電流の制限、電流または電圧のディレーティングによるより低い性能でのアプリケーションの動作などの対応策を開始することを可能にする。これらの電流センサは、通常、応用例の電流通路に取り付けられる抵抗である。このような電流センサは、追加のコストを招き、取付スペースを必要とする。
電流感知能力は、電力デバイス自体に追加することもできる。したがって、電流感知は、ダイの電流担持区域内の小さい部分が、電流の流れを測定し、周知の較正技法を介してそのデバイスの全アクティブ区域を通る対応する全電流を判定するのに使用される、公知のＭＯＳＦＥＴである。
この方法による不利益は、
・ダイ上の追加スペースを必要とし、
・比較的不正確であり、
・特殊なダイ設計／レイアウトを必要とすることである。
上記のような電流感知式電力デバイスのパッケージングに関するもう１つの不利益は、電流感知機能が、主な電流の流れに比例する電圧信号を伝えるための、少なくとも別の２つの接点パッドを必要とすることである。これらの接点は、通常、ワイヤボンドを介して、外部回路網に接続された小さい低電力パッドである。
これらの接点パッドは、使用可能なダイ表面を、さらに小さくする。したがって、ボンドワイヤレス電力パッケージは、２つの小さい接点に接触する必要があるので、はるかにより複雑になり、ダイのバンプ形成（ｂｕｍｐｉｎｇ）もより複雑になる。
もう１つのさらなる不利益は、集積回路感知機能を有するダイのテスト／プロービングがむずかしいことである。電流感知オプションは、テスト時間を増やし、電流感知セルの故障に起因して、ウェハの歩留まりを下げる可能性がある。
しかし、ハーフブリッジ構成、フルブリッジ構成、またはＨブリッジ構成の電力開閉器を使用するモータードライブ、ＤＣ／ＡＣインバータ、またはＤＣ／ＤＣコンバータは、電流を非常に正確に測定し、制御することを必要とする。対応する制御ユニットが、主電流（たとえば、モーター駆動応用例の位相電流）の正確なフィードバックを得ることが重要である。
これらの目的のために、比較的高い精度を有するセンサが必要である（しばしば、広いダイナミックレンジにわたって）。したがって、このセンサとしては、非常に正確なシャント抵抗、ホールセンサ、磁気抵抗センサ、およびこの種の電流感知用の類似物を使用しなければならない。
米国仮出願第６０／７５３，３５３号 米国仮出願第６０／７５６，９８４号 米国仮出願第６０／７６１，７２２号 米国特許第６６２４５２２号公報
本発明によれば、最上部銅層内に形成されたくぼみが、ＭＯＳＦＥＴ、ＩＧＢＴなどの薄くされた半導体ダイを受ける「ケース」を形成する、新規の大電流パッケージが形成される。ドレイン接点（本明細書では、ドレイン電極とコレクタ電極とを交換可能に使用する）が、このくぼみの表面にはんだ付けされ、ダイの最上部表面は、このくぼみのリムとほぼ同一平面である。はんだ付け可能なソース（またはエミッタ）パッド、およびゲートパッド、または対応するはんだバンプが、リムの平面の上に突き出す。
ダイを裏返し、ソース（エミッタ）電極を、くぼみの最下部にはんだ付けして、取り付けることもできる。くぼみの周囲のリムは、馬蹄形（またはＵ字形）として成形することができる。あるいは、中断されたリムを有するか、またはこれを有しない任意の所望の形状とすることができる。
１つ、または複数のそのようなパッケージを、ヒートシンク上に取り付けることができる。複数のパッケージが、共通の中央絶縁層を共有していてもよい。パッケージを、ＤＢＣカードレベルで形成することができ、また個別に、またはグループで、一体化することができる。
最上部ヒートシンクを、１つ、または複数のパッケージの最上部銅層に接続して、最上部側面を形成し、したがって、二面冷却とすることができる。
１つ、または複数の導電ビアを、ＤＢＣ絶縁層を通って形成し、最下部ＤＢＣ銅層への最上部ダイ電極の接続が、抵抗性電流シャントとして働くようにすることができる。集積回路制御構造を、そのようなパッケージの最上部に接続して、それらに含まれる回路内のデバイスを制御することができる。
本発明によると、次の利益が提供される。
ａ）改善された機械的特性
ｉ）応力を減らされ、両面冷却される半導体デバイスハウジング
ｉｉ）シリコンダイと熱的に一致する膨張係数を有する材料の選択
ｉｉｉ）一致する熱膨張係数に起因する高められた信頼性
ｂ）改善された電気的特性、および熱的特性
ｉ）ダイのソース、およびドレイン（またはエミッタ／コレクタ）用の大きい接触面積を提供することによる低いインダクタンス
ｉｉ）はんだダイ取付け、および大きい接触面積を使用することによる低い電気抵抗、および熱抵抗に起因する優れた電流電力機能
ｉｉｉ）電気的分離（高電圧応用例、自動車応用例、および他の応用例に必要）
ｃ）改善された製造特性、およびハンドリング特性
ｉ）簡単なハンドリング、および電力モジュールへの一体化に適する、事前に組み立てられるディスクリート構成要素パッケージ
ｉｉ）ＤＢＣに関するよりゆるやかな精度要件
ｄ）下記に起因する低い製造コスト、およびテストコスト
ｉ）用途に固有のカスタマイゼーションなしの大量生産（この固有カスタマイゼーションは、エンドカスタマが行える）。
ｉｉ）ＤＢＣ金属製容器のくぼみへのダイ取付けを、ディスクリートダイのハンドリング、および組立ではなく、ＤＢＣカード上で行うことができる。
ｉｉｉ）組立後または組立中の電気的／パラメトリック最終テストを、パッケージ化された部品をディスクリートデバイスに分離する前に、ＤＢＣカードレベルで行うことができる。
ｉｖ）エンドカスタマへの輸送は、ＤＢＣカードアセンブリ全体を使用することによって行うことができ、これによって、洗練された追加の輸送パッケージの必要なしで保護が提供される。
ｅ）独自のカスタマの利益
ｉ）事前に組み立てられたディスクリート構成要素パッケージは、既知の電力基板の熱膨張係数と一致し、したがって、さまざまな応用例に魅力的である
ｉｉ）エンドカスタマが応用例固有回路に簡単に組み合わせることのできるパッケージ化されたディスクリートデバイスの用途上の柔軟性。
ｉｉｉ）電力基板上、または電力モジュール内で複数のＤＢＣ金属製容器に、パッケージされたダイを組み合わせることだけによる最適のロウ側およびハイ側のドライバ構成、またはハーフ／フルブリッジ構成をもたらす、さかさま、またはボトムアップなどのＤＢＣ金属製容器の内側でのさまざまなダイ取付可能性に起因する応用例柔軟性。
ｉｖ）セラミックタイプのＤＢＣ金属製容器を使用条件と一致させる（たとえば、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、および他のセラミック）ことによるコスト効率のよい材料の選択。
ｆ）オプション機能の独自の簡単な実施
ｉ）追加のＥＭＩスクリーニング機能が、ＤＢＣ金属製容器の最上部銅層を使用することによって使用可能である。
ｉｉ）追加のヒートスプレッダをＤＢＣ金属製容器の最上部に取り付けることができると同時に、ダイの最下部が、応用例の冷却される電力基板にはんだ付けされ、最高の電力密度に関する非常に効率的な両面冷却が与えられる。
ｉｉｉ）ゲートドライバＩＣなどの「インテリジェントデバイス」のダイパッケージの最上部への直接の簡単な当接、または一体化。
ｉｖ）電力リードフレーム、および信号リードフレームなどの外部電気インターフェース用の接点端子の簡単な形成。
ｇ）使用上の利益
ｉ）上で説明した使用の高い柔軟性、および異なる使用可能なオプションに起因して、本発明によると、電力管理市場の応用例の広い帯域幅をカバーすることができる。
ｉｉ）主な応用分野は、大電流または高電圧を切り替え、低インダクタンスおよびＥＭＩスクリーニングを必要とする、大電力回路および大電力モジュールである。特に関連するのが、ＭＯＳＦＥＴおよびＩＧＢＴを使用する高電力密度応用例と、自動車もしくは高い信頼性要件を有する安全にクリティカルな機能などの厳しい環境条件、または異なる温度サイクリング要件の下の応用例である。
図１〜図３は、本発明の半導体デバイス３０の第１の実施形態を示す。半導体デバイス３０は、半導体ダイ３１およびハウジング３２を備えている。
半導体ダイ３１は、シリコンベースの垂直導通（ｖｅｒｔｉｃａｌ ｃｏｎｄｕｃｔｉｏｎ）パワーＭＯＳＦＥＴとすることができる。このパワーＭＯＳＦＥＴは、一表面上に、はんだバンプ３３を受けるソース電極と、はんだバンプ３４を受けるゲート電極とを有し、反対の表面上に、はんだプリフォーム３５を受けるドレイン電極を有する。
はんだ付け可能金属パッドを、はんだバンプの代わりに使用できる。はんだペーストを、はんだプリフォームの代わりに使用できることに留意されたい。ダイ３１は、シリコンダイとして図示されているが、窒化ゲルマニウムベースのデバイス、炭化珪素デバイス、および類似物を含む任意のタイプの半導体材料とすることができる。
さらに、ダイ３１は、パワーＭＯＳＦＥＴとされているが、バイポーラトランジスタダイ、ＩＧＢＴダイ、ブレークオーバーデバイス（ｂｒｅａｋ ｏｖｅｒ ｄｅｖｉｃｅ）ダイ、ダイオードダイ、および類似物を含む任意のタイプの半導体デバイスとすることができる。
用語ＭＯＳｇａｔｅｄデバイスは、その少なくとも１つの表面上の電力電極と、オン状態とオフ状態の間でデバイスを切り替えるゲートとを有するすべてのタイプの半導体スイッチングデバイスを指す。用語ソース電極、またはソース接点は、ＭＯＳＦＥＴのソース、またはすべてのＩＧＢＴのエミッタを指す。用語ドレイン電極、またはドレイン接点、およびコレクタ電極、またはコレクタ接点は、交換可能に使用されるものである。
本発明におけるハウジング３２は、絶縁層４１の最下面に接着されている最下部導電層４０と、この絶縁層の最上部に接着されている最上部導電層４３からなるウェハとすることができる。このタイプの構造を、「ＤＢＣ」と称する。
本発明によれば、最上部導電層４３は、その中にエッチングされるか、他の形で形成され、リム５２によって少なくとも部分的に囲まれた平坦な最下部表面５１を有するくぼみ５０を有するようにパターン形成される。くぼみ５０およびリム５２の表面は、はんだ濡れを最適化し、酸化に対して金属製容器を不動態化するため、ならびにはんだと表面５１にはんだ付けされるダイの銅、シリコンまたは他の材料との合金を変更することによって信頼性を高めるために、めっきされる。たとえば、ニッケルめっきされる。
導電層４０および４３に使用される導電材料は、銅などの任意の高導電率材料であることが好ましい。中央層４１は、絶縁層４０および４３を互いに絶縁するために、任意のよい電気絶縁体とすることができ、セラミック、好ましくはＡｌ2Ｏ3とすることができる。別の例として、ＡｌＮおよびＳｉＮを使用することもできる。
層４０および４３は、任意の所望の厚さ、通常は３００μｍとされる。また、３００μｍと６００μｍの間の任意の所望の厚さとされることがある。このようなＤＢＣ材料は、市販されている。銅層４０および４３は電気的に絶縁されていなければならないが、一方の層で生成された熱が、絶縁バリヤ４１を介して、他方の導電層に流れることができるように、熱的に通じていなければならない半導体デバイスモジュールに、一般に使用されている。
本発明によれば、くぼみ５０は、通常は約１００μｍ未満の厚さとすることができるはんだ層３５と、通常は約１００μｍ未満まで薄くすることができるダイ３１とを受けるのに十分な深さを有する。図１の例では、ダイは、約７０μｍの厚さであり、はんだ３５は、約１００μｍの厚さであり、表面５１と絶縁層４１の上面との間に、１３０μｍの厚さの銅のウェブが残される。
ダイ３１は、くぼみ５０の表面５１に適切にはんだ付けされ、ダイ３１の上面は、リム５２の最上部とほぼ同一平面である。はんだバンプ３３および３４は、この平面の上に突き出し、その結果、このパッケージを反転でき、接点バンプを、ワイヤボンドの必要なしに、回路基板上のトレースにはんだ付けすることができる。
代替案では、はんだ付け可能パッドを、後のはんだ取付のために、はんだバンプの代わりに使用することができる。
ダイ３１の動作中に、ダイ３１で生成された熱は、セラミック４１を介して銅層４０に伝導され、銅層４０は、このパッケージから熱を散逸することができる。具体的には、銅層４０をヒートシンクに熱的に接続することができ、このヒートシンクは、ドレイン３５および導電層４０から電気的に絶縁される。
比較的大きいギャップが、ダイ３１の外周とリム５２の内側表面との間に存在しているが、この空間は、製造のたやすさ、および便宜さを発揮するべく、最小の寸法まで減らすことができる。さらに、残りのギャップを、絶縁ビードによって充てんすることができる。
図３は、位置３Ａおよび３Ｂのダイ３１に関する２つの他の可能な方向を概略的に示す。
銅層４３のリム５２は、図１〜図３では、馬蹄形またはＵ字形として示されている。他の構成を使用することもできる。たとえば、図４では、図１〜図３の構成要素に似た構成要素が、同一の符号で示され、層４３内のくぼみ５０は、リム５２によって完全に囲まれている。
図４Ａは、リム４３の両端が除去されるか開かれて、それぞれ、ゲート接点３４およびソース接点３３への接触が単純化されているもう１つの実施形態を示す。さらに、図４Ａの実施形態では、成形中またはゲル充てん中に、空気を含む可能性が小さい。
図５および図６は、本発明のもう１つの実施形態を示す。以下すべての図面についてそうであるように、同一の符号は、類似する構成要素を示している。
図５および図６には、ひっくり返され、そのため、ソースバンプおよびゲートバンプ（または、ＩＧＢＴもしくは類似物の同等のバンプ）が、くぼんだ平坦な表面５１に面するようにされた、図１から図４のダイ３１が示されている。したがって、図５および図６では、図１から図４の上側銅層４３が、それぞれのリムセグメント５２ａおよび５２ｂと平坦なくぼみ基部５１ａおよび５１ｂとを有するセグメント４３ａおよび４３ｂに分離されている。
短い舌６５が、くぼみ本体５１ｂから延びている。ひっくり返されたダイ３１をはんだ付けすることができ、ソースバンプ３３は、表面５１ａにはんだ付けされ、ゲートバンプ３４は、表面５１ｂにはんだ付けされ、最上部導電層４３ａ〜４３ｂ内のギャップ６６によって、ソースバンプ３３から絶縁されている。
図７および図８は、少なくとも１つの抵抗性電流シャントが、パッケージ７０（図８）内に形成されている、本発明のもう１つの実施形態を示す。図７の絶縁層４１は、銅層４０および４３がそれに接着される前に、ドリル加工または他の形で形成されるスルー開口７１を有する。スルー開口７１は、層４０および４３が絶縁体４１に接着された後に形成することもできる。適当な導電性材料７２（図８）が、開口７１を充てんして、層４０および４３を接続し、シャント抵抗を形成している。
必要なシャント抵抗は、適用例に応じて、任意の抵抗値とされ、所望の約０．１ｍΩより大きいサイズにすることができる。シャント抵抗の値は、シャント内の許容できる電力損失と、シャント抵抗７２にまたがる電圧降下７３との間の妥協である。シャント７２が、パッケージ７０の熱経路と一体化され、ダイ３１のヒートシンク、または他の熱管理冷却によって、自動的に冷却されることに留意されたい。
シャント７２の抵抗は、スルーホール７１の幾何形状および長さと、シャント材料７２の固有抵抗とに依存する。ホール７１は、円形の断面を有しているが、任意の他の形状を有することができる。その長さは、絶縁層の厚さと等しく、この厚さは、Ａｌ2Ｏ3などのセラミックの時に、３００μｍから６００μｍである。
シャント７２に使用される材料は、任意の所望の導体、たとえば、銅またははんだとすることができ、あるいは、比較的低い熱抵抗係数を有するマンガニンなどの材料とすることができる。
絶縁層２１の表面にわたって、均等に、または対称に分布されている複数の平行のシャントを、関連するダイ電極の下になる、図７で破線の円７２ａ、７２ｂ、７２ｃによって示されるように使用することもできる。これにより、より低いインダクタンス、より大きいシャント電流、およびより均等なシャント電流分布という利点を提供する。
次に、図９〜図１１を参照する。ダイ取付中に、図８のデバイスまたはパッケージ７０の表面５１に、ダイ３１をしっかり位置付け、ダイの縁がフレーム５２に接触しないようにする、はんだ止め構造が示されている。複数のくぼみまたはディンプル８０は、ダイ取付リフロープロセス中に、ダイを自己整列するために、ダイ３１の所望の位置の回りに形成される。ディンプル８０は、セラミック４１に達する丸い底部形状を有することが好ましい。
絶縁用ラッカー、または他のはんだ止めを、フレーム５２の内側で使用することも可能である。図示のように、フラックスを有するはんだペースト（これも使用することができる）ではなく、プリフォーム３５を使用して「スムーズソルダ（ｓｍｏｏｔｈ ｓｏｌｄｅｒ）」プロセスを使用することができる。
はんだプリフォーム３５を使用する時には、はんだプロセスを、フォーミングガス雰囲気内で実行し、はんだ付けプロセス中のＤＢＣ金属製容器の内側でのダイの強い移動を避けることができる。しかし、ディンプル８０は、はんだ止めとして働き、銅とセラミックとの間の温度サイクリング中の接着力に関する金属製容器の内部の応力解放ももたらす。
パッケージコストを最小にするために、図８の個々のパッケージ７０（または図１の３０）を、ＤＢＣカード上で同時に形成し、その後、そのカードからシンギュレートすることができる。したがって、ＤＢＣカード９０を図１２に示す。そのようなカードは、１３ｃｍ×１８ｃｍ（５”×７”）または１０ｃｍ×１５ｃｍ（４”×６”）などのサイズで作られ、最上部銅層および最下部銅層と共に連続的な中央セラミック層４１を有する。
これらの層を、同時にマスクし、エッチングして、前の図のように、最上部層にくぼみ５２を有し、シャント７２およびディンプル８０（図９および図１０）などの他の特徴を有する個々のパッケージ７０（または３０）を画定することができる。パッケージおよびパッケージ間のストリート（ｓｔｒｅｅｔ）９５のパターン形成の後に、さまざまなダイ３１を、パッケージ位置にロードすることができる。
ダイ３１が組み立てられ、定位置にはんだ付けされる前に、シャントをテストすることができ、パッケージをシンギュレートする前に、各パッケージをテストすることができる。さらに、パッケージにロードされたダイは、ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、および類似物の組合せなど、多様なダイとすることができる。
歩留まり損失を減らすために、シリコンダイまたは他のダイを、めいめいのパッケージ内に取り付ける前に、シャント７２値をテストすることが非常に望ましい。テストをウェハレベルで実行した後、ＤＢＣ金属製容器を、ソーイング、ダイシング、またはストリート９５での物理的破断によって、シンギュレートすることができる。
パッケージを、複数のパッケージのクラスタで一体化することができることに留意されたい。２つのパッケージクラスタが、図１２の右半分に示されており、このクラスタを、図１４に関して説明するように取り付けることができる。
ビアを、カード９０上の選択されたパッケージ位置で、およびパッケージのクラスタの選択された位置で、省略できることに留意されたい。
カード９０上でのパッケージの形成は、顧客へのパッケージの出荷に関する利益をもたらす。したがって、カードを、手付かずで顧客に出荷し、ユーザの場所でユーザによってシンギュレートすることができる。カードを、出荷のために、適切なフォイルによって保護することができ、エンドユーザによるパッケージの簡単な折り千切り、または一体化のために、事前に線を刻みつけることができる。
図１３〜図２２は、電流制御用の集積回路の包含を含むマルチデバイスパッケージ内のパッケージ３０および７０のさまざまな応用例を示す。
図１３には、上側のパターン形成された導電層１１１、最下部導電層１１２、および熱伝導セラミック絶縁層１１３を有する最下部ＤＢＣ基板１１０が示されている。ＤＢＣ支持体１１０の最下部導電層１１２を、大きいヒートシンク１２０に、はんだ１２１によってはんだ付けするか、他の形で接着によって接続する。ヒートシンク１２０は、水冷式の大きい銅ブロックとすることができる。セラミック層１１３は、パターン形成された導電層１１１を、ヒートシンク１２０から電気的に絶縁する。
ＤＢＣ １１０を、ＩＭＳ（絶縁金属基板）構造体によって置換できることに留意されたい。
ＤＢＣ １１０上の導電パターン１１１は、図示のように、パッケージ３０を受ける。導体４３は、はんだ層１３０によって、パターン１１１にはんだ付けされ、ソースバンプ３３は、図示のように、パターンにはんだ付けされる。ゲートバンプは、図１３には示されていない位置で、パターン１１１上の絶縁されたパターン形成されたランドに、はんだ付けされる。パターン１１１は、所望により、２つのパッケージ３０を相互に接続して、ハーフブリッジまたは類似物など、所望の回路を形成している。
さらなる導電ヒートシンクまたは板１３１を、はんだ、または導電性接着剤によって、デバイス３０の導電セグメントに取り付けて、デバイス３０に追加の両面冷却を提供することができる。導電板１３１は、絶縁層３１によって、デバイス３０から電気的に絶縁される。
図１４は、図１３のアセンブリと似ているが、共通のセラミック層１４１を有する２つのデバイス３０のクラスタ１４０が、パターン形成された導電層１１１上に取り付けられているアセンブリを示す。クラスタ１４０は、たとえばシャント７２を伴うか、または伴わない、たとえば図１２の右下に示したものとすることができる。
図１５は、デバイス３０について、図１３の形で取り付けられたシャント７２を有する図８のデバイス７０のアセンブリを示す。図１５には、それぞれ左側のデバイス７０の銅層４０、およびパターン形成された導体１１１に接続された端子１５０および１５１を含む外部バスバー、またはリードフレームが示されている。端子１５０および１５１は、外部回路への接続用の端子を提供し、端子１５０は、インバータおよび類似物などの切替えに必要な、ＤＣバスキャパシタまたは他の構成要素を取り付けるための回路網の第２レベルを形成することができる。
端子１５０および１５１は、望みに応じて、角度付きとすることができ、あるいは、まっすぐの導体とすることができ、ＤＢＣ １１０の境界を超えて延びる。デバイス３１のゲートをドライバＩＣに接続するため、または、パターン形成された導体１１１上の温度センサ、電圧センサ、および電流センサなどのセンサへの接続を確立するために、より小さい信号コネクタを設けることもできる。
図１６は、デバイス７０および３０がＤＢＣ １１０上に取り付けられている、図１３および図１５のアセンブリに似たアセンブリを示す。図１６には、追加の銅接点１５０と、板１５１を導体４０および１５０に、したがってパターン形成された導体１１１にはんだ付けするためのはんだ層１５２を有する金属板１５１も示されている。板１５１は、自動車で重要な、追加のＥＭＩフィルタ網の必要を減らすＥＭＩスクリーニングプレートとして働く。板１５１は、パッケージ３０および７０に対する上側ヒートシンクとしても働く。
図１７は、図１６のパッケージを示す。このパッケージでは、概略的に示されたＩＣダイ１６０が、はんだ１６１によって、デバイス７０の上に取り付けられ、導電トレース（図示せず）上のワイヤボンド１６２、１６３によって、デバイス７０内のダイ３１にワイヤボンディングされている。
ボール接点１７１を有するもう１つの制御ＩＣダイ１７０が、デバイス３０の上に取り付けられ、図示されていないトレースによってダイ３１に接続されている。ＩＣ１６０および１７０は、ゲートドライバ、モータードライバ、モーションコントロールＩＣ、入出力通信ＩＣ、および類似物など、マイクロコントローラ機能までの任意の所望のタイプとすることができる。
トレース接続は、絶縁層４１を通るビアによって形成することができる。より具体的には、ＩＣダイ１６０は、はんだ１６１によって導体４０に裏側をはんだ付けされ、その後、ダイ３１にワイヤボンディングされる。裸のＩＣ １７０は、デバイス３０の上にフリップチップはんだ付けされ、このデバイス３０は、ＩＣ １７０のボールグリッドアレイと一致する適切に構成されたパターンを有する。
図１８は、事前にパッケージ化されたＩＣ １８０および１８１が、それぞれ、図１７の裸のダイ１６０および１７０の代わりに使用されている２つのデバイス３０を有する、図１７のアセンブリに似たアセンブリを示す。図示されていないビアフィードスルーを使用して、ＩＣ １８０および１８１から、ダイ３１への接続を行うことができる。
図１９は、コンポジット１４０で２つのＤＢＣ金属製容器に、はんだ付けされてパッケージ化されたＩＣ １９０を有する図１４のアセンブリを示す。銅層４０の表面は、複数のＩＣ端子１９１、１９２（２つだけを図示）と一致し、これを受けるように、適切にパターン形成される。
図２０は、導電層４０のパターン形成された最上部に、および導電パターン１１１に接続される導体２０１にＩＣ ２００が接続されている、単一のデバイス７２のデバイスアセンブリを示す。外部インターフェース端子２０２が、はんだ２０３によって層４０にはんだ付けされ、他の外部要素を受けることができる。この配置は、ＩＣ ２００が、シャント７２での電圧降下を測定し、図示されない適切な予測回路に供給し、これを制御することを可能にする。
図２１は、ダイ３１内の電流および電圧を分析し、適切な制御機能を開始するために、はんだまたは接着剤２１１によって導体４０の上に固定され、パッド（図示せず）層４０に電気的に接続された電力デバイス３１の制御用の能動受動構成要素を回路２１０基板が含む、図１７の構成を示す。パターン１１１にはんだ付けされた接点２１２も、スマートボード２１０に接続される。
図２２は、ＥＭＩスクリーニングプレート２２０が追加され、外部電力端子２２１、２２２も追加された、図２１のアセンブリに似たアセンブリを示す。
重要なことは、モールドコンパウンド２３０が、パッケージをカプセル化するために追加されていることである。類似するモールドコンパウンドを、前に説明した他のアセンブリに適用することができる。
以上本発明を、その特定の実施形態に関して説明したが、多数の他の変形形態、および修正形態、ならびに他の用途が、当業者に明白であると思う。したがって、本発明は、本明細書の特定の開示によって限定されるものではない。
本発明のパッケージの平面図である。 図１の切断線２−２における、図１の断面図である。 パッケージの半導体ダイの別の方位を示す、図１および図２の分解透視図である。 本発明のパッケージの別の構造を示す平面図である。 本発明のパッケージの別の構造を示す平面図である。 ダイが反転されている、図１〜図３のパッケージのもう１つの代替案を示す平面図である。 図５の実施形態を示す分解透視図である。 抵抗性シャントビアがＤＢＣ基板内に形成されている、本発明のもう１つの実施形態を示す平面図である。 ＤＢＣウェハの上側銅層内のくぼみ内のＭＯＳＦＥＴダイをさらに示す、図７の切断線８−８に沿う断面図である。 図２と似ているが、はんだリフロー中にダイを位置決めするためのはんだ止めディンプルをさらに含む、本発明のパッケージを示す断面図である。 図９の平面図である。 ＤＢＣウェハ内の複数の抵抗性シャントビアを有する図９のパッケージを示す分解透視図である。 本発明のパッケージをウェハスケールで処理でき、個別に、または選択されたグループで一体化できるＤＢＣカードを示す図である。 上側ヒートシンクをも伴う共通ヒートシンク上の複数のパッケージのアセンブリを示す図である。 隣接するパッケージが、ＤＢＣの共通中央絶縁層を共用する、図１３のアセンブリに似たアセンブリを示す図である。 抵抗性ビアシャントおよびパッケージ用の金属インターフェース端子を有する少なくとも２つのパッケージのアセンブリを示す図である。 ＥＭＩスクリーニングプレートがパッケージの上にあり、１つのデバイスが抵抗性シャントを有する、図１３のアセンブリに似たアセンブリを示す図である。 個々のデバイスの上に取り付けられた制御集積回路（ＩＣ）を有する、図１６のアセンブリに似たアセンブリを示す図である。 電力デバイスの上に固定されたパッケージ化されたＩＣを有するアセンブリを示す図である。 ２つのデバイスに共通する１つのＩＣを有する、本発明の新規のパッケージのもう１つのアセンブリを示す図である。 抵抗性ビアシャントを有する電力デバイスの最上部接点と最下部接点の両方にＩＣが接触する、もう１つのアセンブリを示す図である。 電力デバイスの上に取り付けられ、これに接続された回路基板を有する、本発明の新規なアセンブリを示す図である。 ＥＭＩスクリーン、「スマート」回路基板、およびプラスチック成形本体を有する、本発明による新規なアセンブリを示す図である。
符号の説明
３０ 半導体デバイス
３１ 半導体ダイ
３２ ハウジング
３３ はんだバンプ
３４ はんだバンプ
３５ はんだプリフォーム
４０ 最下部導電層
４１ 絶縁層
４３ 最上部導電層
４３ａ セグメント
４３ｂ セグメント
５０ くぼみ
５１ 最下部表面
５１ａ くぼみ基部
５１ｂ くぼみ基部
５２ リム
５２ａ リムセグメント
５２ｂ リムセグメント
６５ 舌
６６ ギャップ
７０ パッケージ
７１ スルーホール
７２ 導電性材料
７２ａ 破線の円
７２ｂ 破線の円
７２ｃ 破線の円
７３ 電圧降下
８０ ディンプル
９０ ＤＢＣカード
９５ ストリート
１１０ 最下部ＤＢＣ基板
１１１ 導電層
１１２ 最下部導電層
１１３ 熱伝導セラミック絶縁層
１２０ ヒートシンク
１２１ はんだ
１３０ はんだ層
１３１ 導電ヒートシンクまたは板
１４０ クラスタ
１４１ セラミック層
１５０ 端子
１５１ 端子
１５２ はんだ層
１６０ ＩＣダイ
１６１ はんだ
１６２ ワイヤボンド
１６３ ワイヤボンド
１７０ 制御ＩＣダイ
１７１ ボール接点
１８０ ＩＣ
１８１ ＩＣ
１９０ ＩＣ
１９１ ＩＣ端子
１９２ ＩＣ端子
２００ ＩＣ
２０１ 導体
２０２ 外部インターフェース端子
２０３ はんだ
２１０ 回路
２１１ はんだまたは接着剤
２１２ 接点
２２０ ＥＭＩスクリーニングプレート
２２１ 外部電力端子
２２２ 外部電力端子
２３０ モールドコンパウンド

Claims (50)

  1. 平坦で平行な第１のおよび第２の表面の上に電極を有する半導体ダイと、前記ダイを支持する金属製容器とを有する半導体デバイスパッケージであって、前記支持金属製容器が、最上部のおよび最下部の平行な表面と、それぞれ前記最上部のおよび最下部の表面上の最上部のおよび最下部の導電層とを有する薄い絶縁本体を含み、前記最上部導電層が、平坦な最下部ウェブ表面を画定するその中のくぼみと、前記平坦な最下部ウェブ表面の周囲の少なくとも一部の回りに延びる直立したリム部分とを有し、前記ダイは、第２表面上の前記電極が前記平坦な最下部ウェブ表面に機械的におよび電気的に固定された状態で、前記くぼみの中に配置され、前記ダイの前記第１表面は、前記リム部分の最上部自由表面と同一面である半導体デバイスパッケージ。
  2. 前記ダイは、シリコンＭＯＳｇａｔｅｄデバイス、またはＩＧＢＴであり、かつ前記電極は、それぞれ、ソース電極およびドレイン電極である、請求項１に記載の半導体デバイスパッケージ。
  3. 前記第１電極は、前記リムの平面を超えて延びるバンプ接点である、請求項２に記載の半導体デバイスパッケージ。
  4. 前記第１電極は、はんだ付け可能なパッドである、請求項２に記載の半導体デバイスパッケージ。
  5. 前記支持金属製容器は、ＤＢＣウェハであり、前記絶縁本体は、セラミックであり、前記最上部のおよび最下部の接点は、銅である、請求項１に記載の半導体デバイスパッケージ。
  6. 前記最下部接点は、約３００μｍの厚さを有する銅であり、前記くぼみは、前記ダイの厚さと前記ダイの最下部の前記電極の厚さとの合計と等しい深さを有する、請求項１に記載の半導体デバイスパッケージ。
  7. 前記絶縁本体は、約６００μｍ厚であり、前記最上部のおよび最下部の接点は、ともに約３００μｍ厚である、請求項５に記載の半導体デバイスパッケージ。
  8. 前記リムは、概ねＵ字形である、請求項１に記載の半導体デバイスパッケージ。
  9. 前記ダイの第２表面上の電極は、前記くぼみの表面にはんだ付けされている、請求項１に記載の半導体デバイスパッケージ。
  10. 前記支持金属製容器は、ＤＢＣウェハであり、前記絶縁性本体は、セラミックであり、前記最上部のおよび最下部の接点は、銅である、請求項３に記載の半導体デバイスパッケージ。
  11. 前記最下部接点は、約３００μｍの厚さを有する銅であり、前記くぼみは、前記ダイの厚さと前記ダイの最下部の前記電極の厚さとの合計と等しい深さを有する、請求項３に記載の半導体デバイスパッケージ。
  12. 前記リムは、おおむねＵ字形である、請求項５に記載の半導体デバイスパッケージ。
  13. 前記リムの両端は開いている、請求項５に記載の半導体デバイスパッケージ。
  14. 前記ダイの第２表面上の電極は、前記くぼみの表面にはんだ付けされる、請求項５に記載の半導体デバイスパッケージ。
  15. 分離ストリートによって分離された、同一の横方向の間隔を有する複数の半導体パッケージを含むウェハスケールＤＢＣカードであって、前記各パッケージは、それぞれ、平坦で平行な第１のおよび第２の表面、および各表面の上に位置する、電極を有する半導体ダイと、前記ダイを支持する支持金属製容器とを有し、前記支持金属製容器は、最上部のおよび最下部の平行な表面と、それぞれ前記最上部のおよび最下部の表面上の最上部のおよび最下部の導電層とを有する薄い絶縁本体を有し、前記最上部導電層は、平坦な最下部ウェブ表面を画定するその中のくぼみと、前記平坦な最下部ウェブ表面の周囲の少なくとも一部の回りに延びる直立したリム部分とを有し、前記ダイは、第２表面上の前記電極が前記平坦な最下部ウェブ表面に機械的におよび電気的に固定された状態で、前記くぼみの中に配置され、前記ダイの前記第１表面は、前記リム部分の最上部自由表面と同一平面であり、前記絶縁本体は、前記カードの面積全体にわたって連続的であり、これにより、前記絶縁本体は、前記パッケージを互いに分離するために、前記ストリートの区域で切断可能となっている、ウェハスケールＤＢＣカード。
  16. 前記各パッケージにおける前記ダイは、シリコンＭＯＳｇａｔｅｄデバイスであり、前記電極は、それぞれ、ソース電極およびドレイン電極であり、前記第１電極は、前記リムの平面を超えて延びるバンプ接点である、請求項１５に記載のウェハスケールＤＢＣカード。
  17. 前記パッケージのそれぞれにおいて、前記最下部接点は銅であり、前記最下部接点は、約３００μｍの厚さを有し、前記くぼみは、前記ダイの厚さと前記ダイの最下部の前記電極の厚さとの合計と等しい深さを有する、請求項１６に記載のウェハスケールＤＢＣカード。
  18. 前記パッケージのそれぞれにおいて、前記リムは、おおむねＵ字形の形状を有する、請求項１６に記載のウェハスケールＤＢＣカード。
  19. 前記パッケージのそれぞれにおいて、前記リムは、前記ダイの両側にある、請求項１６に記載のウェハスケールＤＢＣカード。
  20. 前記パッケージのそれぞれにおいて、前記第２表面上の前記電極は、前記くぼみの表面にはんだ付けされている、請求項１６に記載のウェハスケールＤＢＣカード。
  21. 前記ウェブ表面上の前記ダイを囲み、前記ダイを、前記平坦な最下部ウェブ表面上の所定の位置に位置付ける、ダイ位置位置付け構造体をさらに含む、請求項１に記載の半導体デバイスパッケージ。
  22. 前記ダイ位置位置付け構造体は、前記ウェブ内に、間隔を有する複数のくぼみを有する、請求項２１に記載の半導体デバイスパッケージ。
  23. 前記ダイの第２表面上の前記電極は、前記くぼみの表面にはんだ付けされている、請求項２１に記載の半導体デバイスパッケージ。
  24. 前記ダイの第２表面上の前記電極は、前記くぼみの表面にはんだ付けされている、請求項２２に記載の半導体デバイスパッケージ。
  25. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の前記電極と前記最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項１に記載の半導体デバイスパッケージ。
  26. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の電極と前記最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項２に記載の半導体デバイスパッケージ。
  27. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の前記電極と前記最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項５に記載の半導体デバイスパッケージ。
  28. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の前記電極と前記最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項９に記載の半導体デバイスパッケージ。
  29. 前記パッケージのうちの少なくとも１つの前記絶縁本体は、前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の電極と前記最下部導電層との間に電気的に接続された抵抗性シャント材料とを有する、請求項１５に記載のウェハスケールＤＢＣカード。
  30. 前記パッケージのそれぞれにおいて、前記第２表面上の前記電極は、前記くぼみの表面にはんだ付けされている、請求項２９に記載のウェハスケールＤＢＣカード。
  31. 平坦な表面を有するヒートシンク本体をさらに有し、前記支持金属製容器の最下部表面上の前記導電層は、前記ヒートシンクの平坦な表面に電気的におよび機械的に固定されている、請求項１に記載の半導体デバイスパッケージ。
  32. 前記ヒートシンク内の流体冷却材チャネルをさらに含む、請求項３１に記載の半導体デバイスパッケージ。
  33. 前記ダイは、シリコンＭＯＳｇａｔｅｄデバイスであり、前記電極は、それぞれソース電極およびドレイン電極である、請求項３１に記載の半導体デバイスパッケージ。
  34. 前記支持体はＤＢＣウェハであり、前記絶縁本体はセラミックであり、前記最上部のおよび最下部の接点は銅である、請求項３１に記載の半導体デバイスパッケージ。
  35. 前記ダイの第２表面上の電極は、前記くぼみの表面にはんだ付けされる、請求項３１に記載の半導体デバイスパッケージ。
  36. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の第２表面上の電極と、前記最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項３１に記載の半導体デバイスパッケージ。
  37. 前記ヒートシンクの平坦な表面に固定され、前記パッケージのそれぞれの最上部のおよび最下部の電極が、互いに間隔を置かれた状態で、他のパッケージから横に間隔を置かれた、前記第１パッケージと同一の第２パッケージをさらに含む、請求項３１に記載の半導体デバイスパッケージ。
  38. 前記パッケージのそれぞれの絶縁本体は、前記本体のそれぞれに共通する連続層である、請求項３７に記載の半導体デバイスパッケージ。
  39. 前記パッケージのそれぞれの最上部導電層の最上部に固定され、これを電気的に接続する共通の平坦な導電ヒートシンクをさらに含む、請求項３７に記載の半導体デバイスパッケージ。
  40. 前記パッケージのそれぞれの最上部導電層の最上部に固定され、これを電気的に接続する共通の平坦な導電ヒートシンクをさらに含む、請求項３８に記載の半導体デバイスパッケージ。
  41. 前記絶縁本体内の少なくとも１つのビアと、前記ビア内の、前記第２表面上の前記電極と最下部導電層との間に電気的に接続された抵抗性シャント材料とをさらに含む、請求項３７に記載の半導体デバイスパッケージ。
  42. 前記パッケージのそれぞれの絶縁本体は、前記本体のそれぞれに共通する連続層である、請求項４１に記載の半導体デバイスパッケージ。
  43. 前記パッケージのそれぞれの最上部導電層の最上部に固定され、これを電気的に接続する共通の平坦な導電ヒートシンクをさらに含む、請求項４１に記載の半導体デバイスパッケージ。
  44. 前記ダイの最上部表面上の電極に接続された、少なくとも１つの端子を有する集積回路デバイスをさらに含む、請求項１に記載の半導体デバイスパッケージ。
  45. 前記ダイの最上部表面上の電極に接続された、少なくとも１つの端子を有する集積回路デバイスをさらに含む、請求項１４に記載の半導体デバイスパッケージ。
  46. 前記ダイの最上部表面上の電極に接続された、少なくとも１つの端子を有する集積回路デバイスをさらに含む、請求項２５に記載の半導体デバイスパッケージ。
  47. 前記ダイの最上部表面上の電極に接続された、少なくとも１つの端子を有する集積回路デバイスをさらに含む、請求項３０に記載のウェハスケールＤＢＣカード。
  48. 前記ダイの最上部表面上の電極に接続された、少なくとも１つの端子を有する集積回路デバイスをさらに含む、請求項３１に記載の半導体デバイスパッケージ。
  49. 前記パッケージのうちの１つの上に取り付けられ、前記パッケージのうちの前記１つの最上部電極に接続された、１つの端子を有する集積回路デバイスをさらに含む、請求項３７に記載の半導体デバイスパッケージ。
  50. 前記パッケージのうちの１つの上に取り付けられ、前記パッケージのうちの１つの最上部電極に接続された、１つの端子を有する集積回路デバイスをさらに含む、請求項４６に記載の半導体デバイスパッケージ。
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