JP4995273B2 - 異なる電圧を使用する不揮発性記憶装置のための検証動作 - Google Patents

Description

本発明は、不揮発性メモリの技術に関する。

半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、フラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。

ＥＥＰＲＯＭとフラッシュメモリは、両方とも、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に設けられており、そのフローティングゲートから絶縁されている。トランジスタの閾値電圧は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。

ＮＡＮＤフラッシュメモリ装置などのＥＥＰＲＯＭまたはフラッシュメモリ装置をプログラムする場合、一般にプログラム電圧が制御ゲートに印加され、ビットラインが接地される。チャネルからの電子は、フローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇してメモリセルがプログラム状態になる。プログラミングについてのさらなる情報は、米国特許第６，８５９，３９７号、発明の名称「Source Side Self Boosting Technique for Non-Volatile Memory」と、米国特許第６，９１７，５４２号、発明の名称「Detecting Over Programmed Memory」と、米国特許第６，８８８，７５８号、発明の名称「Programming Non-Volatile Memory」に記載されている。引用した３つの特許はその全体を参照することにより本明細書に組み込まれる。

多くの場合、プログラム電圧は一連のパルス（プログラミングパルスと呼ばれる）として制御ゲートに印加され、パルスの大きさはパルス毎に大きくなる。プログラミングパルス間では、プログラムされているメモリセルがその目標レベルに到達したかどうかを判断するために、１つまたは複数の検証動作のセットを実行する。メモリセルがその目標レベルに到達している場合は、そのメモリセルについてのプログラミングは停止する。メモリセルがその目標レベルに到達していない場合は、そのメモリセルに対してプログラミングは続行する。

フラッシュメモリシステムの一例はＮＡＮＤ構造を使用し、２つの選択ゲート間に複数のトランジスタを直列で配列することを含む。直列のトランジスタと選択ゲートをＮＡＮＤストリングと呼ぶ。

一般的なＮＡＮＤフラッシュメモリ装置では、メモリセルは特定の順序でプログラムされ、ソース側選択ゲートの隣にあるワードライン上のメモリセルが最初にプログラムされる。以後、隣接するワードラインの上のメモリセルがプログラムされ、続いて次に隣接するワードライン上のメモリセルがプログラムされる等、ドレイン側選択ゲートの隣の最後のワードライン上のメモリセルまでプログラミングが続く。

プログラムされたメモリセルは消去状態にあるメモリセルよりも高い閾値電圧を有するため、ＮＡＮＤストリング内のより多くのメモリセルがプログラムされるにつれて、非選択ワードライン下のチャネル領域の導電率は低下する。チャネル抵抗のこの増加がメモリセルのＩＶ特性を変化させる。特定のメモリセルがプログラムされていた（そして検証されていた）場合、選択されたワードラインよりも高位のワードライン上の全てのメモリセルは未だ消去状態にある。従って、それらのワードライン下のチャネル領域はよく導通し、実際の検証動作の間に相対的に高いセル電流を生じさせる。しかしながら、ＮＡＮＤストリングの全てのメモリセルが所望の状態にプログラムされた後では、セルの大部分がプログラム状態の１つにプログラムされるため（一方で、より少ない数、平均すると２５％が消去状態に留まる）、それらのワードライン下のチャネル領域の導電率は通常は低下する。その結果として、プログラミングの間に既に実行された検証動作と比較すると流れる電流が少ないため、ＩＶ特性は変化する。低下した電流はメモリセルの閾値電圧の見かけのシフトを引き起こし、データ読み出し時にエラーにつながる場合がある。この影響は、バックパターンエフェクトと呼ばれる。

本明細書では、バックパターンエフェクトに起因するエラーを抑制する技術を説明する。不揮発性記憶素子のプログラミング中（あるいは、場合によっては、プログラミング後の読み出し動作中）の検証動作を含むデータ検出動作を実行するときに、プログラミング動作を受けた非選択ワードラインに第１電圧が使用され、プログラミング動作を受けていない非選択ワードラインに第２電圧が使用される。

一実施形態は、接続された不揮発性記憶素子のグループ内の特定の不揮発性記憶素子に特定電圧を印加するステップと、前回の対応する消去以後に１または複数のプログラミング処理をすでに受けているグループ内の１または複数の不揮発性記憶素子に第１電圧を印加するステップと、前回の対応する消去以後にプログラミング処理を受けていないグループ内の２以上の不揮発性記憶素子に第２電圧を印加するステップと、特定電圧の印加に応じて特定の不揮発性記憶素子に関する状態を検出するステップを有する。第１電圧と第２電圧は、特定電圧を印加する間に印加される。

一実施形態は、接続された不揮発性記憶素子のグループ内の特定の不揮発性記憶素子に特定電圧を印加するステップと、特定の不揮発性記憶素子のソース側にあるグループ内の１または複数の不揮発性記憶素子に第１電圧を印加するステップと、特定の不揮発性記憶素子のドレイン側にあるグループ内の２以上の不揮発性記憶素子に第２電圧を印加するステップと、特定の不揮発性記憶素子及び特定電圧に関する状態を検出するステップとを有する。第１電圧及び第２電圧は、特定電圧を印加することに関連して印加される。

一実施形態は、接続された不揮発性記憶素子のグループ内の特定の不揮発性記憶素子に特定電圧を印加するステップと、前回の対応する消去以後に１つまたは複数のプログラミング処理をすでに受けているグループ内の１または複数の不揮発性記憶素子に第１電圧を印加するステップと、前回の対応する消去以後にプログラミング処理を受けていないグループ内の１または複数の不揮発性記憶素子に第２電圧を印加するステップと、特定の不揮発性記憶素子に隣接する不揮発性記憶素子に第３電圧を印加するステップと、特定の不揮発性記憶素子及び特定電圧に関する状態を検出するステップとを有する。第１電圧、第２電圧、及び、第３電圧は特定電圧と連携して印加される。

一実施形態は、接続された不揮発性記憶素子のグループ内の特定の不揮発性記憶素子に特定電圧を印加するステップと、特定の不揮発性記憶素子のソース側にあるグループ内の１または複数の不揮発性記憶素子に第１電圧を印加するステップと、特定の不揮発性記憶素子のドレイン側にあるグループ内の１または複数の不揮発性記憶素子の第１セットに第２電圧を印加するステップと、特定の不揮発性記憶素子のドレイン側にあるグループ内の１または複数の不揮発性記憶素子の第２セットに第１電圧を印加するステップと、第１電圧と第２電圧の印加を含む読み出し動作の一部として特定の不揮発性記憶素子に関連する状態を検出するステップとを有する。

１つの例の実装形態は、複数の不揮発性記憶素子と、本明細書に説明する処理を実行するためのその複数の不揮発性記憶素子と通信する管理回路とを備える。

ＮＡＮＤストリングの平面図である。 ＮＡＮＤストリングの等価回路図である。 ＮＡＮＤストリグの断面図である。 ＮＡＮＤフラッシュメモリセルのアレイの一部のブロック図である。 不揮発性メモリシステムのブロック図である。 不揮発性メモリシステムのブロック図である。 検出ブロックの一実施形態を示すブロック図である。 メモリアレイのブロック図である。 不揮発性メモリをプログラムする処理の一実施形態を説明するフローチャートである。 不揮発性メモリセルの制御ゲートに印加される波形の例である。 読み出し／検証動作中における特定の信号の動作を説明するタイミング図である。 ＮＡＮＤストリング、及び、検証動作中にＮＡＮＤストリングに印加される電圧のセットを示す図である。 ＮＡＮＤストリング、及び、読み出し動作中にＮＡＮＤストリングに印加される電圧のセットを示す図である。 プログラミング及び読み出しのプロセスの一実施形態を説明するフローチャートである。 閾値電圧の分布の例のセットを示す図である。 閾値電圧の分布の例のセットを示す図である。 種々の閾値電圧の分布を示し、不揮発性メモリをプログラムする処理を説明する図である。 種々の閾値電圧の分布を示し、不揮発性メモリをプログラムするための処理を説明する図である。 種々の閾値電圧の分布を示し、不揮発性メモリをプログラムするための処理を説明する図である。 一実施形態における不揮発性メモリをプログラムする順序を示す表である。 ＮＡＮＤストリング、及び、検証処理の間にＮＡＮＤストリングに印加される電圧のセットを示す図である。 ＮＡＮＤストリング、及び、検証処理の間にＮＡＮＤストリングに印加される電圧のセットを示す図である。 ＮＡＮＤストリング、及び、読み出し処理の間にＮＡＮＤストリングに印加される電圧のセットを示す図である。 ＮＡＮＤストリング、及び、読み出し処理の間にＮＡＮＤストリングに印加される電圧のセットを示す図である。

本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれているとともに直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットライン１２６のＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２２は、ソースライン１２８へのＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。トランジスタ１００、１０２、１０４、及び１０６のそれぞれは制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧは、ワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６はそれぞれがメモリセルである。他の実施形態では、メモリセルは複数のトランジスタを有してよい、あるいは図１または図２に示されているものと異なってよい。選択ゲート１２０は選択ラインＳＧＤに接続されている。選択ゲート１２２は選択ラインＳＧＳに接続されている。

図３は、上記のＮＡＮＤストリングの断面図を示す。図３に示すように、ＮＡＮＤストリングのトランジスタは、ｐウェル領域１４０内に形成される。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、及び１０６ＣＧ）とフローティングゲート（１００ＦＧ，１０２ＦＧ、１０４ＦＧ、及び１０６ＦＧ）からなる積層ゲート構造を有している。制御ゲートとフローティングゲートは、通常はポリシリコン層を堆積することにより形成される。フローティングゲートは、ｐウェルの表面上の酸化物または他の誘電体膜の上部に形成されている。制御ゲートはフローティングゲート上にあり、ポリシリコン間誘電体層が制御ゲートとフローティングゲートを分離している。メモリセル（１００、１０２、１０４、及び１０６）の制御ゲートは、ワードラインを構成する。Ｎ＋ドープ拡散領域１３０、１３２、１３４、１３６及び１３８は、隣接しているセルの間で共有されており、それを通してセルは相互に直列に接続されてＮＡＮＤストリングを構成する。これらのＮ＋ドープ領域はセルのソース及びドレインを構成する。たとえば、Ｎ＋ドープ領域１３０は、トランジスタ１２２のドレインとトランジスタ１０６のソースとして機能し、Ｎ＋ドープ領域１３２は、トランジスタ１０６のドレインとトランジスタ１０４のソースとして機能し、Ｎ＋ドープ領域１３４は、トランジスタ１０４のドレインとトランジスタ１０２のソースとして機能し、Ｎ＋ドープ領域１３６は、トランジスタ１０２のドレインとトランジスタ１００のソースとして機能し、Ｎ＋ドープ領域１３８は、トランジスタ１００のドレインとトランジスタ１２０のソースとして機能する。Ｎ＋ドープ領域１２６はＮＡＮＤストリングのためのビットラインに接続されている。また、Ｎ＋ドープ領域１２８は複数のＮＡＮＤストリングのための共通のソースラインに接続している。

図１から図３はＮＡＮＤストリングの中の４個のメモリセルを示しているが、４つのトランジスタの使用は例としてのみ示されていることに注意する。本明細書に説明する技術とともに使用するＮＡＮＤストリングは、４個未満のメモリセルまたは４個を超えるメモリセルを有し得る。例えば、いくつかのＮＡＮＤストリングは８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル等を含む。本明細書の説明はＮＡＮＤストリングの中の特定の数のメモリセルに制限されない。

各メモリセルは、アナログまたはデジタル形式で表されたデータを記憶することができる。１ビットのデジタルデータを記憶するときに、メモリセルの可能な閾値電圧の範囲は、論理データ「１」と「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、電圧閾値は、メモリセルが消去された後には負になり、論理「１」と定義される。閾値電圧はプログラム動作後には正となり、論理「０」と定義される。閾値電圧が負であるときに、制御ゲートに０ボルトを印加することにより読み出しが試みられると、メモリセルがオンして論理１が記憶されていることを示す。閾値電圧が正のときに、制御ゲートに０ボルトを印加することにより読み出し動作が試みられると、メモリセルはオンにならずに論理０が記憶されていることを示す。１ビットのデジタルデータを記憶するメモリセルはバイナリメモリセルと呼ばれる。

メモリセルは、複数ビットのデジタルデータを記憶することもできる。このようなメモリセルは、マルチ状態メモリセルと呼ばれる。マルチ状態メモリセルの閾値電圧ウィンドウは多くの状態に分割される。例えば、４つの状態が使用される場合、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられる４つの閾値電圧範囲がある。ＮＡＮＤ型メモリの一例では、消去動作後の閾値電圧は負であり「１１」と定義される。正の閾値電圧は「１０」、「０１」及び「００」の状態に使用される。

ＮＡＮＤ型フラッシュメモリ及びそれらの動作の関連する例は、以降の米国特許／特許出願内に提供されており、それら全てはその全体を参照することにより本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第５，３８６，４２２号、米国特許第６，４５６，５２８号、及び米国特許出願第０９／８９３，２７７号（公開番号ＵＳ２００３／０００２３４８）。ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリも本発明と使用できる。例えば、基本的には、（フローティングゲートの代わりに）窒化物層内での電荷のトラップを使用するメモリセルである、いわゆるＴＡＮＯＳ構造（シリコン基板上のＴａＮ−Ａｌ_２Ｏ_３−ＳｉＮ−ＳｉＯ_２の積み重ねられた層から成る）も、本発明と使用できる。

フラッシュＥＥＰＲＯＭシステム内で役立つ別の種類のメモリセルは、導電性フローティングゲートの代わりに非導電性誘電体材料を利用して、不揮発的な方法で電荷を蓄積する。このようなセルは、Ｃｈａｎらによる論文、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE Electron Device Letters, Vol.EDL-8，Ｎｏ．３、１９８７年３月、９３〜９５ページ内に記載されている。酸化シリコン、窒化シリコン及び酸化シリコン（「ＯＮＯ」）からなる三層誘電体は、導電性制御ゲートと、メモリセルチャネル上の半導体基板の表面の間に挟持される。セルは、セルチャネルから窒化物内に電子を注入することによってプログラムされる。その電子は、制限領域内にトラップされて蓄積される。それから、この蓄積された電荷は、セルチャネルの一部の閾値電圧を検出可能なように変化させる。窒化物内にホットホールを注入することによって、セルが消去される。Ｎｏｚａｋｉらの「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」,IEEE Journal of Solid-State Circuits,Vol.26,No.4，１９９１年４月、４９７〜５０１ページを参照すると、分割ゲート構成内の同様のセルを説明しており、ここではドープされたポリシリコンゲートがメモリセルチャネルの一部上に延び、別個の選択トランジスタを構成している。以上の２つの論文は、それらの全体を参照することによって本明細書に組み込まれる。Ｗｉｌｌｉａｍ Ｄ．Ｂｒｏｗｎ及びＪｏｅ Ｅ．Ｂｒｅｗｅｒによって編集された「Nonvolatile Semiconductor Memory Technology」,IEEE Press，1998のセクション１．２で言及されているプログラミング技術（参照によって本明細書に組み込まれる）も、誘電体電荷捕捉装置に適用可能であることをそのセクションで説明している。

図４は、図１〜３に示したようなＮＡＮＤセルのアレイの一例を示している。各列に沿って、ビットライン２０６はＮＡＮＤストリング１５０のドレイン選択ゲートのドレイン端子１２６に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン２０４はＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１２８に接続できる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイ及びその動作の一例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、及び第６，０４６，９３５号に記載されている。

メモリセルのアレイは、メモリセルの多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去のユニットである。つまり、各ブロックは、共に消去される最小数のメモリセルを有する。各ブロックは、一般に複数のページに分割される。ページはプログラミングの単位である。一実施形態では、個々のページはセグメントに分割され、セグメントは基本プログラミング動作として一度に書き込まれる最小数のセルを有することができる。一般に、メモリセルの１行に１ページ以上のデータを記憶する。１ページは１つ以上のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを有する。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後に説明）の一部は、データがアレイ内にプログラムされるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックにさえ記憶される。ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８またはそれ以上のページのいずれであってもよい。

図５は、本発明の一実施形態による１ページのメモリセルを並列に読み出し及びプログラミングする読み出し／書き込み回路を備えたメモリ装置２９６を示している。メモリ装置２９６は、１つ以上のメモリダイ２９８を有する。メモリダイ２９８は、２次元のアレイのメモリセル３００、制御回路３１０、及び読み出し／書き込み回路３６５を有する。いくつかの実施形態では、メモリセルのアレイは３次元であり得る。メモリアレイ３００は行復号部３３０を介してワードラインによって、及び、列復号部３６０を介してビットラインによってアドレスできる。読み出し／書き込み回路３６５は複数の検出ブロック４００を有しており、１ページのメモリセルを並列に読み出し又はプログラムすることができる。一般に、制御部３５０は、１つ以上のメモリダイ２９８のように同じメモリ装置２９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン３２０を介してホストと制御部３５０の間、及び、ライン３１８を介して制御部と１つ以上のメモリダイ２９８の間で送られる。

制御回路３１０は、読み出し／書き込み回路３６５と協調して、メモリアレイ３００上でメモリ動作を実行する。制御回路３１０は、状態マシン３１２、オンチップアドレス復号部３１４及び電力制御モジュール３１６を有している。状態マシン３１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレス復号部３１４は、ホスト又はメモリ制御部によって用いられるとともに、復号部３３０及び３６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。

いくつかの実装形態では、図５の構成要素のいくつかを結合することができる。多様な設計では、メモリセルアレイ３００以外の図５の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、管理回路は、制御回路３１０、状態マシン３１２、復号部３１４／３６０、電力制御３１６、検出ブロック４００、読み出し／書き込み回路３６５、制御部３５０等の内の１つ、または組み合わせを有してよい。

図６は、図５に示したメモリ装置２９６の別の構成を示している。様々な周辺回路によるメモリアレイ３００へのアクセスはアレイの両側で対称的に実装されており、各側のアクセスライン及び回路の密度が半分に低減されている。従って、行復号部は行復号部３３０Ａと３３０Ｂに分割され、列復号部は列復号部３６０Ａと３６０Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ３００の底部からビットラインに接続する読み出し／書き込み回路３６５Ａと、アレイ３００の上部からビットラインに接続する読み出し／書き込み回路３６５Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は本質的に二分の一に低減される。図６の装置は、図５の装置で上述したような制御部を有することもできる。

図７は、検出モジュール３８０、及び共通部３９０と呼ばれるコア部内で分割された個々の検出ブロック４００のブロック図である。一実施形態では、各ビットラインの別個の検出モジュール３８０と、複数の検出モジュール３８０の集合の１つの共通部３９０があってもよい。一例では、検出ブロックは、１つの共通部３９０と８つの検出モジュール３８０を有することができる。グループ内の各検出モジュールは、データバス３７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願第１１／０２６，５３６号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、出願日０４年１２月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。

検出モジュール３８０は検出回路３７０を有しており、検出回路３７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール３８０はさらにビットラインラッチ３８２を有しており、ビットラインラッチ３８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ３８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、Ｖｄｄ）とされる。

共通部３９０は、プロセッサ３９２、１セットのデータラッチ３９４、及び、１セットのデータラッチ３９４とデータバス３２０の間を接続するＩ／Ｏインタフェース３９６を有する。プロセッサ３９２は計算を実行する。例えば、その機能の１つは、検出されたメモリセル内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ３９４は、読み出し動作中に、プロセッサ３９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス３２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムする予定の書き込みデータを表す。Ｉ／Ｏインタフェース３９６は、データラッチ３９４とデータバス３２０の間のインタフェースを提供する。

読み出し又は検出中には、システムの動作は状態マシン３１２の制御下にあり、状態マシン３１２はアドレスされたセルへの異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール３８０はこれらの電圧の１つに移動し、バス３７２を介して検出モジュール３８０からプロセッサ３９２に出力が提供される。その時点で、プロセッサ３９２は、検出モジュールの移動イベントと、状態マシンから入力ライン３９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ３９４に記憶する。コア部の別の実施形態では、ビットラインラッチ３８２は、検出モジュール３８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方としてダブルデューティを提供する。

当然のことながら、いくつかの実装形態では複数のプロセッサ３９２を有することができる。一実施形態では、各プロセッサ３９２は出力ライン（図７には示されていない）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取る状態マシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の素早い決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、状態マシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信する実施形態では、状態マシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは、関連するビットラインの結果を蓄積するために論理がプロセッサ３９２に追加され、状態マシンがワイヤードＯＲラインを一度だけ読み出せばいいようにする。

プログラム又は検証中に、プログラムされるデータはデータバス３２０から１セットのデータラッチ３９４内に記憶される。状態マシンの制御下のプログラム動作は、アドレスされるメモリセルの制御ゲートに印加される一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いて検証が実行され、メモリセルが所望の状態にプログラムされたかどうかを特定する。プロセッサ３９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致する場合、プロセッサ３９２はビットラインラッチ３８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラミングパルスがその制御ゲートに現れても、ビットラインに接続したセルがさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ３８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。

データラッチスタック３９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール３８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス３２０のシリアルデータに変換したり、その逆を行ったりする。好適な実施形態では、ｍ個のメモリセルの読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、そのセットのデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、そのセットのデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。

不揮発性記憶装置の多様な実施形態の構造及び／または動作についての追加情報は、（１）米国特許出願公開第２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、公開日２００４年３月２５日、（２）米国特許出願公開第２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、公開日２００４年６月１０日、（３）米国特許出願第１１／０１５，１９９号、「Improved Memory Sensing Circuit And Method For Low Voltage Operation」、発明者Ｒａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、出願日０４年１２月１６日、（４）米国特許出願第１１／０９９，１３３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、出願日２００５年４月５日、及び（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ Ｌｕｎｇ Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、出願日２００５年１２月２８日に記載されている。直前に示した特許文書の５つの全ては、その全体を参照することにより本明細書に組み込まれる。

図７Ａを参照し、メモリセルアレイ３０２の例示的な構造を説明する。一例として、１，０２４個のブロックに区切られるＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去されるメモリセルの最小単位である。この例では、各ブロックにＢＬ０、ＢＬ１、．．．、ＢＬ８５１１に相当する８，５１２の列がある。一実施形態では、ブロックの全てのビットラインは、読み出し動作及びプログラム動作の間に同時に選択できる。１つの共通したワードラインに沿った、任意のビットラインに接続されたメモリセルは、同時にプログラムできる。

別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿った、奇数ビットラインに接続されたメモリセルはあるときにプログラムされる。それに対し、共通ワードラインに沿った、偶数ビットラインに接続されたメモリセルは別のときにプログラムされる。

図７Ａは、直列で接続され、ＮＡＮＤストリングを形成する４個のメモリセルを示す。４個のセルはそれぞれのＮＡＮＤストリング内に含まれるとして示されているが、４個より多い、または少ない数（例えば、１６、３２、または別の数）を使用できる。ＮＡＮＤストリングの１つの端子は（選択ゲートドレインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子は（選択ゲートソースラインＳＧＳに接続されている）ソース選択ゲートを介してｃ−ソースに接続される。

図８は、不揮発性メモリをプログラムする方法の一実施形態を説明するフローチャートである。一実装形態では、メモリセルがプログラミングの前に（ブロック単位で、または他の単位で）消去される。一実施形態では、メモリセルは、十分な期間の間にｐウェルを消去電圧（例えば２０ボルト）に上昇させ、ソースラインとビットラインがフローティングしている間に選択したブロックのワードラインを接地することによって、消去される。容量結合のため、非選択ワードライン、ビットライン、選択ライン、及びｃソースも、消去電圧のかなりの部分まで上昇される。従って、選択したメモリセルのトンネル酸化物層には強力な電場が印加され、選択したメモリセルのデータは、フローティングゲートの電子が、通常はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング機構によって基板側に放出されるにつれ消去される。電子がフローティングゲートからpウェル領域へ移動するにつれ、選択されたセルの閾値は低くなる。消去は、メモリアレイ、分割ブロック、別のセルのユニット全体で実行され得る。

図８のステップ４０１では、「データロード」コマンドが制御部によって発行され、制御回路３１０で受け取られる。ステップ４０２では、ページアドレスを指定するアドレスデータを制御部又はホストから復号部３１４に入力する。ステップ４０４では、アドレスされたページのプログラムデータの１ページをプログラミングのためにデータバッファに入力する。そのデータは、適切なセットのラッチ内にラッチされる。ステップ４０６では、「プログラム」コマンドが、制御部によって状態マシン３１２に発行される。

「プログラム」コマンドによってトリガされ、ステップ４０４でラッチしたデータは、適切なワードラインに印加した図９のステップパルスを用いて、状態マシン３１２によって制御された選択メモリセル内にプログラムされる。ステップ４０８で、プログラム電圧Ｖｐｇｍを開始パルス（例えば、１２Ｖまたは他の値）に初期化し、状態マシン３１２によって維持されるプログラムカウンタＰＣは０に初期化される。ステップ４１０では、第１Ｖｐｇｍパルスを選択ワードラインに印加する。対応するメモリセルをプログラムすべきことを示す論理「０」が特定のデータラッチ内に記憶された場合、対応するビットラインを接地する。一方、対応するメモリセルがその電流データ状態に留まるべきことを示す論理「１」が特定のラッチ内に記憶された場合、プログラミングを禁止するために対応するビットラインをＶｄｄに接続する。

ステップ４１２では、以下で説明するように、非選択ワードラインに対し個々に電圧を使用し選択メモリセルの状態を検証する。選択セルの対象閾値電圧が適切なレベルに到達したことが検出された場合、対応するデータラッチ内に記憶したデータは論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出された場合、対応するデータラッチ内に記憶したデータは変更されない。このように、その対応するデータラッチ内に記憶した論理「１」を有するビットラインはプログラムする必要はない。全てのデータラッチが論理「１」を記憶しているときに、状態マシンは（上記のワイヤードＯＲ型機構によって）全ての選択セルがプログラムされたことを認識する。ステップ４１４では、全てのデータラッチが論理「１」を記憶しているかどうかを確認する。そうであれば、全ての選択メモリセルがプログラムされて検証されたので、プログラミング処理を完了し成功とする。ステップ４１６では、「成功」の状態を報告する。

ステップ４１４において、全てのデータラッチが論理「１」を記憶しているとは限らないと判定された場合、プログラミング処理は継続する。ステップ４１８では、プログラム限界値ＰＣＭＡＸに対してプログラムカウンタＰＣを確認する。プログラム限界値の一例は２０であるが、他の値を用いることもできる。プログラムカウンタＰＣが２０以上であれば、プログラム処理は失敗し、ステップ４２０で「不合格」の状態を報告する。いくつかの実施形態では、ループの最大数に達した後、システムは、所定量未満のセルがプログラミングを終了していないかどうかをチェックする。その所定数未満がプログラムを終了していない場合、プログラミング処理は合格と見なされる。プログラムカウンタＰＣが２０未満である場合には、Ｖｐｇｍレベルはステップサイズで増加し、ステップ４２２でプログラムカウンタＰＣが増分される。ステップ４２２の後、プロセスはステップ４１０に一巡して戻り、次のＶｐｇｍパルスを印加する。

図９はプログラミングのために選択されたワードラインに印加される一連のプログラムパルスを示す。プログラムパルスの間には検証パルス（不図示）のセットがある。いくつかの実施形態では、データがプログラミングされている状態ごとに、検証パルスがある。他の実施形態では、さらに多くのまたはさらに少ない検証パルスがあり得る。

一実施形態では、データは共通ワードラインに沿ってメモリセルにプログラムされる。従って、図９のプログラムパルスを適用する前に、ワードラインの内の１つがプログラミングに選択される。このワードラインが選択ワードラインと呼ばれる。ブロックの残りのワードラインは非選択ワードラインと呼ばれる。選択ワードラインは、１つまたは２つの隣接ワードラインを有することがある。選択ワードラインが２つの隣接ワードラインを有する場合、ドレイン側の隣接ワードラインはドレイン側隣接ワードラインと呼ばれ、ソース側の隣接ワードラインはソース側隣接ワードラインと呼ばれる。例えば、図７ＡのＷＬ２が選択ワードラインである場合は、ＷＬ１がソース側隣接ワードラインであり、ＷＬ３がドレイン側隣接ワードラインである。

図１０は、１個または複数のメモリセルの状態を検出する検出動作の一回の反復の間の種々の信号の動作を示すタイミング図である。従って、図１０に描かれているプロセスは、検証動作または（後述されるいくつかの変型と共に）読み出し動作を実行するために使用できる。例えば、メモリセルがバイナリメモリセルである場合、図１０の処理は、ステップ４１２の反復中に各メモリセルに対して１回実行され得る。メモリセルが４つの状態（例えば、Ｅ、Ａ、Ｂ及びＣ）のあるマルチ状態メモリセルである場合、図１０の処理はステップ４１２の反復の間に各メモリセルに対して３回実行され得る。

一般的には、読み出し動作と検証動作の間においては選択ワードラインには電圧が印加され、そのレベルは、関係するメモリセルの閾値電圧がこのようなレベルに到達したかどうかを判定するために、読み出し動作と検証動作ごとに指定される。ワードライン電圧を印加した後、メモリセルの伝導電流が測定され、ワードラインに印加された電圧に応じてメモリセルがオンになったかどうかが判定される。伝導電流が特定の値より大きいと測定される場合、オンになったメモリセルとワードラインに印加された電圧がメモリセルの閾値電圧より大きいと仮定される。伝導電流が特定の値を超えていないと測定されると、メモリセルがオンにならず、ワードラインに印加された電圧はメモリセルの閾値電圧を超えていないと仮定される。

読み出し動作または検証動作の間にメモリセルの伝導電流を測定する多くの方法がある。一例では、メモリセルの伝導電流は、それがセンス増幅器内の専用コンデンサを放電または充電する速度で測定される。別の例では、選択されたメモリセルの伝導電流は、メモリセルを有するＮＡＮＤストリングが対応するビットラインを放電することを可能にする（または可能にすることができない）。ビットライン上の電圧は、それが放電されたかどうかを確かめるためにある期間の後に測定される。

図１０は、信号ＳＧＤ、ＷＬ＿ｕｎｓｅｌ＿Ｄ、ＷＬ＿ｕｎｓｅｌ＿Ｓ、ＷＬｎ、ＳＧＳ、選択ＢＬ、及びＶｓｓ（約０ボルト）で開始するソースを示す。ＳＧＤは、ドレイン側選択ゲートのゲートに印加される信号を表す。ＳＧＳは、ソース側選択ゲートのゲートに印加される信号である。ＷＬｎは、読み出し／検証のために選択されたワードラインに印加される信号である。ＷＬ＿ｕｎｓｅｌ＿Ｓは、選択されたワードラインＷＬｎのソース側にある非選択ワードラインに印加される信号である。例えば、選択されたワードラインがＷＬ２である場合には、ＷＬ＿ｕｎｓｅｌ＿ＳがＷＬ０とＷＬ１に印加される。ＷＬ＿ｕｎｓｅｌ＿Ｄは、選択されたワードラインＷＬｎのドレイン側にある非選択ワードラインに印加される信号である。例えば、選択されたワードラインがＷＬ１である場合には、ＷＬ＿ｕｎｓｅｌ＿Ｄが図７ＡのＷＬ２とＷＬ３に印加される。選択ＢＬは、読み出し／検証のために選択されたビットラインである。ソースは、メモリセルのためのソースラインである（図７Ａを参照）。図１０にＳＧＳと選択ＢＬの２つのバージョンが示されていることに注意する。信号ＳＧＳ（Ｂ）と選択ＢＬ（Ｂ）のセットは、ビットラインが放電したかどうかを判定することによってメモリセルの伝導電流を測定するメモリセルのアレイの読み出し／検証動作を示す。信号ＳＧＳ（Ｃ）と選択ＢＬ（Ｃ）の別のセットは、センス増幅器内の専用コンデンサを放電する速度でメモリセルの伝導電流を測定するメモリセルのアレイのための読み出し／検証動作を示している。

最初に、ビットラインが放電したかどうかを判定することによって検証中にメモリセルの伝導電流を測定する際に必要とされる検出回路とメモリセルのアレイの動作を、ＳＧＳ（Ｂ）と選択ＢＬ（Ｂ）に関して説明する。図１０の時刻ｔ１で、ＳＧＤはＶｓｇ（例えば約４から４．５ボルト）まで上昇され、ＷＬ＿ｕｎｓｅｌ＿ＳはＶｒｄ１（例えば約４．５から６ボルト）まで上昇され、ＷＬ＿ｕｎｓｅｌ＿ＤはＶｒｄ２（例えば、Ｖｒｄ１より低い約２から４ボルト；但し、他の実施形態では、Ｖｒｄ１よりさらに低い他の電圧をＶｒｄ２に使用できる）まで上昇され、選択されたワードラインＷＬｎは検証動作のためにＶｃｇｖ（例えば、図１１のＶｖａ、ＶｖｂまたはＶｖｃ）まで上昇される。選択されたビットライン選択ＢＬ（Ｂ）は約０．７ボルトまでプリチャージされる。電圧Ｖｒｄ１とＶｒｄ２は、非選択メモリセルをオンにして通過ゲートとして動作するのに十分に高いため、通過電圧の機能を果たす。時刻ｔ２では、ＳＧＳ（Ｂ）をＶｓｇまで上昇させることによってソース側選択ゲートがオンになる。これによって、ビットラインを放電する経路が形成される。読み出しに選択されたメモリセルの閾値電圧が、選択ワードラインＷＬｎに印加されるＶｃｇｖより高い場合には、信号ライン４５０で示すように、選択メモリセルはオンにならず、ビットラインは放電しない。読み出しに選択されたメモリセルの閾値電圧が選択ワードラインＷＬｎに印加されたＶｃｇｖ未満である場合には、曲線４５２が示すように、読み出しに選択されたメモリセルはオンになり（導通し）、ビットラインは放電される。（特定の実装形態によって特定されるような）時刻ｔ２後かつ時刻ｔ３前のポイントで、センス増幅器は、ビットラインが十分に低い電圧レベルまで放電したかどうかを判定する。時刻ｔ３では、示されている信号はＶｓｓ（またはスタンバイまたは修復のための別の値）まで引き下げられる。他の実施形態では、信号のいくつかのタイミングを変更できることに注意する。

次に、センス増幅器内の専用コンデンサの放電速度または充電速度によって、検証中にメモリセルの伝導電流を測定するときの、検出回路とメモリセルのアレイの動作を、ＳＧＳ（Ｃ）及び選択ＢＬ（Ｃ）に関して説明する。図１０の時刻ｔ１で、ＳＧＤはＶｓｇ（例えば、約４から４．５ボルト）まで上昇され、非選択ワードラインＷＬ＿ｕｎｓｅｌ＿ＳはＶｒｄ１まで上昇され、非選択ワードラインＷＬ＿ｕｎｓｅｌ＿ＤはＶｒｄ２まで上昇され、選択ワードラインＷＬｎはＶｃｇｖ（例えば、図１１のＶｖａ、Ｖｖｂ、またはＶｖｃ）まで上昇される。この場合、選択ＮＡＮＤストリングが電流を伝導しているか否かにかかわりなく、センス増幅器はビットライン電圧定数を保持する。このため、センス増幅器は、その電圧に「固定された」ビットラインで、選択ＮＡＮＤストリングを通って流れる電流を測定する。（特定の実装形態によって決定されるような）時刻ｔ１後かつ時刻ｔ３前のポイントで、センス増幅器は、センス増幅器内のコンデンサが十分な量放電されたか、あるいは、充電されたかを判定する。時刻ｔ３で、示されている信号はＶｓｓ（またはスタンバイまたは修復のための別の値）に引き下げられる。他の実施形態では、信号のいくつかのタイミングを変更できることに注意する。

読み出し動作は、Ｖｃｇｒ（例えば、図１１のＶｒａ、Ｖｒｂ、またはＶｒｃ）がＷＬｎに印加され、ＷＬ＿ｕｎｓｅｌ＿Ｄが通常はＶｒｄ１を受ける点を除き、図１０に関して前述したのと同様に実行される。

図１０Ａは、ＮＡＮＤストリングと、図１０に示す検証動作の間にＮＡＮＤストリングに印加される電圧のセットを示す。図１０ＡのＮＡＮＤストリングは８個のメモリセル、４６４、４６６、４６８、４７０、４７２、４７４、４７６及び４７８を有している。それらの８個のメモリセルのそれぞれがフローティングゲート（ＦＧ）及び制御ゲート（ＣＧ）を有している。フローティングゲートのそれぞれの間には、ソース／ドレイン領域４９０がある。いくつかの実装形態では、Ｐ型基板（例えばシリコン）、基板内のＮウェル、及び、Ｎウェル内のＰウェル（これらは、図面の見易さを考慮して示されていない）がある。Ｐウェルが、通常は、閾値電圧及びメモリセルの他の特性を決定する、あるいは決定するのに役立つＰ型注入であるいわゆるチャネル注入を含むことがあることに注意する。ソース／ドレイン領域４９０は、Ｐウェル内に形成されているＮ＋拡散領域である。ＮＡＮＤストリングの一方の端部には、ドレイン側選択ゲート４８４がある。ドレイン選択ゲート４８４は、ビットライン接点４９４を介して、ＮＡＮＤストリングを対応するビットラインに接続する。ＮＡＮＤストリングの他方の端部には、ソース選択ゲート４８２がある。ソース選択ゲート４８２は、ＮＡＮＤストリングを共通ソースライン４９２に接続する。

検証動作中、選択メモリセル４７０は、検証比較電圧Ｖｃｇｖを受ける。選択メモリセル４７０のソース側にある非選択メモリセル４６４、４６６及び４６８は、それらの制御ゲートでＶｒｄ１を受ける。メモリセル４６４、４６６及び４６８は、図１０ＡのＮＡＮＤストリングが消去された前回以降に、それらのメモリセルに記憶された１または複数ページのデータをプログラミングし得る１または複数のプログラミング処理をすでに受けている。選択メモリセル４７０のドレイン側にある非選択メモリセル４７２、４７４、４７６及び４７８は、それらの制御ゲートでＶｒｄ２を受ける。メモリセル４７２、４７４、４７６及び４７８は、図１０ＡのＮＡＮＤストリングが消去された前回以降に、それらのメモリセルに記憶された１または複数ページのデータをプログラミングし得るプログラミング処理を受けていない。すなわち、メモリセル４７０に対する検証動作を実行する時点では、選択メモリセル４７０のソース側にある非選択メモリセル４６４、４６６及び４６８は、状態Ｅ、Ａ、ＢまたはＣにある可能性がある（図１１〜図１３を参照）。他方、選択メモリセル４７０のドレイン側にあるメモリセル４７２、４７４、４７６及び４７８は、消去状態Ｅにある（図１１から図１３を参照）。

メモリセル４６４、４６６及び４６８は、それらが選択メモリセル４７０と同じＮＡＮＤストリング上にあり、選択メモリセル４７０に対してソース側選択ゲート４８２と同じ側にあるために、選択メモリセル４７０のソース側にあると言われる。図１０Ａは、ソース側に３個のメモリセルを示しているが、ソース側に１個または複数のメモリセルがある場合もある。メモリセル４７２、４７４、４７６及び４７８は、それらが選択メモリセル４７０と同じＮＡＮＤストリング上にあり、選択メモリセル４７０に対してドレイン側選択ゲート４８４と同じ側にあるために、選択メモリセル４７０のドレイン側にあると言われる。図１０Ａはドレイン側に４個のメモリセルを示しているが、ドレイン側に１個または複数のメモリセルがある場合がある。あるいは、ドレイン側に２個または３個以上のメモリセルがある場合がある。

図１０Ｂは、ＮＡＮＤストリングと、読み出し動作中にＮＡＮＤストリングに印加される電圧のセットを示す。読み出し動作中に、選択メモリセル４７０は、読み出し比較電圧Ｖｃｇｒを受ける。非選択メモリセル４６４、４６６、４６８、４７２、４７４及び４７６の全てが、それらの制御ゲートでＶｒｅａｄを受ける。一実施形態では、Ｖｒｅａｄ＝Ｖｒｄ１である。

図１０Ｃは、プログラミング及び読み出し処理の一実施形態を説明するフローチャートである。多くの応用例では、ブロックのためのワードラインのすべてがプログラムされる。そのプログラミングに続いて、データの全てまたはサブセットが、一回または複数回読み出され得る。いくつかの実施形態では、ワードラインはソース側からドレイン側に向かってプログラムされる。例えば、ステップ５００では、第１のワードライン（例えばＷＬ０）に接続されるメモリセルがプログラムされる。ステップ５０２では、第２のワードライン（例えばＷＬ１）に接続されるメモリセルがプログラムされる。ステップ５０４では、第３のワードラインに接続されるメモリセルがプログラムされ、最後のワードライン（例えば、ドレイン側選択ゲートの隣のワードライン）に接続されるメモリセルがステップ５０６でプログラムされるまで続く。他の実施形態では、ソース側選択ゲートからドレイン側選択ゲートに向かって進行しないプログラミング順序を含む他のプログラムの順序も使用できる。ワードラインの全てがプログラムされた後、ワードラインの何れかと関連するブロックの１または複数のメモリセルを読み出すことができる。写真のセットを記憶するデジタルカメラの例を考える。写真が複数のブロックに渡って記憶され、それによりあらゆる読み出し動作の前にワードラインのすべてをプログラムする可能性が高い。図１０Ｃに示すものと異なる他の動作の順序を実現できることに注意する。

各ワードラインは、１つまたは複数のプログラミング処理を受けてよい。例えば、ワードラインは複数ページのデータと関連付けられてよい。各プログラミング処理が、データの別のページに実行される場合がある。つまり、図８のプロセスは、データのページごとに別々に実行できる。例えば、ステップ５００から５０６のそれぞれが複数のプログラミング処理を含むことがある。他の実施形態では、ワードラインに関連付けられたデータの全てのページが同時にプログラムされてよい、あるいは、ワードラインが１ページのデータだけと関連付けられてよい。

成功した（検証を行った）プログラム処理の最後では、メモリセルの閾値電圧はプログラムしたメモリセルの閾値電圧の１つ以上の分布内、又は、必要に応じて消去したメモリセルの閾値電圧分布内にあるべきである。図１１は、各メモリセルが２ビットのデータを記憶している場合のメモリセルアレイの閾値電圧分布を示している。図１１は、消去したメモリセル用の第１の閾値電圧分布Ｅを示している。プログラムしたメモリセルの３つの閾値電圧分布Ａ、Ｂ及びＣも示している。一実施形態では、分布Ｅ内の閾値電圧は負であり、分布Ａ、Ｂ及びＣ内の閾値電圧は正である。

図１１の異なる閾値電圧範囲の各々は、データビットのセットの所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルの間の具体的な関係は、セルに対して採用されるデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号、「Tracking Cells For A Memory System」、出願日２００３年６月１３日（両方とも全体として参照によって本明細書に組み込まれる）は、マルチ状態フラッシュメモリセルの様々なデータ符号化方式を説明している。一実施形態では、データ値はグレイ符号割り当てを用いて閾値電圧範囲に割り当てられ、フローティングゲートの閾値電圧がその隣接する物理状態に誤ってシフトしても、１ビットだけが影響を受けるようにする。一例では、「１１」を閾値電圧範囲Ｅ（状態Ｅ）、「１０」を閾値電圧範囲Ａ（状態Ａ）、「００」を閾値電圧範囲Ｂ（状態Ｂ）、「０１」を閾値電圧範囲Ｃ（状態Ｃ）に割り当てる。しかし、他の実施形態ではグレイ符号は用いられない。図１１は４つの状態を示しているが、本発明は４つの状態より多い、又は少ない状態を含む他のマルチ状態構造と共に用いることもできる。

図１１はさらに、メモリセルからデータを読み出すための３つの読み出し基準電圧Ｖｒａ、Ｖｒｂ及びＶｒｃを示している。所定のメモリセルの閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃより高いか、低いかをテストすることによって、システムはメモリセルがどの状態にあるかを決定できる。

図１１は、３つの検証基準電圧Ｖｖａ、Ｖｖｂ及びＶｖｃも示している。メモリセルを状態Ａにプログラムする場合、システムは、それらのメモリセルがＶｖａ以上の閾値電圧を有するか否かをテストする。メモリセルを状態Ｂにプログラムする場合、システムは、メモリセルがＶｖｂ以上の閾値電圧を有するか否かをテストする。メモリセルを状態Ｃにプログラムする場合、システムはメモリセルがＶｖｃ以上の閾値電圧を有するか否かを判定する。

全シーケンスプログラミングとして知られる一実施形態では、メモリセルは、消去状態Ｅから、プログラム状態Ａ、ＢまたはＣのどれかに直接的にプログラムできる。例えば、集団内の全てのメモリセルが消去状態Ｅになるように、プログラムされるメモリセルの集団が最初に消去される。いくつかのメモリセルは状態Ｅから状態Ａにプログラムされるが、他のメモリセルは状態Ｅから状態Ｂに、及び／または、状態Ｅから状態Ｃにプログラムされる。

図１２は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態メモリセルをプログラムする二経路技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。

第１プログラミング経路では、セルの閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印５３０で示したように、セルの閾レベルは状態Ａになるように増大される。

第２プログラミング経路では、セルの閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、セルは下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１経路によってセルが消去状態Ｅに留まっていれば第２段階でセルをプログラムし、矢印５３４で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミング経路の結果としてセルが状態Ａ内にプログラムされれば、メモリセルはさらに第２経路でプログラムされ、矢印５３２で示したように閾値電圧が状態Ｂ内になるように増大させる。第２経路の結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態にセルをプログラムすることである。

一実施形態では、ワードラインを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったとき、システムは上側ページをプログラムする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインのメモリセルの全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、発明者Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ及びＹａｎ Ｌｉの米国特許出願第１１／０１３，１２５号、発明の名称「Pipelined Programming of Non-Volatile Memories Using Early Data」、出願日２００４年１２月１４日で開示されている。その全体は参照することによって本明細書に組み込まれる。

図１３Ａ−Ｃは、前のページの隣接メモリセルに書き込んだ後で、特定のページに対してその特定のメモリセルを書き込むことによって、その特定のメモリセルに対するフローティングゲート間結合影響を低減する不揮発性メモリをプログラムする別の方法を開示している。図１３Ａ−Ｃによって開示された処理の実装形態の一例では、不揮発性メモリセルは、４つのデータ状態を用いてメモリセル毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各メモリセルは２ページ分のデータを記憶する。参照目的のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。図１３Ａ−Ｃの処理の状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。

図１３Ａ−Ｃのプログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、メモリセル状態は状態Ｅに留まる。データが０にプログラムされる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｂ’にプログラムされる。従って、図１３Ａは、状態Ｅから状態Ｂ’へのメモリセルのプログラミングを示している。図１３Ａに示した状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶｖｂ’として示され、前記検証点はＶｖｂより低い。

一実施形態では、状態Ｅから状態Ｂ’にメモリセルをプログラムした後、ＮＡＮＤストリング内の隣接メモリセル（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図７Ａを見直すと、メモリセル６００用の下側ページをプログラムした後、メモリセル６０２の下側ページをプログラムする。メモリセル６０２をプログラムした後、メモリセル６００が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合影響はメモリセル６００の見かけの閾値電圧を上昇させる。これは、状態Ｂ’の閾値電圧分布を拡大する影響を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。

図１３Ｃは、上側ページをプログラムする処理を示している。メモリセルが消去状態Ｅであって上側ページが１に留まる場合、メモリセルは状態Ｅに留まる。メモリセルが状態Ｅであり、その上側ページデータが０にプログラムされる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ａになる。メモリセルが中間の閾値電圧分布５５０であって上側ページデータが１に留まる場合、メモリセルは最終的な状態Ｂにプログラムされる。メモリセルが中間の閾値電圧分布５５０であって上側ページデータがデータ０になる場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｃになる。隣接メモリセルの上側ページプログラミングだけが所定のメモリセルの見かけの閾値電圧に影響を与えるので、図１３Ａ−Ｃで示した処理はフローティングゲート間結合影響を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布５５０から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。

図１３Ａ−Ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、図１３Ａ−Ｃによって開示された概念は４つより多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。

図１４は、図１３Ａから図１３Ｃのプログラミング方法を使用してメモリセルをプログラムするための順序の一実施形態を説明する表である。ワードラインＷＬ０に接続されたメモリセルの場合、下部ページがページ０を形成し、上部ページがページ２を形成する。ワードラインＷＬ１に接続されたメモリセルの場合、下側ページがページ１を形成し、上側ページはページ４を形成する。ワードラインＷＬ２に接続されたメモリセルの場合、下側ページがページ３を形成し、上側ページがページ６を形成する。ワードラインＷＬ３に接続されたメモリセルの場合、下側ページがページ５を形成し、上側ページがページ７を形成する。メモリセルは、ページ番号に従った番号順で、ページ０からページ７までプログラムされる。他の実施形態では、ソース側選択ゲートからドレイン側選択ゲートに進行しないプログラミングの順序を含む、他のプログラミングの順序も使用できる。

図１５は、図１３Ａから図１３Ｃ及び図１４の実施形態に従ってプログラムするときに、検証動作中の選択ＮＡＮＤストリングに対するバイアス状態を示している。選択されたメモリセル４７０は、その制御ゲートにＶｃｇｖを受ける。選択メモリセル４７０のソース側にある非選択メモリセルは、それらの制御ゲートでＶｒｄ１を受ける。メモリセル４７２、つまり選択メモリセル４７０のドレイン側の隣接メモリセルは、Ｖｒｄ３を受ける。選択メモリセル４７０のドレイン側の他の非選択メモリセルは、その制御ゲートでＶｒｄ２を受ける。一実施形態では、Ｖｒｄ２＜Ｖｒｄ３＜Ｖｒｄ１である。一例では、Ｖｒｄ３は、Ｖｒｄ１より低い１ボルトである。別の実施形態では、Ｖｒｄ２＜Ｖｒｄ３≦Ｖｒｄ１である。

図１３から図１５に関して、選択ワードラインの上側ページが書き込まれているときは、選択ワードラインの隣のドレイン側のワードラインが、すでに中間状態５５０にあるデータを含んでいる場合がある。この場合、Ｖｒｄ２のワードライン電圧によって、そのメモリセルの下のチャネル領域の導電率が過度に低くなる。結果として、検証動作の間にＮＡＮＤストリングを通って流れる電流が過度に低くなり、適切な検証動作が行われない場合がある。これを回避するため、Ｖｒｄ２より高い電圧Ｖｒｄ３をそのワードラインに印加しなければならない。

図１０Ｃに関して前述したように、ワードラインは、通常、ソース側からドレイン側へプログラミングを受け、ブロックの全てのワードラインは、通常、何れのワードラインの読み出しよりも前にプログラムされる。実施形態、使用、及び／または、データに応じていくつかの例外がある。例えば、ワードラインの全てがプログラミング処理を受ける前に、ブロックからのデータ読み出しを試みることができる。ＮＡＮＤストリングの一部のワードラインがプログラムされないとき、最も正確な読み出し方法は、非選択ワードラインに対して、そのＮＡＮＤストリングの前回プログラムされたワードラインへの前回の検証ステップの間に行われたのと同じバイアスをかけることである。

図１６Ａから図１６Ｃは、メモリセル４６４、４６６、４６８、４７０及び４７２が何れの読み出し動作よりも前にプログラムされているが、メモリセル４７４、４７６、及び４７８がプログラムされていないときの例を示している。図１６Ａは、メモリセル４７２に対する検証動作中のバイアス状態を示している。特に、メモリセル４６４、４６６、４６８及び４７０は、制御ゲートでＶｒｄ１を受け、メモリセル４７４、４７６及び４７８は、制御ゲートでＶｒｄ２を受けている。選択メモリセル４７２は、制御ゲートでＶｃｇｖを受けている。

図１６Ｂは、メモリセル４７２（つまり、そのＮＡＮＤストリングにおいて最後にプログラムされたメモリセル）を読み出そうとするケースを示している。この例では、メモリセル４６４、４６６、４６８及び４７０は、制御ゲートでＶｒｄ１を受け、メモリセル４７４、４７６、及び４７８は制御ゲートでＶｒｄ２を受けている。選択メモリセル４７２は、制御ゲートでＶｃｇｒを受けている。

図１６Ｃは、プログラムされたメモリセルを読み出そうとするが、それが、ＮＡＮＤストリングにおいて最後にプログラムされたメモリセルではなかったケースを示している。図１６Ｃの例では、ＮＡＮＤストリングにおいて最後にプログラムされるメモリセルは、メモリセル４７２である。しかしながら、メモリセル４６８がプログラミングに選択されている。したがって、メモリセル４６８は、その制御ゲートでＶｃｇｒを受けている。メモリセル４６８のソース側の既にプログラムされているメモリセル４６４と４６６は、制御ゲートでＶｒｄ１を受けている。メモリセル４６８のドレイン側の既にプログラムされているメモリセル４７０と４７２は、制御ゲートでＶｒｄ１を受けている。メモリセル４６８のドレイン側の未だプログラムされていないメモリセル４７４、４７６及び４７８は、制御ゲートでＶｒｄ２を受けている。図１６Ｃは、プログラム処理を受けたメモリセルがＶｒｄ１を受け、プログラム処理を受けていないメモリセルがＶｒｄ２を受けることを示している。従って、図１６Ｃに示されるように、最後にプログラムされたワードラインの下のワードラインが読み出されるときに、最も正確な方法は、既にプログラムされた非選択ワードラインにＶｒｄ１のバイアスを使用し、未だプログラムされていない非選択ワードラインにＶｒｄ２のバイアスを使用することである。

図１６Ｃは、ソース側の２個のメモリセルを示しているが、ソース側には１個または複数のメモリセルがある場合がある。図１６Ｃは、Ｖｒｄ１を受けるドレイン側の２個のメモリセルを示しているが、１個または複数のメモリセルがドレイン側となり、Ｖｒｄ１を受けることができる。同様に、１個または複数の（あるいは２個または３個以上の）メモリセルがドレイン側にあり、Ｖｒｄ２を受けることができる。

上記は理想的な動作であるが、実際の状況では、どのワードラインまで特定のＮＡＮＤストリングがプログラムされているのかを知る必要があり、複雑となる可能性がある。これは、制御装置回路内またはＮＡＮＤメモリ装置自体の内部に、追加の知能、及び／または、追加のデータ記憶装置を必要とする。しかしながら、ほとんどの場合、Ｖｒｅａｄが全ての非選択ワードラインに印加される従来の読み出し動作を使用することで十分に正確である。未だプログラムされていないワードラインにＶｒｄ２の代わりにＶｒｅａｄを使用すると、読み出し動作中の特定のメモリセルの実際のＩＶ特性は、検証動作の間のＩＶ特性と比較してある程度上方にシフトする。その結果、選択メモリの閾値電圧は、検証動作中よりもわずかに低くなる。一般的には、低い方向への閾値電圧のシフトは、高い方向へのシフトほど悪くない。閾値電圧の上方へのシフトは、メモリセルの閾値電圧が次の状態の読み出しレベルと交差するいわゆる過剰プログラミングを引き起こすことがある。結果的に、Ａ状態にプログラムされることが意図されたメモリセルが、Ｂ状態のセルとして誤って読み出されることがある。セルが低い方向にシフトする場合、ある特定の状態の検証レベルと読み出しレベルの間にはつねに十分なマージンがあるため、即座に失敗は発生しない。プログラムされたメモリセルの閾値電圧は経時的に低い方向にシフトする傾向があるため、このマージンは、通常、十分なデータ保持を保証するために使用される。それに加え、通常は、大きなデータファイルが書き込まれ、ＮＡＮＤアレイは順番に充填され、順にＮＡＮＤストリングをデータでうまく充填するため、ＮＡＮＤストリングが部分的にプログラムされる可能性はあまり高くない。

本発明の前記の詳細な説明は、図解及び説明のために提示された。網羅的となること、あるいは本発明を開示されている正確な形式に制限することは意図されていない。前記教示を鑑みて多くの変型及び変形が可能である。説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が多様な実施形態で、及び意図された特定の用途に適するような多様な変型で本発明を最もうまく活用できるようにするために選ばれた。本発明の範囲が本明細書に添付される請求項により定められることが意図される。

Claims (11)

1. 直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングを有するＮＡＮＤ型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
   特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、第１電圧を第１非選択不揮発性記憶素子の制御ゲートに印加し、第２電圧を第２非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出するステップと、
   選択不揮発性記憶素子からデータを読み出す読み出し処理、
   を有しており、
   第１非選択不揮発性記憶素子及び第２非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
   第１非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされており、
   第２非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされておらず、
   第１電圧が、第１非選択不揮発性記憶素子をオンさせ、
   第２電圧が、第１電圧よりも低く、第２非選択不揮発性記憶素子をオンさせ、
   前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
   読み出し処理が、プログラミング処理の完了後に実施され、
   読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
   共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする方法。
2. ＮＡＮＤストリングが、複数の第１非選択不揮発性記憶素子を有しており、
   第１非選択不揮発性記憶素子の一部が、選択不揮発性記憶素子のソース側にあり、
   第１非選択不揮発性記憶素子の残りが、選択不揮発性記憶素子のドレイン側にあり、
   第２非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にある、
   ことを特徴とする請求項１に記載の方法。
3. 第１非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
   第２非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にある、
   ことを特徴とする請求項１に記載の方法。
4. 前記ステップにおいて、選択不揮発性記憶素子に対してドレイン側で隣接する第３非選択不揮発性記憶素子の制御ゲートに第３電圧を印加し、
   第１非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
   第２非選択不揮発性記憶素子が、第３非選択不揮発性記憶素子のドレイン側にあり、
   第３電圧が、第１電圧以下であり、第２電圧より高く、第３非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする請求項１に記載の方法。
5. プログラミング処理において、選択不揮発性記憶素子に対するプログラミングの完了後であり、前記複数の不揮発性記憶素子の全てに対するプログラミングの完了前に、前記ステップが実施される、
   ことを特徴とする請求項１に記載の方法。
6. 直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングを有するＮＡＮＤ型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
   特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、ドレイン側制御ゲート電圧をドレイン側非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出するステップと、
   選択不揮発性記憶素子からデータを読み出す読み出し処理、
   を有しており、
   ソース側非選択不揮発性記憶素子及びドレイン側非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
   ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
   ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にあり、
   ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
   ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧より低く、ドレイン側非選択不揮発性記憶素子をオンさせ、
   前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
   読み出し処理が、プログラミング処理の完了後に実施され、
   読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
   共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする方法。
7. 直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングを有するＮＡＮＤ型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
   特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、第１ドレイン側制御ゲート電圧を第１ドレイン側非選択不揮発性記憶素子に印加し、第２ドレイン側制御ゲート電圧を第２ドレイン側非選択不揮発性記憶素子に印加しながら、ＮＡＮＤストリングの伝導電流を検出するステップと、
   選択不揮発性記憶素子からデータを読み出す読み出し処理、
   を有しており、
   ソース側非選択不揮発性記憶素子、第１ドレイン側非選択不揮発性記憶素子及び第２ドレイン側非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
   ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
   第１ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子に対してドレイン側で隣接し、
   第２ドレイン側非選択不揮発性記憶素子が、第１ドレイン側非選択不揮発性記憶素子のドレイン側にあり、
   ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
   第１ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧以下であり、第１ドレイン側非選択不揮発性記憶素子をオンさせ、
   第２ドレイン側制御ゲート電圧が、第１ドレイン側制御ゲート電圧より低く、第２ドレイン側非選択不揮発性記憶素子をオンさせ、
   前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
   読み出し処理が、プログラミング処理の完了後に実施され、
   読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
   共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする方法。
8. 不揮発性記憶システムであって、
   直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングと、
   前記複数の不揮発性記憶素子と通信する管理回路を有し、
   管理回路は、
   特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、第１電圧を第１非選択不揮発性記憶素子の制御ゲートに印加し、第２電圧を第２非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
   選択不揮発性記憶素子からデータを読み出す読み出し処理、
   を実施し、
   第１非選択不揮発性記憶素子及び第２非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
   第１非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされており、
   第２非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされておらず、
   第１電圧が、第１非選択不揮発性記憶素子をオンさせ、
   第２電圧が、第１電圧よりも低く、第２非選択不揮発性記憶素子をオンさせ、
   前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
   読み出し処理が、プログラミング処理の完了後に実施され、
   読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
   共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする不揮発性記憶システム。
9. 管理回路が、前記ステップにおいて、選択不揮発性記憶素子に対してドレイン側で隣接する第３非選択不揮発性記憶素子の制御ゲートに第３電圧を印加し、
   第１非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
   第２非選択不揮発性記憶素子が、第３非選択不揮発性記憶素子のドレイン側にあり、
   第３電圧が、第１電圧以下であり、第２電圧より高く、第３非選択不揮発性記憶素子をオンさせる、
   ことを特徴とする請求項８に記載の不揮発性記憶システム。
10. 不揮発性記憶システムであって、
    直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングと、
    前記複数の不揮発性記憶素子と通信する管理回路を有し、
    管理回路は、
    特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、ドレイン側制御ゲート電圧をドレイン側非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
    選択不揮発性記憶素子からデータを読み出す読み出し処理、
    を実施し、
    ソース側非選択不揮発性記憶素子及びドレイン側非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
    ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
    ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にあり、
    ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
    ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧より低く、ドレイン側非選択不揮発性記憶素子をオンさせ、
    前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
    読み出し処理が、プログラミング処理の完了後に実施され、
    読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
    共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
    ことを特徴とする不揮発性記憶システム。
11. 不揮発性記憶システムであって、
    直列に接続された複数の不揮発性記憶素子を有するＮＡＮＤストリングと、
    前記複数の不揮発性記憶素子と通信する管理回路を有し、
    管理回路は、
    特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、第１ドレイン側制御ゲート電圧を第１ドレイン側非選択不揮発性記憶素子に印加し、第２ドレイン側制御ゲート電圧を第２ドレイン側非選択不揮発性記憶素子に印加しながら、ＮＡＮＤストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
    選択不揮発性記憶素子からデータを読み出す読み出し処理、
    を実施し、
    ソース側非選択不揮発性記憶素子、第１ドレイン側非選択不揮発性記憶素子及び第２ドレイン側非選択不揮発性記憶素子が、ＮＡＮＤストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
    ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
    第１ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子に対してドレイン側で隣接し、
    第２ドレイン側非選択不揮発性記憶素子が、第１ドレイン側非選択不揮発性記憶素子のドレイン側にあり、
    ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
    第１ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧以下であり、第１ドレイン側非選択不揮発性記憶素子をオンさせ、
    第２ドレイン側制御ゲート電圧が、第１ドレイン側制御ゲート電圧より低く、第２ドレイン側非選択不揮発性記憶素子をオンさせ、
    前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における２つのプログラムパルスの間の期間において実施され、
    読み出し処理が、プログラミング処理の完了後に実施され、
    読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、ＮＡＮＤストリングの伝導電流を検出し、
    共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
    ことを特徴とする不揮発性記憶システム。

Images