JP4995273B2 - 異なる電圧を使用する不揮発性記憶装置のための検証動作 - Google Patents
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Description
Claims (11)
- 直列に接続された複数の不揮発性記憶素子を有するNANDストリングを有するNAND型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、第1電圧を第1非選択不揮発性記憶素子の制御ゲートに印加し、第2電圧を第2非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を有しており、
第1非選択不揮発性記憶素子及び第2非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
第1非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされており、
第2非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされておらず、
第1電圧が、第1非選択不揮発性記憶素子をオンさせ、
第2電圧が、第1電圧よりも低く、第2非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする方法。 - NANDストリングが、複数の第1非選択不揮発性記憶素子を有しており、
第1非選択不揮発性記憶素子の一部が、選択不揮発性記憶素子のソース側にあり、
第1非選択不揮発性記憶素子の残りが、選択不揮発性記憶素子のドレイン側にあり、
第2非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にある、
ことを特徴とする請求項1に記載の方法。 - 第1非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
第2非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にある、
ことを特徴とする請求項1に記載の方法。 - 前記ステップにおいて、選択不揮発性記憶素子に対してドレイン側で隣接する第3非選択不揮発性記憶素子の制御ゲートに第3電圧を印加し、
第1非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
第2非選択不揮発性記憶素子が、第3非選択不揮発性記憶素子のドレイン側にあり、
第3電圧が、第1電圧以下であり、第2電圧より高く、第3非選択不揮発性記憶素子をオンさせる、
ことを特徴とする請求項1に記載の方法。 - プログラミング処理において、選択不揮発性記憶素子に対するプログラミングの完了後であり、前記複数の不揮発性記憶素子の全てに対するプログラミングの完了前に、前記ステップが実施される、
ことを特徴とする請求項1に記載の方法。 - 直列に接続された複数の不揮発性記憶素子を有するNANDストリングを有するNAND型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、ドレイン側制御ゲート電圧をドレイン側非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を有しており、
ソース側非選択不揮発性記憶素子及びドレイン側非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にあり、
ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧より低く、ドレイン側非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする方法。 - 直列に接続された複数の不揮発性記憶素子を有するNANDストリングを有するNAND型不揮発性記憶装置の選択不揮発性記憶素子に記憶されているデータを判別する方法であって、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、第1ドレイン側制御ゲート電圧を第1ドレイン側非選択不揮発性記憶素子に印加し、第2ドレイン側制御ゲート電圧を第2ドレイン側非選択不揮発性記憶素子に印加しながら、NANDストリングの伝導電流を検出するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を有しており、
ソース側非選択不揮発性記憶素子、第1ドレイン側非選択不揮発性記憶素子及び第2ドレイン側非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
第1ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子に対してドレイン側で隣接し、
第2ドレイン側非選択不揮発性記憶素子が、第1ドレイン側非選択不揮発性記憶素子のドレイン側にあり、
ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
第1ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧以下であり、第1ドレイン側非選択不揮発性記憶素子をオンさせ、
第2ドレイン側制御ゲート電圧が、第1ドレイン側制御ゲート電圧より低く、第2ドレイン側非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする方法。 - 不揮発性記憶システムであって、
直列に接続された複数の不揮発性記憶素子を有するNANDストリングと、
前記複数の不揮発性記憶素子と通信する管理回路を有し、
管理回路は、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、第1電圧を第1非選択不揮発性記憶素子の制御ゲートに印加し、第2電圧を第2非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を実施し、
第1非選択不揮発性記憶素子及び第2非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
第1非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされており、
第2非選択不揮発性記憶素子が、前回の消去以降にプログラミングにさらされておらず、
第1電圧が、第1非選択不揮発性記憶素子をオンさせ、
第2電圧が、第1電圧よりも低く、第2非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする不揮発性記憶システム。 - 管理回路が、前記ステップにおいて、選択不揮発性記憶素子に対してドレイン側で隣接する第3非選択不揮発性記憶素子の制御ゲートに第3電圧を印加し、
第1非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
第2非選択不揮発性記憶素子が、第3非選択不揮発性記憶素子のドレイン側にあり、
第3電圧が、第1電圧以下であり、第2電圧より高く、第3非選択不揮発性記憶素子をオンさせる、
ことを特徴とする請求項8に記載の不揮発性記憶システム。 - 不揮発性記憶システムであって、
直列に接続された複数の不揮発性記憶素子を有するNANDストリングと、
前記複数の不揮発性記憶素子と通信する管理回路を有し、
管理回路は、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、ドレイン側制御ゲート電圧をドレイン側非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を実施し、
ソース側非選択不揮発性記憶素子及びドレイン側非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子のドレイン側にあり、
ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧より低く、ドレイン側非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする不揮発性記憶システム。 - 不揮発性記憶システムであって、
直列に接続された複数の不揮発性記憶素子を有するNANDストリングと、
前記複数の不揮発性記憶素子と通信する管理回路を有し、
管理回路は、
特定電圧を選択不揮発性記憶素子の制御ゲートに印加し、ソース側制御ゲート電圧をソース側非選択不揮発性記憶素子の制御ゲートに印加し、第1ドレイン側制御ゲート電圧を第1ドレイン側非選択不揮発性記憶素子に印加し、第2ドレイン側制御ゲート電圧を第2ドレイン側非選択不揮発性記憶素子に印加しながら、NANDストリングの伝導電流を検出することによって、選択不揮発性記憶素子に記憶されているデータを判別するステップと、
選択不揮発性記憶素子からデータを読み出す読み出し処理、
を実施し、
ソース側非選択不揮発性記憶素子、第1ドレイン側非選択不揮発性記憶素子及び第2ドレイン側非選択不揮発性記憶素子が、NANDストリングの中の選択不揮発性記憶素子以外の不揮発性記憶素子であり、
ソース側非選択不揮発性記憶素子が、選択不揮発性記憶素子のソース側にあり、
第1ドレイン側非選択不揮発性記憶素子が、選択不揮発性記憶素子に対してドレイン側で隣接し、
第2ドレイン側非選択不揮発性記憶素子が、第1ドレイン側非選択不揮発性記憶素子のドレイン側にあり、
ソース側制御ゲート電圧が、ソース側非選択不揮発性記憶素子をオンさせ、
第1ドレイン側制御ゲート電圧が、ソース側制御ゲート電圧以下であり、第1ドレイン側非選択不揮発性記憶素子をオンさせ、
第2ドレイン側制御ゲート電圧が、第1ドレイン側制御ゲート電圧より低く、第2ドレイン側非選択不揮発性記憶素子をオンさせ、
前記ステップが、選択不揮発性記憶素子の制御ゲートに複数のプログラミングパルスを印加するプログラミング処理における2つのプログラムパルスの間の期間において実施され、
読み出し処理が、プログラミング処理の完了後に実施され、
読み出し処理では、読み出し基準電圧を選択不揮発性記憶素子の制御ゲートに印加し、共通電圧を全ての非選択不揮発性記憶素子の制御ゲートに印加しながら、NANDストリングの伝導電流を検出し、
共通電圧が、全ての非選択不揮発性記憶素子をオンさせる、
ことを特徴とする不揮発性記憶システム。
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