JP4993885B2 - マルチチャネルシフトレジスタ及びそれを備えるソースドライバ - Google Patents

マルチチャネルシフトレジスタ及びそれを備えるソースドライバ Download PDF

Info

Publication number
JP4993885B2
JP4993885B2 JP2005254135A JP2005254135A JP4993885B2 JP 4993885 B2 JP4993885 B2 JP 4993885B2 JP 2005254135 A JP2005254135 A JP 2005254135A JP 2005254135 A JP2005254135 A JP 2005254135A JP 4993885 B2 JP4993885 B2 JP 4993885B2
Authority
JP
Japan
Prior art keywords
signal
flip
input data
flop
channel selection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005254135A
Other languages
English (en)
Other versions
JP2006072368A (ja
Inventor
泰 鎬 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of JP2006072368A publication Critical patent/JP2006072368A/ja
Application granted granted Critical
Publication of JP4993885B2 publication Critical patent/JP4993885B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、薄膜トランジスタ液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）のソースドライバに関し、さらに詳細には、チャネル数を調節できるマルチチャネルシフトレジスタ及びそれを備えるソースドライバに関する。
図１は、通常のＴＦＴ−ＬＣＤの構成を示すブロック図である。
図１に示したように、ＴＦＴ−ＬＣＤは、タイミング制御部１００により駆動され、液晶パネル４００のゲートラインを順次駆動させる複数のゲートドライバ２００と、タイミング制御部１００により駆動され、液晶パネル４００のソースラインを駆動して液晶パネル４００にデータを表示させる複数のソースドライバ３００と、システムから要求される電圧を生成する電圧発生部５００とを備える。
液晶パネル４００は、液晶キャパシタＣ１とスイッチング薄膜トランジスタＴ１から構成される単位画素がマトリックス状に配列され、薄膜トランジスタＴ１のソースは、ソースドライバ３００により駆動されるソースラインに接続され、各薄膜トランジスタＴ１のゲートはゲートドライバ２００により駆動されるゲートラインに接続される。
図１のＴＦＴ−ＬＣＤは、タイミング制御部１００により、ゲートドライバ２００が該当する１つのゲートラインを順次駆動させ、ソースドライバ３００が、タイミング制御部１００から提供されるデータが入力され、アナログ信号をソースラインに印加することによって、データを表示するようになる。
図２は、従来のＴＦＴ−ＬＣＤのソースドライバの構成を示すブロック図である。
図２に示したように、従来のソースドライバは、デジタル制御部３１０と、デジタル制御部３１０から提供されるデジタルデータを格納するレジスタ部３２０と、レジスタ部３２０から提供される信号をレベル変換するレベルシフタ部３３０と、レベルシフタ部３３０を通過したデジタル信号をアナログ信号に変換するデジタルアナログ変換部３４０と、アナログバイアス部３５０と、アナログバイアス部３５０から提供されるバイアスによりデジタルアナログ変換部３４０の出力をバッファリングし、液晶パネル（図１の４００）のソースラインに提供するバッファリング部３６０とを備えて構成されている。
デジタル制御部３１０は、図１のタイミング制御部１００からソースドライバスタートパルスＳＳＰとデータクロックＤａｔａ Ｃｌｏｃｋ、及びデジタルデータＤｉｇｉｔａｌ Ｄａｔａが入力され、レジスタ部３２０にデジタルデータを伝達し、レジスタ部３２０を制御する。
レジスタ部３２０は、シフトレジスタ部３２１と、サンプリングレジスタ部３２２及びホールディングレジスタ部３２３から構成され、シフトレジスタを介して、各デジタルデータは、サンプリングレジスタ部３２２に格納され、タイミング制御部（図１の符号１００）から提供される制御信号ＬＯＡＤにより、サンプリングレジスタ部３２２に格納されたデジタルデータは、ホールディングレジスタ部３２３及びレベルシフタ部３３０を介して、デジタルアナログ変換部３４０に伝達される。
レジスタ部３２０は、例えば３．３Ｖのような低電圧で駆動するブロックであり、デジタルアナログ変換部３４０及びバッファリング部３６０は、例えば６〜１２Ｖのような高電圧で駆動するブロックであるため、レベルシフタ部３３０はデジタルデータ信号をレベル変換した後、デジタルアナログ変換部３４０に提供する。
デジタルアナログ変換部３４０は、光の明るさを線形的に表わすために入力電圧を非線形的に変換するガンマリファレンス部３４２と、レベルシフタ部３３０を通過したデジタル信号を選択信号として、ガンマリファレンス部３４２の出力をデコーディングし、出力するデコーダ部３４４とから構成される。
図３は、従来の技術に係るシフトレジスタ部３２１の内部構成を示すブロック図である。
図３に示したように、シフトレジスタ部３２１は、直列接続された複数のフリップフロップ３２１ａ〜３２１ｅで実現されるが、自身の前段のフリップフロップの出力信号に応答し、自身の出力信号を活性化させる。最初の段のフリップフロップ３２１ａまたは３２１ｅは、デジタル制御部３００の出力信号が印加される。
また、方向選択信号ＵＰによって、左側のフリップフロップの出力信号が印加されて出力信号を活性化させるため、フリップフロップ３２１ａからフリップフロップ３２１ｅの順に活性化したり、右側のフリップフロップの出力信号を印加されて出力信号を活性化させるため、右側のフリップフロップ３２１ｅから左側のフリップフロップ３２１ａまで、順に活性化される。
図４は、図３のフリップフロップ３２１ａの内部構成を示す回路図である。
図４に示したように、フリップフロップ３２１ａは、方向選択信号ＵＰによって右側入力信号ＩＲまたは左側入力信号ＩＬを選択する選択部１と、クロックＣＬＫに同期し、選択部１の出力信号を受信するフリップフロップ素子２と、フリップフロップ素子２の出力信号をバッファリングし、第１アクティブ信号ＯＵＴ及び第２アクティブ信号ＳＥＱを出力するバッファ部３とを備える。
フリップフロップの動作を簡略に説明すると、選択部１が方向選択信号ＵＰによって、左側入力信号ＩＬまたは右側入力信号ＩＲを選択して出力すると、フリップフロップ素子２にはクロックに同期して、これの何れかの信号が印加される。次に、バッファ部３は、これを各サンプリングレジスタ３２２を活性化させるための第１アクティブ信号ＯＵＴ及び反転された反転第１アクティブ信号ＯＵＴＢと、次の段のフリップフロップを活性化させるための第２アクティブ信号ＳＥＱを出力する。
一方、上述したようにソースドライバは、パネルのサブピクセルに１対１に対応し、駆動対象であるパネルの解像度によってソースドライバのチャネル数が決定される。
例えば、解像度１０２４×７６８を有するカラーパネルの場合、カラムラインは１０２４本が存在し、サブピクセルは１０２４×３＝３０７２個が存在する。したがって、このようなパネルを８つのソースドライバで駆動しようとすれば、１つのソースドライバは３８４本のチャネルを有しなければならない。したがって、３８４本のチャネルを有するソースドライバを製品として量産すると、このソースドライバは、解像度１０２４×７６８を有するカラーパネルには用いることができる。また、３８４の整数倍の解像度を有するパネルには用いることができる。
これは、ソースドライバのチャネル数が物理的に固定されるため、異なる解像度を有する液晶パネルに用いるためにはソースドライバを新たに設計しなければならないからである。
したがって、従来の技術に係るソースドライバを用いる場合には、用いられるパネルの解像度に応じて、ソースドライバを新たに設計しなければならないため、時間的、且つ物理的な損失が発生する。
本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的は、ソフト的にチャネル数を調節できるマルチチャネルシフトレジスタ及びそれを備えるソースドライバを提供することにある。
上記目的を達成するため、本発明に係るソースドライバ（１）は、第１及び第２チャネル選択信号に応答して第１又は第２入力データを選択し、選択した該入力データをクロックに同期して受信して出力させる第１〜第７フリップフロップが直列接続されたシフトレジスタ部を備えるソースドライバであって、スタート信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、前記第２フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第３制御信号が印加される前記第３フリップフロップと、前記第３フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として第４制御信号が印加され、第２チャネル選択信号として前記第３制御信号が印加される前記第４フリップフロップと、前記第４フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記反転された第２制御信号が印加される前記第５フリップフロップと、前記第５フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第６フリップフロップと、前記第６フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第７フリップフロップとを備え、前記第１〜第７フリップフロップの各々は、互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、互いに異なる入力データが各々印加される複数の入力データ入力端と、前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、前記第１〜第７フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続されることを特徴としている。
また、本発明に係るソースドライバ（２）は、第１及び第２チャネル選択信号によって、第１または第２入力データを左側入力データとして、第３または第４入力データを右側入力データとして受信して、方向選択信号によって前記左側入力データ及び前記右側入力データのうちのいずれか１つを選択し、クロックに同期して出力信号を活性化させる第１〜第４フリップフロップが直列接続されたシフトレジスタ部を備えるソースドライバであって、スタート信号が第１及び第２入力データとして印加され、前記第２フリップフロップの出力信号が第３入力データとして印加され、前記第３フリップフロップの出力信号が第４入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、前記第３フリップフロップの出力信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、前記第２フリップフロップの出力信号が第１入力データとして印加され、前記第１フリップフロップの出力信号が第２入力データとして印加され、前記第４フリップフロップの出力信号が第３及び第４入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第３フリップフロップと、前記第３フリップフロップの出力信号が第１及び第２入力データとして印加され、スタート信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第４フリップフロップとを備え、前記第１〜第４フリップフロップの各々は、互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、互いに異なる入力データが各々印加される複数の入力データ入力端と、前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、前記第１〜第４フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続され、前記第１〜第４フリップフロップに、同じクロック及び前記方向選択信号が印加されることを特徴としている。
また、本発明に係るマルチチャネルシフトレジスタ（１）は、第１及び第２チャネル選択信号に応答して第１又は第２入力データを選択し、選択された入力データをクロックに同期して受信し、出力させる第１〜第７フリップフロップが直列接続されたマルチチャネルシフトレジスタであって、スタート信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、前記第２フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第３制御信号が印加される前記第３フリップフロップと、前記第３フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として第４制御信号が印加され、第２チャネル選択信号として前記第３制御信号が印加される前記第４フリップフロップと、前記第４フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記反転された第２制御信号が印加される前記第５フリップフロップと、前記第５フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第６フリップフロップと、前記第６フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第７フリップフロップとを備え、前記第１〜第７フリップフロップの各々は、互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、互いに異なる入力データが各々印加される複数の入力データ入力端と、前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、前記第１〜第７フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続されることを特徴としている。
また、本発明に係るマルチチャネルシフトレジスタ（２）は、第１及び第２チャネル選択信号によって、第１または第２入力データが左側入力データとして、第３または第４入力データが右側入力データとして受信して、方向選択信号によって前記左側入力データ及び前記右側入力データのうちのいずれか１つを選択してクロックに同期して、出力信号を活性化させる第１〜第４フリップフロップが直列接続されたマルチチャネルシフトレジスタであって、スタート信号が第１及び第２入力データとして印加され、前記第２フリップフロップの出力信号が第３入力データとして印加され、前記第３フリップフロップの出力信号が第４入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、前記第３フリップフロップの出力信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、前記第２フリップフロップの出力信号が第１入力データとして印加され、前記第１フリップフロップの出力信号が第２入力データとして印加され、前記第４フリップフロップの出力信号が第３及び第４入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第３フリップフロップと、前記第３フリップフロップの出力信号が第１及び第２入力データとして印加され、スタート信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第４フリップフロップとを備え、前記第１〜第４フリップフロップの各々は、互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、互いに異なる入力データが各々印加される複数の入力データ入力端と、前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、前記第１〜第４フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続され、前記第１〜第４フリップフロップに、同じクロック及び前記方向選択信号が印加されることを特徴としている。
本発明によれば、制御信号を介してソフト的に出力される信号数を調節することができるシフトレジスタを実現することができ、これを用いることによってソースドライバのチャネル数を調節することができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図５は、本発明の実施の形態に係るシフトレジスタ内のフリップフロップの内部構成を示す回路図である。
図５に示したように、本発明の実施の形態に係るフリップフロップは、チャネル選択信号ＯＳ２、ＯＳ１によって、第１または第２入力データＩＮＬ２、ＩＮＬ１を左側入力データとして、第３または第４入力データＩＮＲ２、ＩＮＲ１を右側入力データとして出力する入力データ選択部５２０と、方向選択信号ＵＰ、ＵＰＢによって左側入力データ及び右側入力データのうちのいずれか１つを選択して、出力する方向選択部５４０と、クロックＣＬＫに同期して、方向選択部５４０の出力信号が印加されるフリップフロップ素子５６０と、フリップフロップ素子５６０の出力信号をバッファリングし、第１及び第２のアクティブ信号ＯＵＴ、ＳＥＱとして出力するバッファ部５８０とを備える。
そして、入力データ選択部５２０は、第２入力データＩＮＬ２及び第２チャネル選択信号ＯＳ２を入力とするＡＮＤゲートＡＤ１と、第１入力データＩＮＬ１及び第１チャネル選択信号ＯＳ１を入力とするＡＮＤゲートＡＤ２と、第４入力データＩＮＲ２及び第２チャネル選択信号ＯＳ２を入力とするＡＮＤゲートＡＤ３と、第３入力データＩＮＲ１及び第１チャネル選択信号ＯＳ１を入力とするＡＮＤゲートＡＤ４と、２つのＡＮＤゲートＡＤ１、ＡＤ２の出力信号を受信して、左側入力信号を出力するＮＯＲゲートＮＲ１と、２つのＡＮＤゲートＡＤ３、ＡＤ４の出力信号を受信して、右側入力信号を出力するＮＯＲゲートＮＲ２とを備える。
方向選択部５４０は、方向選択信号ＵＰによって制御されて右側入力信号を伝達するスイッチＳＷ１と、反転された方向選択信号ＵＰＢによって制御されて左側入力信号を伝達するスイッチＳＷ２と、２つのスイッチＳＷ１、ＳＷ２の出力ノードが共に接続されたノードである共通ノードの電圧を反転させて、出力させるインバータＩ１とを備える。
バッファ部５８０は、フリップフロップ素子５６０の出力信号を遅延させ、第１アクティブ信号ＯＵＴとして出力するインバータＩ２及びＩ３と、フリップフロップ素子５６０の出力信号を反転させるインバータＩ４と、インバータＩ４の出力信号を遅延させて反転第１アクティブ信号ＯＵＴＢとして出力するインバータＩ５及びＩ６と、インバータＩ４の出力信号を遅延及び反転させて第２アクティブ信号ＳＥＱとして出力するインバータＩ７〜Ｉ９とを備える。
参考に、上述したフリップフロップを用いれば、左側から右側に、または右側から左側に順に活性化されるマルチチャネルシフトレジスタを実現することができる。単一の方向（以下、単方向と記す）のみ順に活性化されるシフトレジスタを実現する場合、フリップフロップは、第１及び第２入力データＩＮＬ１、ＩＮＬ２のみが印加されればよい。したがって、単方向のフリップフロップは、第３及び第４入力データＩＮＲ１、ＩＮＲ２が印加される入力データ選択部５２０内の２つのＡＮＤゲートＡＤ３、ＡＤ４及びＮＯＲゲートＮＲ２が必要ではなく、方向選択信号ＵＰ及びＵＰＢによって右側データ及び左側データを選択するための方向選択部５４０の２つのスイッチＳＷ１、ＳＷ２も必要ではない。
次に、図５に示したフリップフロップの動作を簡略に説明する。
まず、入力データ選択部５２０は、２つのチャネル選択信号ＯＳ２、ＯＳ１によって第１または第２入力データＩＮＬ１、ＩＮＬ２を左側入力信号として伝達し、第３または第４入力データＩＮＲ１、ＩＮＲ２を右側入力信号として出力する。次に、方向選択部５４０が方向選択信号ＵＰに応答し、左側入力信号及び右側入力信号のうちのいずれか１つの信号を選択して出力すれば、フリップフロップ素子５６０が方向選択部５４０の出力信号を、クロックＣＬＫに同期して出力する。最後に、バッファ部５８０はフリップフロップ素子５６０の出力信号を第１アクティブ信号ＯＵＴと、反転第１アクティブ信号ＯＵＴＢと、第２アクティブ信号ＳＥＱとして出力する。
したがって、入力データ選択部５２０は、チャネル選択信号ＯＳ１が論理レベル「Ｈ」である場合、第１及び第３入力データＩＮＬ１、ＩＮＲ１を各々左側入力信号及び右側入力信号として出力し、チャネル選択信号ＯＳ２が論理レベル「Ｈ」である場合には第２及び第４入口データＩＮＬ２、ＩＮＲ２を選択して出力する。また、２つのチャネル選択信号ＯＳ２、ＯＳ１が全て非活性化された場合には、フリップフロップの出力信号が非活性化される。
したがって、上述したフリップフロップを複数用いて、シフトレジスタを実現する場合、２つのチャネル選択信号ＯＳ２、ＯＳ１を介して出力される信号数を調節できる。以下に、図面を用いて具体的に説明する。
図６は、単方向のフリップフロップを７つ用いて実現されたシフトレジスタの構成を示すブロック図である。これは、上述したように、制御信号を介して出力される信号数を調節できるシフトレジスタを例示するためのものであり、単方向の場合である。
図６に示したように、本実施の形態に係る出力信号数を調節する単方向シフトレジスタは、スタート信号ＳＰが第１及び第２入力データＩＮ１、ＩＮ２として印加され、２つのチャネル選択信号ＯＳ１、ＯＳ２として電源電圧ＶＤＤが印加される第１フリップフロップ６１０と、第１フリップフロップ６１０の出力信号ＳＥＱが第１及び第２入力データＩＮ１、ＩＮ２として印加され、チャネル選択信号ＯＳ１、ＯＳ２として制御信号/Ｃが印加される第２フリップフロップ６２０と、第２フリップフロップ６２０の出力信号ＳＥＱが第１及び第２入力データＩＮ１、ＩＮ２として印加され、チャネル選択信号ＯＳ１、ＯＳ２として制御信号Ａが印加される第３フリップフロップ６３０と、第３フリップフロップ６３０の出力信号ＳＥＱが第１入力データＩＮ１として、第２フリップフロップ６２０の出力信号が第２入力データＩＮ２として印加され、チャネル選択信号ＯＳ１、ＯＳ２として各々制御信号Ｂ、Ａが印加される第４フリップフロップ６４０と、第４フリップフロップ６４０の出力信号ＳＥＱが第１及び第２入力データＩＮ１、ＩＮ２として印加され、チャネル選択信号ＯＳ１、ＯＳ２として制御信号/Ｃが印加される第５フリップフロップ６５０と、第５フリップフロップ６５０の出力信号ＳＥＱが第１入力データＩＮ１として、第２フリップフロップＩＮ２の出力信号ＳＥＱが第２入力データＩＮ２として印加され、２つの制御信号Ｃ、/Ｃが各々チャネル選択信号ＯＳ２、ＯＳ１として印加される第６フリップフロップ６６０と、第６フリップフロップ６６０の出力信号ＳＥＱが第１及び第２入力データＩＮ１、ＩＮ２として印加され、チャネル選択信号ＯＳ２、ＯＳ１として電源電圧ＶＤＤが印加される第７フリップフロップ６７０とを備える。尚、本明細書では便宜上、図面の上付きバーを付した符号には“/”を付して表す。また、制御信号/Ｃは、制御信号Ｃを反転させた信号である。
そして、シフトレジスタ（図６参照）の構造を説明すると、バイパスライン６８０、６９０の下側に位置するフリップフロップ６２０〜６５０は、出力信号数によって非活性化される。これは、チャネル選択信号ＯＳ１、ＯＳ２として印加される制御信号Ａ、Ｂ、Ｃ、/Ｃにより決定される。シフトレジスタが前段のフリップフロップの出力信号に応答して、自身の出力信号を活性化させるように実現されているため、非活性化されたフリップフロップの次の段のフリップフロップを活性化させるために、バイパスライン６８０、６９０を介して非活性化されるフリップフロップを飛び越えて出力信号を伝達させる。
また、バイパスライン６８０、６９０の外側に位置する、出力信号数に関係せずに常に駆動されるフリップフロップ６１０、６６０、６７０に関しては、チャネル選択信号ＯＳ１、ＯＳ２として電源電圧ＶＤＤが印加される。これはチャネル選択信号ＯＳ１、ＯＳ２として論理レベル「Ｈ」が印加されてフリップフロップが常に活性化され、入力データＩＮ１、ＩＮ２の活性化に応答してフリップフロップが動作するようにするためである。
参考に、第１〜第７フリップフロップ６１０〜６７０には、同じクロックＣＬＫが印加され、出力信号ＯＵＴ、ＳＥＱを活性化させる。
一方、下記の表１は、チャネル選択信号として印加される制御信号のレベルに応じて決まるシフトレジスタ出力信号数を示す。
Figure 0004993885
 表１に示したように、シフトレジスタ（図６参照）において、出力信号数が最も少ない３の場合には、制御信号Ｃが論理レベル「Ｈ」であり、残りの制御信号Ａ、Ｂ、/Ｃは全て論理レベル「Ｌ」である。したがって、バイパスライン６８０の下側のフリップフロップ６２０〜６５０の全てが非活性化される。
また、出力信号数が中間の５である場合には、制御信号Ｂが論理レベル「Ｈ」であり、制御信号Ａ、Ｃは論理レベル「Ｌ」である。したがって、バイパスライン６９０の下側のフリップフロップ６３０が非活性化される。
出力信号数が最も多い７である場合には、制御信号Ａが論理レベル「Ｈ」であり、制御信号Ｂ及びＣは論理レベル「Ｌ」であるため、チャネル選択信号ＯＳ１またはＯＳ２のうち、いずれか１つは必ず論理レベル「Ｈ」であるため、全てのフリップフロップ６１０〜６７０が動作して出力信号を活性化させる。
上述したような原理から３つの出力信号数だけでなく、バイパス区間から分けられる数だけマルチチャネルを形成することができる。
一方、上述したシフトレジスタの出力信号は、サンプリングレジスタ部（図２参照）内の各々のサンプリングレジスタのアクティブ信号であって、フリップフロップが非活性化されれば該当するサンプリングレジスタが非活性化されるため、シフトレジスタの出力信号数を調節できるということは、ソースドライバのチャネル数を調節することができるということを意味する。
したがって、上述したフリップフロップを用いて実現されたシフトレジスタをソースドライバとして用いる場合、制御信号を介してソフト的にチャネル数を調節することができる。
図７は、図５のフリップフロップを４つ用いて、実現された両方向マルチチャネルシフトレジスタの構成を示すブロック図であり、制御信号を介して出力されるマルチチャネルシフトレジスタの信号数を調節することができる。
図７に示したように、両方向マルチチャネルシフトレジスタは、スタート信号ＳＰが第１及び第２入力データＩＮＬ１、ＩＮＬ２として印加され、第２フリップフロップ７４０の出力信号ＳＥＱが第３入力データＩＮＲ１として、第３フリップフロップ７６０の出力信号ＳＥＱが第４入力データＩＮＲ２として印加される第１フリップフロップ７２０と、第１フリップフロップ７２０の出力信号ＳＥＱが第１及び第２入力データＩＮＬ１、ＩＮＬ２として印加され、第３フリップフロップ７４０の出力信号ＳＥＱが第３及び第４入力データＩＮＲ１、ＩＮＲ２として印加される第２フリップフロップ７４０と、第２フリップフロップ７４０の出力信号ＳＥＱが第１入力データＩＮＬ１として、第１フリップフロップ７２０の出力信号ＳＥＱが第２入力データＩＮＬ２として印加され、第４フリップフロップ７８０の出力信号ＳＥＱが第３及び第４入力データＩＮＲ１、ＩＮＲ２として印加される第３フリップフロップ７６０と、第３フリップフロップ７６０の出力信号ＳＥＱが第１及び第２入力データＩＮＬ１、ＩＮＬ２として印加され、スタート信号ＳＰが第３及び第４入力データＩＮＲ１、ＩＮＲ２として印加される第４フリップフロップ７８０とを備える。
そして、第２フリップフロップ７４０では、チャネル選択信号ＯＳ１、ＯＳ２として制御信号ｅｎが印加され、第３フリップフロップ７６０では、チャネル選択信号ＯＳ１として制御信号ｅｎが、チャネル選択信号ＯＳ２として制御信号/ｅｎが印加される。これら以外の第１フリップフロップ７２０及び第４フリップフロップ７８０のチャネル選択信号ＯＳ１、ＯＳ２には、電源電圧ＶＤＤが印加され、制御信号に関係せずに入力データにより出力信号が活性化されるようになっている。
また、第１〜第４フリップフロップ７２０〜７８０は、同じクロックＣＬＫと、方向選択信号ＵＰ及びＵＰＢとが印加される。
上記のように、両方向マルチチャネルシフトレジスタは、合計４つのフリップフロップで実現され、制御信号ｅｎが論理レベル「Ｈ」である場合、全てのフリップフロップが活性化されて合計４つの出力信号が出力される。そして制御信号ｅｎが論理レベル「Ｌ」である場合には、第２フリップフロップ７４０がオフされ、合計３つの出力信号が順に出力される。
次に、両方向マルチチャネルシフトレジスタの動作を簡略に説明する。
まず、両方向マルチチャネルシフトレジスタを構成するフリップフロップの左側から右側に出力信号を順に活性化させる場合を説明する。制御信号ｅｎが論理レベル「Ｌ」、方向選択信号ＵＰが論理レベル「Ｈ」であるとする。
スタート信号ＳＰの活性化時、第１フリップフロップ７２０は、クロックＣＬＫに同期してスタート信号ＳＰが印加され、出力信号ＯＵＴ及びＳＥＱを活性化させ、第２フリップフロップ７４０の出力信号ＯＵＴ及びＳＥＱは、制御信号ｅｎにより非活性化される。次に、第３フリップフロップ７６０は、制御信号ｅｎに応答し、第２入力データＩＮＬ２から印加される第１フリップフロップ７２０の出力信号ＳＥＱがクロックに同期して、印加されて出力信号ＯＵＴ及びＳＥＱを活性化させる。最後に、第４フリップフロップ７８０はクロックＣＬＫに同期して、第３フリップフロップ７６０の出力信号ＳＥＱが印加されて出力信号ＯＵＴ及びＳＥＱを活性化させる。
また、方向選択信号ＵＰが論理レベル「Ｌ」である場合、各フリップフロップは、第３及び第４入力データＩＮＲ１、ＩＮＲ２を選択して印加させるため、第４フリップフロップ７８０から第１フリップフロップ７２０の順に出力信号ＯＵＴ、ＳＥＱが活性化される。
図８は、本発明の実施の形態に係る両方向マルチチャネルシフトレジスタを示すブロック図であり、このような両方向マルチチャネルシフトレジスタを用いてソースドライバを実現する場合、以下に示すようにソースドライバのチャネル数は、３８４、４１４、４２０に３つのモードを有する。
また、図９は、図８のシフトレジスタの内部構成を示すブロック図である。
図８及び図９に示されているように、本実施の形態に係る両方向マルチチャネルシフトレジスタは、複数のシフトレジスタが直列配置されるため、これら１つのシフトレジスタは４つの基本単位フリップフロップで構成される。
一方、１つのフリップフロップが３つのチャネルをコントロールするため、１つのシフトレジスタは１２のチャネルをコントロールする。
したがって、全てのシフトレジスタが活性化されると、合計４２０のチャネルが出力されて、シフトレジスタ２つが非活性化されると、合計６つのチャネルが非活性化されるため、出力されるチャネル数は４１４となる。また、６つのシフトレジスタが非活性化されると、合計３６のチャネルが非活性化され、出力されるチャネル数は３８４となる。
参考に、上述したようにシフトレジスタが３８４／４１４／４２０チャネルモードを有する場合、ＬＣＤディスプレイ製品などから要求されるチャネル数を供給するのに充分である。
一方、上述した本発明に係るマルチチャネルシフトレジスタを用いたソースドライバは、制御信号の入力を介してソフト的に出力されるチャネルの数を調節することができる。
すなわち、従来では、一旦ソースドライバが製品として量産された後には、ＴＦＴ−ＬＣＤパネルの解像度、即ちチャネル数が異なる場合など、該当するチャネル区間の変更が必要な場合、プールウェア再修正が必要であったが、本発明に係るマルチチャネルシフトレジスタを用いたソースドライバでは、コンタクト以下の階層を修正せずにメタルライン階層の再修正のみで、チャネル区間の変更が可能であるため、様々のＬＣＤディスプレイ製品に対応可能である。
本発明は、半導体産業のうち、ＴＦＴ−ＬＣＤ、ＯＬＥＤディスプレイのような活性化マトリックスディスプレイ分野で用いられるソースドライバに関するものであり、活性化マトリックディスプレイモニターを生産する産業全般に活用可能である。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
通常のＴＦＴ−ＬＣＤの構成を示すブロック図である。 通常のＴＦＴ−ＬＣＤにおいてソースドライバの構成を示すブロック図である。 従来の技術に係るシフトレジスタ部の内部構成を示すブロック図である。 図３のフリップフロップの内部構成を示す回路図である。 本発明の実施の形態に係るシフトレジスタ内のフリップフロップの内部構成を示す回路図である。 単方向のフリップフロップを７つ用いて、実現されたシフトレジスタの構成を示すブロック図である。 図５のフリップフロップを４つ用いて、具現された両方向マルチチャネルシフトレジスタの構成を示すブロック図である。 本発明の実施の形態に係る両方向マルチチャネルシフトレジスタの構成を示すブロック図である。 図８のシフトレジスタの内部構成を示すブロック図である。
符号の説明
５２０ 入力データ選択部
５４０ 方向選択部
５６０ フリップフロップ素子
５８０ バッファ部

Claims (12)

  1. 第１及び第２チャネル選択信号に応答して第１又は第２入力データを選択し、選択した該入力データをクロックに同期して受信して出力させる第１〜第７フリップフロップが直列接続されたシフトレジスタ部を備えるソースドライバであって、
    スタート信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、
    前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、
    前記第２フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第３制御信号が印加される前記第３フリップフロップと、
    前記第３フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として第４制御信号が印加され、第２チャネル選択信号として前記第３制御信号が印加される前記第４フリップフロップと、
    前記第４フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記反転された第２制御信号が印加される前記第５フリップフロップと、
    前記第５フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第６フリップフロップと、
    前記第６フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第７フリップフロップと
    を備え、
    前記第１〜第７フリップフロップの各々は、
    互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、
    互いに異なる入力データが各々印加される複数の入力データ入力端と、
    前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、
    前記第１〜第７フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続されることを特徴とするソースドライバ。
  2. 第１及び第２チャネル選択信号によって、第１または第２入力データを左側入力データとして、第３または第４入力データを右側入力データとして受信して、方向選択信号によって前記左側入力データ及び前記右側入力データのうちのいずれか１つを選択し、クロックに同期して出力信号を活性化させる第１〜第４フリップフロップが直列接続されたシフトレジスタ部を備えるソースドライバであって、
    スタート信号が第１及び第２入力データとして印加され、前記第２フリップフロップの出力信号が第３入力データとして印加され、前記第３フリップフロップの出力信号が第４入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、
    前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、前記第３フリップフロップの出力信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、
    前記第２フリップフロップの出力信号が第１入力データとして印加され、前記第１フリップフロップの出力信号が第２入力データとして印加され、前記第４フリップフロップの出力信号が第３及び第４入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第３フリップフロップと、
    前記第３フリップフロップの出力信号が第１及び第２入力データとして印加され、スタート信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第４フリップフロップとを備え、
    前記第１〜第４フリップフロップの各々は、
    互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、
    互いに異なる入力データが各々印加される複数の入力データ入力端と、
    前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、
    前記第１〜第４フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続され、
    前記第１〜第４フリップフロップに、同じクロック及び前記方向選択信号が印加されることを特徴とするソースドライバ。
  3. 前記フリップフロップが、
    前記第１及び第２チャネル選択信号に応答し、第１または第２入力データを左側入力信号として出力し、第３または第４入力データを右側入力信号として出力する入力データ選択部と、
    前記方向選択信号に応答し、前記左側入力信号及び前記右側入力信号のうちのいずれか１つを選択し、出力する方向選択部と、
    前記クロックに同期して、前記方向選択部の出力信号を受信するフリップフロップ素子と、
    前記フリップフロップ素子の出力信号をバッファリングし、サンプリングレジスタ部を活性化させるための、第１アクティブ信号及び反転された第１アクティブ信号と、次の段のフリップフロップを活性化させるための第２アクティブ信号とを出力するバッファ部と
    を備えることを特徴とする請求項２に記載のソースドライバ。
  4. 前記入力データ選択部が、
    第１入力データ及び第１チャネル選択信号を入力とする第１ＡＮＤゲートと、
    第２入力データ及び第２チャネル選択信号を入力とする第２ＡＮＤゲートと、
    第３入力データ及び第１チャネル選択信号を入力とする第３ＡＮＤゲートと、
    第４入力データ及び第２チャネル選択信号を入力とする第４ＡＮＤゲートと、
    前記第１及び第２ＡＮＤゲートの出力信号を受信して前記左側入力信号を出力する第１ＮＯＲゲートと、
    前記第３及び第４ＡＮＤゲートの出力信号を受信して、前記右側入力信号を出力する第２ＮＯＲゲートとを備えることを特徴とする請求項３に記載のソースドライバ。
  5. 前記方向選択部が、
    前記方向選択信号によって制御され、前記右側入力信号を伝達する第１スイッチと、
    反転された前記方向選択信号によって制御されて前記左側入力信号を伝達する第２スイッチと、
    前記第１及び第２スイッチの出力ノードが共に接続されたノードである共通ノードの電圧を反転させて出力させる第１インバータを備えることを特徴とする請求項４に記載のソースドライバ。
  6. 前記バッファ部が、
    前記フリップフロップ素子の出力信号を遅延させ、前記第１アクティブ信号として出力する第２及び第３インバータと、
    前記フリップフロップ素子の出力信号を反転させる第４インバータと、
    前記第４インバータの出力信号を遅延させ、前記反転された第１アクティブ信号として出力する第５及び第６インバータと、
    前記第４インバータの出力信号を遅延及び反転させ、前記第２アクティブ信号として出力する第７〜第９インバータと
    を備えることを特徴とする請求項５に記載のソースドライバ。
  7. 第１及び第２チャネル選択信号に応答して第１又は第２入力データを選択し、選択された入力データをクロックに同期して受信し、出力させる第１〜第７フリップフロップが直列接続されたマルチチャネルシフトレジスタであって、
    スタート信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、
    前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、
    前記第２フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として第３制御信号が印加される前記第３フリップフロップと、
    前記第３フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として第４制御信号が印加され、第２チャネル選択信号として前記第３制御信号が印加される前記第４フリップフロップと、
    前記第４フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記反転された第２制御信号が印加される前記第５フリップフロップと、
    前記第５フリップフロップの出力信号が第１入力データとして印加され、前記第２フリップフロップの出力信号が第２入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第６フリップフロップと、
    前記第６フリップフロップの出力信号が第１及び第２入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第７フリップフロップと
    を備え、
    前記第１〜第７フリップフロップの各々は、
    互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、
    互いに異なる入力データが各々印加される複数の入力データ入力端と、
    前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、
    前記第１〜第７フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続されることを特徴とするマルチチャネルシフトレジスタ。
  8. 第１及び第２チャネル選択信号によって、第１または第２入力データが左側入力データとして、第３または第４入力データが右側入力データとして受信して、方向選択信号によって前記左側入力データ及び前記右側入力データのうちのいずれか１つを選択してクロックに同期して、出力信号を活性化させる第１〜第４フリップフロップが直列接続されたマルチチャネルシフトレジスタであって、
    スタート信号が第１及び第２入力データとして印加され、前記第２フリップフロップの出力信号が第３入力データとして印加され、前記第３フリップフロップの出力信号が第４入力データとして印加され、第１及び第２チャネル選択信号として第１制御信号が印加される前記第１フリップフロップと、
    前記第１フリップフロップの出力信号が第１及び第２入力データとして印加され、前記第３フリップフロップの出力信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として第２制御信号が印加される前記第２フリップフロップと、
    前記第２フリップフロップの出力信号が第１入力データとして印加され、前記第１フリップフロップの出力信号が第２入力データとして印加され、前記第４フリップフロップの出力信号が第３及び第４入力データとして印加され、第１チャネル選択信号として前記第２制御信号が印加され、第２チャネル選択信号として前記反転された第２制御信号が印加される前記第３フリップフロップと、
    前記第３フリップフロップの出力信号が第１及び第２入力データとして印加され、スタート信号が第３及び第４入力データとして印加され、第１及び第２チャネル選択信号として前記第１制御信号が印加される前記第４フリップフロップとを備え、
    前記第１〜第４フリップフロップの各々は、
    互いに異なるチャネル選択信号が各々印加される複数のチャネル選択信号入力端と、
    互いに異なる入力データが各々印加される複数の入力データ入力端と、
    前記チャネル選択信号と前記入力データとを用いて出力信号を生成して出力する出力端とを含み、
    前記第１〜第４フリップフロップのうち、少なくとも２つ以上の前記入力データ入力端が、バイパスラインによって相互に接続され、
    前記第１〜第４フリップフロップに、同じクロック及び前記方向選択信号が印加されることを特徴とするマルチチャネルシフトレジスタ。
  9. 前記フリップフロップが、
    前記第１及び第２チャネル選択信号に応答して、第１または第２入力データを左側入力信号として出力し、第３または第４入力データを右側入力信号として出力する入力データ選択部と、
    前記方向選択信号に応答して前記左側入力信号及び前記右側入力信号のうちのいずれか１つを選択し、出力する方向選択部と、
    前記クロックに同期して、前記方向選択部の出力信号を受信するフリップフロップ素子と、
    前記フリップフロップ素子の出力信号をバッファリングし、サンプリングレジスタ部を活性化させるための第１アクティブ信号及び反転された第１アクティブ信号と、次の段のフリップフロップを活性化させるための第２アクティブ信号とを出力するバッファ部と
    を備えることを特徴とする請求項８に記載のマルチチャネルシフトレジスタ。
  10. 前記入力データ選択部が、
    第１入力データ及び第１チャネル選択信号を入力とする第１ＡＮＤゲートと、
    第２入力データ及び第２チャネル選択信号を入力とする第２ＡＮＤゲートと、
    第３入力データ及び第１チャネル選択信号を入力とする第３ＡＮＤゲートと、
    第４入力データ及び第２チャネル選択信号を入力とする第４ＡＮＤゲートと、
    前記第１及び第２ＡＮＤゲートの出力信号を受信して、前記左側入力信号を出力する第１ＮＯＲゲートと、
    前記第３及び第４ＡＮＤゲートの出力信号を受信して、前記右側入力信号を出力する第２ＮＯＲゲートを備えることを特徴とする請求項９に記載のマルチチャネルシフトレジスタ。
  11. 前記方向選択部が、
    前記方向選択信号によって制御されて前記右側入力信号を伝達する第１スイッチと、
    反転された前記方向選択信号によって制御されて前記左側入力信号を伝達する第２スイッチと、
    前記第１及び第２スイッチの出力ノードが共に接続されたノードである共通ノードの電圧を反転させて出力させる第１インバータとを備えることを特徴とする請求項１０に記載のマルチチャネルシフトレジスタ。
  12. 前記バッファ部が、
    前記フリップフロップ素子の出力信号を遅延させ、前記第１アクティブ信号として出力する第２及び第３インバータと、
    前記フリップフロップ素子の出力信号を反転させる第４インバータと、
    前記第４インバータの出力信号を遅延させ、前記反転された第１アクティブ信号として出力する第５及び第６インバータと、
    前記第４インバータの出力信号を遅延及び反転させて前記第２アクティブ信号として出力する第７〜第９インバータと
    を備えることを特徴とする請求項１１に記載のマルチチャネルシフトレジスタ。
JP2005254135A 2004-09-01 2005-09-01 マルチチャネルシフトレジスタ及びそれを備えるソースドライバ Active JP4993885B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0069490 2004-09-01
KR1020040069490A KR100602359B1 (ko) 2004-09-01 2004-09-01 멀티-채널 쉬프트레지스터를 구비하는 소스드라이버

Publications (2)

Publication Number Publication Date
JP2006072368A JP2006072368A (ja) 2006-03-16
JP4993885B2 true JP4993885B2 (ja) 2012-08-08

Family

ID=36152985

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005254135A Active JP4993885B2 (ja) 2004-09-01 2005-09-01 マルチチャネルシフトレジスタ及びそれを備えるソースドライバ

Country Status (3)

Country Link
US (1) US7650373B2 (ja)
JP (1) JP4993885B2 (ja)
KR (1) KR100602359B1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866603B1 (ko) * 2007-01-03 2008-11-03 삼성전자주식회사 디시리얼라이징과 시리얼라이징을 수행하는 데이터 처리 방법 및 데이터 처리 장치
TWI360094B (en) * 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
JP5238230B2 (ja) * 2007-11-27 2013-07-17 ルネサスエレクトロニクス株式会社 ドライバ及び表示装置
JP5354899B2 (ja) * 2007-12-26 2013-11-27 ルネサスエレクトロニクス株式会社 表示パネルのデータ線駆動回路、ドライバ回路、表示装置
JP2009162936A (ja) * 2007-12-28 2009-07-23 Rohm Co Ltd ソースドライバ回路
CN101770104A (zh) * 2009-01-06 2010-07-07 群康科技(深圳)有限公司 液晶显示装置
JP2010164830A (ja) * 2009-01-16 2010-07-29 Renesas Electronics Corp 表示ドライバのデータ線駆動装置
KR101577236B1 (ko) * 2009-12-26 2015-12-28 엘지디스플레이 주식회사 디지털 노이즈 필터 및 그를 이용한 표시 장치
KR20170059062A (ko) 2015-11-19 2017-05-30 삼성디스플레이 주식회사 표시 장치
KR102605600B1 (ko) * 2016-07-29 2023-11-24 삼성디스플레이 주식회사 표시 장치 및 이의 테스트 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504913A (en) * 1992-05-14 1996-04-02 Apple Computer, Inc. Queue memory with self-handling addressing and underflow
JP2646974B2 (ja) * 1993-11-11 1997-08-27 日本電気株式会社 走査回路およびその駆動方法
JPH07327185A (ja) * 1994-05-31 1995-12-12 Sharp Corp サンプリング回路およびそれを用いた画像表示装置
JPH1083168A (ja) * 1996-07-17 1998-03-31 Hitachi Ltd 液晶表示装置
KR100236333B1 (ko) * 1997-03-05 1999-12-15 구본준, 론 위라하디락사 액정표시장치의 데이터 구동 장치 및 구동 방법
JP2000181414A (ja) * 1998-12-17 2000-06-30 Casio Comput Co Ltd 表示駆動装置
KR100525082B1 (ko) * 1999-04-15 2005-11-01 매그나칩 반도체 유한회사 양방향 시프트 레지스터
JP3692846B2 (ja) 1999-07-21 2005-09-07 セイコーエプソン株式会社 シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器
JP2001109436A (ja) * 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd マトリクス型表示装置
JP4746735B2 (ja) * 2000-07-14 2011-08-10 パナソニック株式会社 液晶表示装置の駆動方法
JP4016605B2 (ja) 2001-04-12 2007-12-05 セイコーエプソン株式会社 シフトレジスタ、電気光学装置、駆動回路および電子機器
JP5210478B2 (ja) * 2001-08-31 2013-06-12 株式会社半導体エネルギー研究所 表示装置
JP3984938B2 (ja) * 2002-09-02 2007-10-03 キヤノン株式会社 シフトレジスタ及び表示装置及び情報表示装置
JP2004205725A (ja) * 2002-12-25 2004-07-22 Semiconductor Energy Lab Co Ltd 表示装置および電子機器
JP3974124B2 (ja) * 2003-07-09 2007-09-12 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
KR101075086B1 (ko) * 2003-12-27 2011-10-19 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 이용하는 평판표시장치

Also Published As

Publication number Publication date
KR100602359B1 (ko) 2006-07-14
JP2006072368A (ja) 2006-03-16
US20060050837A1 (en) 2006-03-09
KR20060020807A (ko) 2006-03-07
US7650373B2 (en) 2010-01-19

Similar Documents

Publication Publication Date Title
JP4993885B2 (ja) マルチチャネルシフトレジスタ及びそれを備えるソースドライバ
US6335721B1 (en) LCD source driver
JP2958687B2 (ja) 液晶表示装置の駆動回路
JP2827867B2 (ja) マトリックス表示装置のデータドライバ
US7190342B2 (en) Shift register and display apparatus using same
US7180438B2 (en) Source driving device and timing control method thereof
KR20010015584A (ko) 액티브 매트릭스 디스플레이용 고밀도 컬럼 드라이버
KR20160040809A (ko) 소오스 드라이버 및 이를 포함하는 디스플레이 장치
JP5058581B2 (ja) ダブルカラム構造を有する液晶表示装置の駆動集積回路
JP4730727B2 (ja) 液晶表示装置の駆動回路
JP2004362745A (ja) シグナルのアウトプット順序を切換え可能なシフトレジスタ
KR100308115B1 (ko) 액정표시소자의 게이트 구동회로
JP2006053560A (ja) 平板表示装置用ソースドライバ及びソースドライバ内での画像データ圧縮送信方法
JP5147224B2 (ja) 液晶表示装置
JP2006317929A (ja) デュアル解像度構成用の回路構造
JP2006039572A (ja) ディスプレイデバイス駆動回路
US6765980B2 (en) Shift register
KR100430092B1 (ko) 싱글뱅크형액정표시장치
KR100604912B1 (ko) 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는액정 표시 장치의 소스 드라이버
JP3755360B2 (ja) 電気光学装置の駆動回路及びこれを用いた電気光学装置、電子機器、及び電気光学装置の制御信号の位相調整装置、並びに制御信号の位相調整方法
JPH11176186A (ja) 双方向シフトレジスタ
US10720120B2 (en) Source driver and display device including the same
JP3963884B2 (ja) 駆動電圧供給回路
JP2007226173A (ja) ディジタルデータドライバ及びこれを用いた表示デバイス
KR100260536B1 (ko) 액정표시장치의 디멀티플렉스모듈

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110905

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120206

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120508

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4993885

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113