JP2006053560A - 平板表示装置用ソースドライバ及びソースドライバ内での画像データ圧縮送信方法 - Google Patents

Abstract

【課題】ソースドライバ内部のデータ入出力ライン数を低減することにより、設計の負担及び製作費用を減少することのできる平板表示装置用のソースドライバ及びその内部での画像データ圧縮送信方法を提供すること。
【解決手段】本発明のソースドライバは、Ｎ（Ｎは自然数）のチャネルに対するピクセルデータを１つの単位とする画像データシーケンスを生成する入力部（１００）と、画像データシーケンスをＮ／Ｌ（Ｌ、Ｎ／Ｌは自然数）のチャネルに該当するデータ幅を有するデータバスで圧縮して出力するマルチプレキシング部（２００）と、画像データシーケンスのうち、ラッチ命令が入力された時点のピクセルデータを入力されるＭ（Ｎより大きい自然数）のラッチで構成されたラインラッチ回路（４００）とラッチに対するラッチ命令のタイミングを制御するシフトレジスタ（３００）とを備える。
【選択図】図３

Description

本発明は平板表示装置（フラットパネルディスプレイ）を駆動するためのソースドライバに関し、特に、ＬＣＤまたは有機ＥＬディスプレイを駆動させるためのシフトレジスタを備えたアクティブマトリックス方式のソースドライバ及びそのソースドライバ内での画像データ圧縮送信方法に関する。

一般に、平板表示装置を駆動するためのソースドライバは、あるフレームタイムの間、パネルにデータを提供する役割を果たすものとして知られている。ソースドライバは、パネルのカラム（列）ラインを駆動するので、データドライバまたはカラムドライバとも呼ばれる。

ソースドライバの駆動方式には、アクティブマトリックス方式と、パッシブマトリックス方式とがある。アクティブマトリックス方式の平板表示装置は、それぞれのピクセルでスイッチの役割を果たすＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と、データを格納するためのストレージキャパシタとを有する薄膜フィルムを備える。薄膜フィルムは、パネル上のそれぞれのピクセルの電気的状態を格納する。この時、薄膜フィルムに電気的状態が格納されない他のピクセルは、全てアップデートされる。このような方式で、アクティブマトリックス方式は、同じサイズのパッシブマトリックス方式よりもさらに明るく鮮明な画面を提供する。

図１は、アクティブマトリックス方式の液晶表示素子（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、）で用いられる、従来のソースドライバを示すブロック図である。

図１に示しているように、ソースドライバは、外部から入力される画像データ（イメージデータ）をクロックＤＣＬＫに同期させてピクセルデータシーケンスとして出力する入力部２０と、ラインラッチ回路６０にラッチ命令を順に送信するシフトレジスタ４０と、ピクセルデータシーケンスのうち、ラッチ命令が入力された時点のピクセルデータが入力される複数のラッチから構成されたラインラッチ回路６０と、出力部８０とからなる。

タイミング制御の便宜上及び安定性のために、前記入力部２０は、所定数のチャネルからなるデータラインを有する並列データバスを介してラインラッチ回路６０にピクセルデータを伝える。例えば、１つのチャネルは１０ビットのピクセルデータを送信し、６つのチャネルのデータラインを有すると、入力部２０の出力データバスは、１０×６＝６０のデータラインを有しなければならない。

図２は、Ｎのチャネルに該当するデータラインを有する場合のシフトレジスタ４０の構成を示すブロック図である。

ところが、上記のような所定数のチャネルデータの並列送信のための複数のデータラインは、半導体素子内に具現するのに大きい面積を占めるようになり素子設計に負担を与え、製作費用が増大する要因となる問題がある。

本発明は、上記した問題点を解決するためになされたものであって、その目的は、内部のデータ入出力ライン数を節減できるソースドライバ及びソースドライバ内での画像データ圧縮送信方法を提供することにある。

また、本発明の他の目的は、製作費用を減らすことができるソースドライバを提供することにある。

上記の目的を達成するために、本発明のＭチャネルソースドライバは、Ｎ（Ｎは自然数）個のチャネルに対するピクセルデータを１つの単位とする画像データシーケンスを生成するための入力部と、前記画像データシーケンスをＮ／Ｌ(Ｌ、Ｎ／Ｌは自然数)個のチャネルに該当するデータ幅を有するデータバスで圧縮して出力するためのマルチプレキシング部と、前記画像データシーケンスのうち、ラッチ命令が入力された時点のピクセルデータを入力されるＭ(Ｎより大きい自然数)個のラッチで構成されたラインラッチ回路と、前記各ラッチに対するラッチ命令のタイミングを制御するためのシフトレジスタとを含むことを特徴とする。

本発明に係るソースドライバは、入力側からラインラッチ回路に単位送信画像データを送信する内部バスを構成する１つのバスラインには、入力クロックがハイの期間で１ビット、入力クロックがローの期間で１ビットが送信され、入力クロックの１周期の間、合計２ビットのデータを送信する。即ち、入力クロックの１周期の間、１つのバスラインが１ビットのデータを送信する従来の技術に比べて単位時間当り２倍の速い速度でデータを送信することができる。

従って、本発明の思想に従って、Ｎのチャネルに対するピクセルデータからなる単位送信画像データのシーケンスを出力するソースドライバを具現すると、入力端からラインラッチ回路部に単位送信画像データを送信する内部バスを、従来技術の場合（Ｎチャネルライン）の半分のライン数（Ｎ／２チャネルライン）で具現できるという効果が得られる。

これによって、データラインが配置される領域を減少し、データライン製作工程を単純化できるなどの効果があり、最終的には、製作費用の低減に寄与するという効果が得られる。

以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。

図３は、本発明の実施の形態に係るソースドライバの構成を示すブロック図である。Ｍ個の出力チャネルを有する本実施の形態に係るソースドライバは、データクロックＤＣＬＫを入力され、Ｎ個のチャネルを介して伝送されるピクセルデータ（イメージデータ）を１つの単位とする画像データシーケンスを生成する入力部１００と、画像データシーケンスを、Ｎ／２個のチャネルに該当するデータラインを有するデータバスで圧縮して出力するマルチプレキシング部２００と、画像データシーケンスのうち、ラッチ命令が入力された時点のピクセルデータを入力されるＭのラッチによって構成されたラインラッチ回路４００と、ハーフクロックＣＬＫ＿ＨＦを入力され、各ラッチに対するラッチ命令を出力するシフトレジスタ３００と、ラインラッチ回路４００の出力を入力され、映像の補正を行い、出力端に出力する出力部５００とを備えることを特徴とする。ここで、Ｎ及びＭは、自然数であり、ＭはＮの倍数である。また、ハーフクロックＣＬＫ＿ＨＦの周期はデータクロックＤＣＬＫの周期の半分の値である。

理解を容易にするために、本実施の形態に係るソースドライバに関する以下の説明においては、図３に示された構成において、Ｎ＝６、且つ１つのチャネルが１０ビットのピクセルデータを送信すると仮定する。

図３に示した入力部１００は、６つのチャネルに該当するデータラインを介して並列に入力されたピクセルデータを、６０ビットの第１のデータバスに出力する構成であって、信号の電位調整及びタイミング制御を行う。入力部１００は、データクロックＤＣＬＫの１周期の間、６つのチャネルを介して送信されるピクセルデータに該当する６０ビットのピクセルデータを出力する。

マルチプレキシング部２００は、第１のデータバスに出力された６０ビットのデータを圧縮して、即ち、３０ビットの第２のデータバスに時間的に分割して出力する。マルチプレキシング部２００は、データクロックＤＣＬＫの１／２周期の間、３０ビットのデータを出力するので、データクロックＤＣＬＫの１周期の間には、合計６０ビットのデータを出力することになる。

ラインラッチ回路４００は、シフトレジスタ３００のラッチ命令に応じて第２のデータバスに出力されたピクセルデータをラッチする手段であって、従来技術のラインラッチ回路６０と同じ構成をしている。但し、従来技術のラインラッチ回路６０では、６つのチャネルに該当する６０ビットラインで構成されたデータバスを介して、６０ビットのピクセルデータを入力されるが、本実施の形態に係るラインラッチ回路４００は、３０ビットラインで構成された第２のデータバスから３０ビットのピクセルデータを入力される。即ち、本発明では、第１のデータバスを構成する６つのチャネルのうち２つのチャネルが第２のデータバスの１つのチャネルを共有する。

ラインラッチ回路４００の出力数は、ソースドライバの出力チャネル数と同じＭであり、ラインラッチ回路４００の出力データは、出力部５００を経由して出力される。

出力部５００は、ラインラッチ回路４００の出力データを、輝度調整、明暗調整、ガンマ補正などの映像補正処理を行った後、出力する。

シフトレジスタ３００は、第２のデータバスの特定チャネルにピクセルデータが出力された時、その特定チャネルに該当するラッチにラッチ命令を出力するための手段である。従来の技術では、データクロックＤＣＬＫの１クロック周期当り１つの単位シーケンス、即ち、６０ビットのピクセルデータが入力されるので、従来技術のシフトレジスタ４０は、データクロックＤＣＬＫの１周期当り１回のラッチ命令を、６０ビットのピクセルデータに該当する６つのラインラッチ回路６０のラッチに印加する。それに対して、本実施の形態に係るソースドライバの場合、第２のデータバスを構成する１つのデータラインには、データクロックＤＣＬＫの１周期の間、連続した２つのデータが出力されることとなるので、シフトレジスタ３００は、データクロックＤＣＬＫの１周期当り２回のラッチ命令を、該当する３つのラインラッチ回路４００のラッチに印加する。

また、本実施の形態に係るソースドライバは、外部から入力されたクロックの周期を適切に調節し、内部で使用するための内部クロックを生成するクロック生成部をさらに備えることができる。

図４は、本実施の形態に係るソースドライバで使用される６つの入力データラインを有するマルチプレキシング部２００の一実施の形態の構成を示す論理回路図である。図４に示したマルチプレキシング部２００は、３つの２×１マルチプレクサ２１０Ａ、２１０Ｂ、２１０Ｃ及びクロック調節器２２０を備える。２×１マルチプレクサ２１０Ａ、２１０Ｂ、２１０Ｃは、第１の入力端ＤＨ及び第２の入力端ＤＬにデータを入力され、内部クロックＣＬＫ＿Ｉがハイレベル（以下、ハイと記す）である期間では、第１の入力端ＤＨに入力されるデータを出力端ＤＱに出力し、内部クロックＣＬＫ＿Ｉがローレベル（以下、ローと記す）である期間では、第２の入力端ＤＬに入力されるデータを出力端ＤＱに出力する。クロック調節器２２０は、クロック方向制御信号ＬＴＯＲ及びデータクロックＤＣＬＫを入力され、２×１マルチプレクサ２１０Ａ、２１０Ｂ、２１０Ｃに内部クロックＣＬＫ＿Ｉを供給する。図４に示した構成のクロック調節器２２０は、クロック方向制御信号ＬＴＯＲがハイである場合、データクロックＤＣＬＫと同じ遷移動作をする内部クロックＣＬＫ＿Ｉを生成し、クロック方向制御信号ＬＴＯＲがローである場合、データクロックＤＣＬＫと反転した遷移動作をする内部クロックＣＬＫ＿Ｉを生成する。

図５は、図４に示した２×１マルチプレクサの一実施の形態を示す論理回路図である。図５に示した２×１マルチプレクサ２１０Ａは、第１及び第２のＡＮＤゲートＡＮ１、ＡＮ２、第１及び第２のインバータＩＮ１、ＩＮ２、及び、ＮＯＲゲートＮＯＲから構成される。

第１のＡＮＤゲートＡＮ１は、第１の入力端ＤＨから入力される第１の入力Ｉ＿ＤＨと内部クロックＣＬＫ＿Ｉとを入力される。第１のインバータＩＮ１は、内部クロックＣＬＫ＿Ｉを反転させて出力する。第２のＡＮＤゲートＡＮ２は、第２の入力端ＤＬから入力される第２の入力Ｉ＿ＤＬと、第１のインバータＩＮ１の出力信号、即ち、反転された内部クロックＣＬＫ＿Ｉとを入力される。ＮＯＲゲートＮＯＲは、第１及び第２のＡＮＤゲートＡＮ１、ＡＮ２の出力を入力される。第２のインバータＩＮ２は、ＮＯＲゲートＮＯＲの出力を反転して出力段ＤＱに出力する。

２×１マルチプレクサは、単純にスイッチを用いて構成することもできるが、論理的な状態をより正確に伝達するためには、図５に示したように論理ゲートを用いて具現する。

図６は、本実施の形態に係るソースドライバで使用されるシフトレジスタ３００の構成を示すブロック図である。

図６に示されているように、シフトレジスタ３００は、複数のフリップフロップ素子から構成される。それぞれのフリップフロップ素子は、ハーフクロックＣＬＫ＿ＨＦに同期して、それぞれ（Ｎ／２）個のラッチ、即ちここでは３つのラッチに対するラッチ命令を出力する。例えば、第１のフリップフロップ素子３１０は、ハーフクロックＣＬＫ＿ＨＦの第１の周期に同期して、１番、３番、５番のラッチに対するラッチ命令を出力し、第２のフリップフロップ素子３２０は、ハーフクロックＣＬＫ＿ＨＦの第２の周期に同期して、２番、４番、６番のラッチに対するラッチ命令を出力し、第３のフリップフロップ素子３３０は、ハーフクロックＣＬＫ＿ＨＦの第３の周期に同期して、７番、９番、１１番のラッチに対するラッチ命令を出力する方式で行われる。

図７は、図６に示したシフトレジスタを構成する各フリップフロップ素子の内部構成を示す論理回路図である。

図７に示したフリップフロップ素子３２０は、入力回路３２２、フリップフロップ３２４及び出力回路３２６から構成される。入力回路３２２は、クロック方向制御信号ＬＴＯＲがハイである場合、前段のフリップフロップ素子の出力信号を入力信号ＩＮＬとして入力され、クロック方向制御信号ＬＴＯＲがローである場合、後段のフリップフロップ素子の出力信号を入力信号ＩＮＲとして入力される。即ち、入力信号ＩＮＬは、１つ前のフリップフロップ素子の出力ＳＥＱを意味し、入力信号ＩＮＲは、次のフリップフロップ素子の出力ＳＥＱを意味する。第２のフリップフロップ素子３２０を例に説明すると、第２のフリップフロップ素子３２０は、第１のフリップフロップ素子３１０の出力ＳＥＱを入力信号ＩＮＬとして入力され、第３のフリップフロップ素子３３０の出力ＳＥＱを入力信号ＩＮＲとして入力される。フリップフロップ３２４は入力回路３２２の出力信号をハーフクロックＣＬＫ＿ＨＦに同期させて出力する。出力回路３２６は、安定動作のためのマージンの確保及びクロックスキューの防止などの目的で、フリップフロップ３２４の出力信号を所定の時間遅延させて出力信号ＯＵＴ、ＯＵＴＢ、ＳＥＱとして出力する。

図８は、外部クロックＣＬＫに同期するデータクロックＤＣＬＫ及びデータクロックの周期の半分の周期を有するハーフクロックＣＬＫ＿ＨＦを生成するクロック生成部の一実施の形態の構成を示す回路図である。図８に示したクロック生成部は、外部クロックＣＬＫの周期の５倍の周期を有するデータクロックＤＣＬＫを生成し、外部クロックＣＬＫの周期の２．５倍の周期を有するハーフクロックＣＬＫ＿ＨＦを生成する。

次に、以下に本実施の形態に係るソースドライバ内で行われる画像データの圧縮送信方法に関して説明する。

各チャネルに出力されるデータをラッチするラインラッチ回路４００を備える本実施の形態に係るソースドライバでの画像データ圧縮送信方法は、入力クロックＤＣＬＫに同期して１単位として送信する画像データ（以下、単位送信画像データと記す）を生成するステップａと、単位送信画像データを第１のデータ列及び第２のデータ列に分割するステップｂと、入力クロックＤＣＬＫがハイの間、第１のデータ列をラインラッチ回路４００に送信するステップｃと、入力クロックＤＣＬＫがローの間、第２のデータ列をサンプリングラッチ部に送信するステップｄとを含むことを特徴とする。

ステップａは、図３に示した入力部１００で行われる。ステップｂで単位送信画像データを２つのデータ列に分割するので、単位送信画像データは偶数のピクセルに対するデータからなることが好ましい。本実施の形態の場合、１０ビットからなる６つのチャネルのピクセルデータが単位送信画像データとして入力クロックの１周期の間生成される。

ステップｂは、図３のマルチプレキシング部２００で行われ、本実施の形態では、２×１マルチプレクサを用いて、１つの単位送信画像データを奇数列チャネルに送信する第１のデータ列と、偶数列チャネルに送信する第２のデータ列とに時分割（ｔｉｍｅ ｍｕｌｔｉｐｌｅｘｉｎｇ）する。図４の場合、ＤＡ＜９：０＞〜ＤＦ＜９：０＞から構成される６０ビットの単位送信画像データを、ＤＡ＜９：０＞、ＤＣ＜９：０＞及びＤＥ＜９：０＞からなる第１のデータ列と、ＤＢ＜９：０＞、ＤＤ＜９：０＞及びＤＦ＜９：０＞からなる第２のデータ列とに分割する。

ステップｃ及びステップｄは、図３のマルチプレキシング部２００でラインラッチ回路２００に単位送信画像データのシーケンスを出力する動作であって、単位送信画像データの大きさの半分の幅（本実施の形態では３０ビット）を有する内部データバスを介してなされる。

本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、上記の説明では、Ｎが６であり、１つのピクセルのデータが１０ビットであり、単位送信画像データが６０ビットであると仮定して説明しているが、ディスプレイに適用する場合の要求事項によって、Ｎ及び１つのピクセルデータを構成するビット数は異なる値にすることができ、本実施の形態をこのような場合に修正して適用することは当業者には容易であり、これもまた本発明の技術的範囲に属するものであることは自明である。

従来の技術に係るソースドライバの構成を示すブロック図である。 図１のソースドライバに用いられるシフトレジスタの詳細構造を示すブロック図である。 本発明の実施の形態に係るソースドライバの構成を示すブロック図である。 図３のソースドライバに用いられるマルチプレキシング部の詳細構成を示すブロック図である。 図４のマルチプレキシング部を構成する２×１マルチプレクサを示す論理回路図である。 図３のソースドライバに用いられるシフトレジスタの詳細構成を示すブロック図である。 図６のシフトレジスタを構成するフリップフロップ素子を示す論理回路図である。 本発明の実施の形態に係るソースドライバに用いられるクロック発生部の詳細構成を示す回路図である。

符号の説明

１００ 入力部
２００ マルチプレキシング部
３００ シフトレジスタ
４００ ラインラッチ回路
５００ 出力部

Claims (14)

1. Ｎ（Ｎは自然数）のチャネルに対するピクセルデータを１つの単位とする画像データシーケンスを生成する入力部と、
   前記画像データシーケンスを、Ｎ／Ｌ（Ｌ及びＮ／Ｌは自然数）のチャネルに該当するデータ幅を有するデータバスで圧縮して出力するマルチプレキシング部と、
   前記画像データシーケンスのうち、ラッチ命令が入力された時点のピクセルデータを入力されるＭ（Ｎより大きい自然数）のラッチで構成されたラインラッチ回路と、
   各々の前記ラッチに対するラッチ命令のタイミングを制御するシフトレジスタと
   を備えることを特徴とする平板表示装置用ソースドライバ。
2. 前記シフトレジスタが、１クロック当り前記Ｌの前記ラッチ命令を出力することを特徴とする請求項１に記載の平板表示装置用ソースドライバ。
3. 前記マルチプレキシング部が、２つのピクセルデータと１つの内部クロックを入力され、前記内部クロックがハイレベルである場合、いずれか一方のピクセルデータを出力し、前記内部クロックがローレベルである場合、他方のピクセルデータを出力する複数の２×１マルチプレクサから構成されていることを特徴とする請求項１に記載の平板表示装置用ソースドライバ。
4. 前記２×１マルチプレクサが、
   ２つの前記ピクセルデータのうちの一方のピクセルデータ及び前記内部クロックを入力される第１のＡＮＤゲートと、
   入力される前記内部クロックを反転させて出力する第１のインバータと、
   ２つの前記ピクセルデータのうちの他方のピクセルデータ及び反転された前記内部クロックを入力される第２のＡＮＤゲートと、
   前記第１のＡＮＤゲート及び第２のＡＮＤゲートの出力を入力されるＮＯＲゲートと、
   入力される前記ＮＯＲゲートの出力を反転させて出力する第２のインバータと
   を備えることを特徴とする請求項３に記載の平板表示装置用ソースドライバ。
5. 前記マルチプレキシング部が、外部から入力されるクロック方向制御信号がハイレベルである場合、入力されるクロックを内部クロックとして前記２×１マルチプレクサに伝送し、外部から入力される前記クロック方向制御信号がローレベルである場合、入力される前記クロックを反転させて前記内部クロックとして前記２×１マルチプレクサに伝送するクロック調節部をさらに備えることを特徴とする請求項３に記載の平板表示装置用ソースドライバ。
6. 前記クロック調節部が、
   前記クロック方向制御信号及び前記クロックを入力される排他的論理和ゲートを備えることを特徴とする請求項５に記載の平板表示装置用ソースドライバ。
7. 前記シフトレジスタが、直列に接続され、前記ピクセルデータのクロックの周期の１／２周期を有する１／２クロックによって動作する複数のフリップフロップ素子を備えることを特徴とする請求項１に記載のソースドライバ。
8. 前記フリップフロップ素子が、外部から入力されるクロック方向制御信号がハイレベルである場合、前段のフリップフロップ素子の出力を入力され、外部から入力されるクロック方向制御信号がローレベルである場合、次段のフリップフロップ素子の出力を入力される入力回路をさらに備えることを特徴とする請求項７に記載の平板表示装置用ソースドライバ。
9. 前記ピクセルデータのクロック、及び該クロックの周期の１／２周期を有する１／２クロックを生成するクロック生成部をさらに備えることを特徴とする請求項１または請求項７に記載の平板表示装置用ソースドライバ。
10. Ｎ（Ｎは自然数）のチャネルに対するピクセルデータを１つの単位とする画像データシーケンスを生成するステップａと、
    前記画像データシーケンスを、Ｎ／Ｌ（Ｌ及びＮ／Ｌは自然数）のチャネルに該当するデータ幅を有するデータバスで圧縮して出力するステップｂと、
    ラッチ命令を生成するステップｃと、
    前記画像データシーケンスのうち、前記ラッチ命令が入力された時点のピクセルデータをラインラッチ回路に入力するステップｄと
    を含むことを特徴とする平板表示装置用ソースドライバ内での画像データ圧縮送信方法。
11. 前記ステップｂが、
    前記画像データシーケンスを第１の部分データ及び第２の部分データに分割するステップｂ１と、
    前記ピクセルデータの入力クロックがハイレベルの間、前記第１の部分データを前記ラッチライン回路に送信するステップｂ２と、
    前記入力クロックがローレベルの間、前記第２の部分データを前記ラッチライン回路に送信するステップｂ３と
    を含むことを特徴とする請求項１０に記載の画像データ圧縮送信方法。
12. 前記画像データシーケンスが、所定の偶数の前記ピクセルデータからなることを特徴とする請求項１１に記載の画像データ圧縮送信方法。
13. 前記ステップｂ２及びステップｂ３が、同じ内部データバスを介して行われることを特徴とする請求項１１に記載の画像データ圧縮送信方法。
14. 前記ステップｂ２及びステップｂ３が、単位送信画像データの半分の大きさのデータ幅を有する内部データバスを介して行われることを特徴とする請求項１１に記載の画像データ圧縮送信方法。

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