JP4993543B2 - GaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置およびその製造方法 - Google Patents
GaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置およびその製造方法 Download PDFInfo
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M.Hikita.et.al., " 350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding(SVG) structure(ソースビア接地構造を有する350ボルト/150アンペアAlGaN/GaNヘテロ接合パワー電界効果トランジスタ)", 米国電気電子協会(IEEE)テクニカルダイジェスト、2004年12月、p.803
図1は、本発明の第1の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
本発明の第1の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
GaN/AlGaNからなる高不純物密度(低抵抗)のn+エピタキシャル成長層2を形成する。
図2は、図1に示すGaN系若しくはSiC系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタにおいて、I−I線に沿う断面において、熱平衡状態におけるポテンシャル構造を示す。図2中の数値例として、〜6eVは、例えば、AlN/ALGaNからなるnエピタキシャル成長層3に対応しており、又、3.3eVは、SiCからなる高抵抗半導体層1に対応している。図2に示す熱平衡状態において、チャネル領域5中に形成されるバリア高さは、例えば、電子に対して、〜5eV程度にもなる。
本発明の実施の形態に係る半導体装置に適用可能な各種ヘテロ接合材料のバンドギャップ構造の模式図を図3に示す。
図4は、本発明の第1の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、プレーナ構造の例を示す。図4の構造は、図9および図10において、D構造に対応する。SiCで形成されたn++ 基板領域6に対して、SiCによって高抵抗半導体層1を形成し、n+エピタキシャル成長層2およびp+ゲート領域4をSiCによってプレーナ構造を実現するように形成している。
本発明の第1の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、SiC系ヘテロ接合エミッタ構造を有する例として、相対的に薄いエピタキシャル層を備え、チャネルを広く形成する構造例を図8に示す。図8の構造は、図9および図10において、A1構造に対応する。Siで形成されたn++ 基板領域6に対して、Siによって高抵抗半導体層1を形成し、n+エピタキシャル成長層2およびnエピタキシャル成長層3をSiCによってトレンチ構造を実現するように形成している。
(電流利得とリーク電流の関係)
各種構造例に対応する電流利得とリーク電流の関係を表す特性例を図9に示す。
図12は、本発明の第2の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
本発明の第2の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
GaN/AlGaNからなる高不純物密度(低抵抗)のn+エピタキシャル成長層2を形成する。
図13は、本発明の第3の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
本発明の第3の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
上記のように、本発明は第1乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
2…n+エピタキシャル成長層(第2エピタキシャル成長層)
3…nエピタキシャル成長層(第1エピタキシャル成長層)
4…p+ゲート領域
5…チャネル領域
6…n++基板領域
7…ソース電極
8…ゲート電極
9…ドレイン電極
10…p++イオン注入層
11…界面エピタキシャル成長層
Claims (6)
- SiC若しくはGaNで形成される高抵抗半導体層と、
前記高抵抗半導体層表面近傍に形成された、SiC若しくはGaNで形成されるゲート領域と、
前記高抵抗半導体層表面近傍に形成され、前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記ゲート領域に跨って形成され、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって、前記高抵抗半導体層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層と、
前記第1エピタキシャル成長層上に形成され、前記第1エピタキシャル成長層よりも高不純物密度を備え、GaN若しくはAlGaNで形成される第2エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される、SiC若しくはGaNで形成される基板領域と、
前記第2エピタキシャル成長層に接続されるソース電極と、
前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備え、
前記高抵抗半導体層、前記チャネル領域、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置。 - SiC若しくはGaNで形成される高抵抗半導体層と、
前記高抵抗半導体層表面近傍に形成された、SiC若しくはGaNで形成されるゲート領域と、
前記高抵抗半導体層表面近傍に形成され、前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記ゲート領域に跨って形成され、前記ゲート領域に跨って形成される界面エピタキシャル成長層と、
前記界面エピタキシャル成長層表面上において、前記界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって、前記界面エピタキシャル成長層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層と、
前記第1エピタキシャル成長層上に形成され、前記第1エピタキシャル成長層よりも高不純物密度を備え、GaN若しくはAlGaNで形成される第2エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される、SiC若しくはGaNで形成される基板領域と、
前記ゲート領域上において前記界面エピタキシャル成長層と実質的に等しい厚さで形成されたイオン注入層と、
前記第2エピタキシャル成長層に接続されるソース電極と、
前記イオン注入層を介して前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備え、
前記高抵抗半導体層、前記チャネル領域、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置。 - SiC若しくはGaNで形成される高抵抗半導体層と、
前記高抵抗半導体層表面近傍において、エッチングされた段差部の前記高抵抗半導体層表面に形成された、SiC若しくはGaNで形成されるゲート領域と、
前記高抵抗半導体層表面近傍に形成され、前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記段差部の前記ゲート領域に跨って形成され、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって、前記高抵抗半導体層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層と、
前記第1エピタキシャル成長層上に形成され、前記第1エピタキシャル成長層よりも高不純物密度を備え、GaN若しくはAlGaNで形成される第2エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される、SiC若しくはGaNで形成される基板領域と、
前記ゲート領域上において形成されたイオン注入層と、
前記第2エピタキシャル成長層に接続されるソース電極と、
前記イオン注入層を介して前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備え、
前記高抵抗半導体層、前記チャネル領域、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置。 - SiC若しくはGaNで形成される基板領域上に、SiC若しくはGaNで形成される高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、SiC若しくはGaNで形成されるゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層上に、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって、前記高抵抗半導体層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、GaN若しくはAlGaNで形成される第2エピタキシャル成長層を形成する工程と、
ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記第2エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備え、
前記高抵抗半導体層、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置の製造方法。 - SiC若しくはGaNで形成される基板領域上に、SiC若しくはGaNで形成される高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、SiC若しくはGaNで形成されるゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層上に、界面エピタキシャル成長層を形成する工程と、
前記界面エピタキシャル成長層上に、前記界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって、前記界面エピタキシャル成長層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、GaN若しくはAlGaNで形成される第2エピタキシャル成長層を形成する工程と、
ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、
前記第2エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備え、
前記高抵抗半導体層、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置の製造方法。 - SiC若しくはGaNで形成される基板領域上に、SiC若しくはGaNで形成される高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、SiC若しくはGaNで形成されるゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層および前記ゲート領域上に、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって、前記高抵抗半導体層とヘテロ接合を形成する、AlN若しくはAlGaNで形成される第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、GaN若しくはAlGaNで形成される第2エピタキシャル成長層を形成する工程と、ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、
前記第2エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備え、
前記高抵抗半導体層、前記第1エピタキシャル成長層、前記第2エピタキシャル成長層、前記基板領域のいずれも第1導電型であり、前記ゲート領域が、第1導電型とは異なる第2導電型であることを特徴とするGaN系若しくはSiC系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置の製造方法。
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