JP4850997B2 - ＧａＮ系トランジスタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、大電流制御に好適なゲート電極を備えたＧaＮ系トランジスタに関する。
【０００２】
【関連する背景技術】
高電圧・大電流の制御に好適な半導体装置（トランジスタ）として、ＧＴＯ（Gate Turn-off Thyristor）が知られている。このＧＴＯは、アノード側およびカソード側の双方からキャリア（電子および正孔）を注入するものであり、オン電圧が低いと言う特性を有している。但し、ＧＴＯはゲート制御に大きな電流を必要とする上スイッチング速度が遅く、また安全動作領域が狭いのでスナバ回路等の保護回路を必要とする。
【０００３】
またスイッチング速度の速く、ゲート制御を電圧により行うことができ、しかも安全動作領域の広い半導体装置として、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）があるが、エミッタ側からのキャリアの注入が少ないので、例えば定格電圧が高くなるとその飽和電圧が急激に上昇し、電力損失が増加すると言う難点がある。更には大電力を容易に制御する目的で、ＭＣＴ（ＭＯＳ Controlled Thyristor）やＥＳＴ（Emitter Switched Thyristor）、ＩＧＴＴ（ＩＧＢＴ Mode Turn-off Thyristor）等が提唱されているが、ＧＴＯと同様にターンオフ能力が低い（安全動作領域が狭い）と言う欠点を有している。
【０００４】
尚、これらの半導体装置は、専ら、Ｓi系の半導体材料を用いた縦型構造のデバイスとして実現されている。また最近では、ＳiＣ系の半導体材料を用いて耐圧４５０Ｖにおいて１１ｍΩ・ｃｍ²なる低いオン抵抗を有するデバイスも実現されている。
【０００５】
【発明が解決しようとする課題】
ところで近時、従来一般的なＳiやＧaＡs等の半導体に比べて動作時のオン抵抗が１桁以上小さく、また高温動作が可能なＧaＮやＡlＧaＮ、ＩnＧaＡlＮ等のナイトライド系半導体が注目されている。しかしながらこの種のナイトライド系半導体を用いて、例えばＧＴＯやＩＧＢＴの縦型構造の半導体装置を如何にして実現するかについては種々の課題が残されており、大電力を制御可能なパワーデバイスが実現されていないのが実情である。
【０００６】
本発明はこのような事情を考慮してなされたもので、その目的は、融点が高くしかもその絶縁破壊電界を、例えば２×１０⁶Ｖ／ｃｍ以上と十分に大きくし得るナイトライド系半導体を用いて、高耐圧で大電流動作が可能な縦型構造の半導体装置であるゲート電極を備えたＧaＮ系トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
本発明の第１の態様においては、ＧａＮ系トランジスタは、第１導電型の第１の窒化物系半導体層と、第１導電型の第１の窒化物系半導体層上に形成され、バンドギャップが第１の窒化物系半導体層より大きい第１導電型の第２の窒化物系半導体層と、第１導電型の第２の窒化物系半導体層上に形成され、バンドギャップが第１の窒化物系半導体層より大きい第２導電型の第３の窒化物系半導体層と、第２導電型の第３の窒化物系半導体層上に形成された第１導電型の第４の窒化物系半導体層と、第１導電型の第１の窒化物系半導体層下に形成された第２導電型の第５の窒化物系半導体層と、第１導電型の第４の窒化物系半導体層をエッチングしてゲートとなすべき領域に形成された第２導電型の第３の窒化物系半導体層の途中の深さに至る溝と、第２導電型の第３の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、第１導電型の第１の窒化物系半導体層の下方であって、第２導電型の第５の窒化物系半導体層下に形成された第１電極と、第２導電型の第３の窒化物系半導体層の上方であって、溝の両側に位置する第１導電型の第４の窒化物半導体層の上面に形成された第２電極とを備え、溝内にゲート絶縁膜が形成され、ゲート絶縁膜上に前記ゲート電極が形成され、第２導電型の第３の窒化物系半導体層のキャリア濃度は、第１導電型の第２の窒化物系半導体層のキャリア濃度より大きく、第２導電型の第３の窒化物系半導体層の一部に反転層が形成されると、第１電極から第２電極に向けて電流が流れることを特徴としている。
【０００８】
本発明の第２の態様においては、ＧａＮ系トランジスタは、第１導電型の第１の窒化物系半導体層と、第１導電型の第１の窒化物系半導体層上に形成され、バンドギャップが第１の窒化物系半導体層より大きい第１導電型の第２の窒化物系半導体層と、第１導電型の第２の窒化物系半導体層上に形成され、バンドギャップが第１の窒化物系半導体層より大きい第２導電型の第３の窒化物系半導体層と、第２導電型の第３の窒化物系半導体層の表面に選択的に形成された第１導電型の第４の窒化物系半導体層と、第１導電型の第１の窒化物系半導体層下に形成された第２導電型の第５の窒化物系半導体層と、第１導電型の第４の窒化物系半導体層を含む窒化物系エピタキシャル層を選択エッチングして形成された溝と、第２導電型の第３の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、第１導電型の第１の窒化物系半導体層の下方であって、第２導電型の第５の半導体層下に形成された第１電極と、第２導電型の第３の窒化物系半導体層の上方であって、第２導電型の第３の窒化物系半導体層及び第１導電型の第４の窒化物系半導体層の上に形成された第２電極とを備え、溝内にゲート絶縁膜が堆積され、ゲート絶縁膜上にゲート電極が形成され、第２導電型の第３の窒化物系半導体層のキャリア濃度は、第１導電型の第２の窒化物系半導体層のキャリア濃度より大きく、第２導電型の第３の窒化物系半導体層の一部に反転層が形成されると、第１電極から第２電極に向けて電流が流れることを特徴としている。
【０００９】
ＧａＮ系トランジスタは、第４の窒化物系半導体層が、ＧａＮを含み、第５の窒化物系半導体層が、ＧａＮを含むことを特徴としている、また、ＧａＮ系トランジスタは、第１の窒化物系半導体層が、ＧａＮを含み、第２の窒化物系半導体層及び第３の窒化物系半導体層が、ＡｌＧａＮを含むことを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態に係るＧaＮ系トランジスタについて説明する。
図１はこの実施形態に係るＧaＮ系トランジスタとしてのＧＴＯの製造プロセスとその概略的な素子構造を示している。このＧＴＯは、例えば成長室とパターニング室とを有する超高真空装置を用い、ガスソース分子線エピタキシャル成長法（ＭＢＥ法）により所定の基板上にｎ型およびｐ型のナイトライド系半導体層を順次結晶成長させて製作される。
【００１１】
即ち、このＧＴＯは図１(ａ)に示すように、先ず成長室にｐ型導電性Ｓi基板１を準備し、このＳi基板１上に、ラジカル化した窒素（４×１０^-4Ｐａ≒３×１０^-6Torr）とＧa（６.６×１０^-5Ｐａ≒５×１０^-7Torr）、およびＭg（６.６×１０^-7Ｐａ≒５×１０^-9Torr）を用いて分子線エピタキシャル法により、成長温度６４０℃において厚さ５ｎｍのｐ-ＧaＮバッファ層２を形成することからその製作が開始される。次いでこのｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）と用い、更にドーパントとしてＭg（１.１×１０^-8Ｐａ≒８×１０^-9Torr）を用いて第１の半導体層としてのｐ⁺-ＧaＮ層３を３０００ｎｍ厚に成長させる。しかる後、このｐ⁺-ＧaＮ層３上に、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）と用い、更にドーパントとしてＳi（６.６×１０^-7Ｐａ≒５×１０^-9Torr）を用い、成長温度８５０℃で第２の半導体層としてのｎ^--ＧaＮ層４を５０００ｎｍ厚に成長させる。
【００１２】
次いでＧa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）、またＡl（３.９×１０^-5Ｐａ≒３.０×１０^-7Torr）を用い、更にドーパントとしてＳi（６.６×１０^-8Ｐａ≒５×１０^-10Torr）を加えて、成長温度８５０℃にて電子増幅層としてのキャリア濃度が５×１０¹⁷ｃｍ^-3のｎ-ＡlＧaＮ層５を１０μｍ厚に成長させる。
【００１３】
しかる後、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）とＡl（３.９×１０^-5Ｐａ≒３.０×１０^-7Torr）とを用い、更にドーパントとしてＭg（１.１×１０^-8Ｐａ≒８×１０^-9Torr）を加えて、成長温度８５０℃にて第３の半導体層としてのキャリア濃度が５×１０¹⁸ｃｍ^-3のｐ⁺-ＡlＧaＮ層６を２０００ｎｍ厚に成長させる。
【００１４】
そしてこのｐ ^＋ −ＡｌＧaＮ層６の上に、Ｇa（１.３×１０^−４Ｐａ≒１×１０^−６Torr）とアンモニア（６.６×１０^−３Ｐａ≒５×１０^−５Torr）と用い、更にドーパントとしてＳi（１.３×１０^−７Ｐａ≒１×１０^−９Torr）を用い、成長温度８５０℃で第４の半導体層としてのキャリア濃度が１×１０^１８ｃｍ^−３のｎ−ＧaＮ層７を２０００ｎｍ厚に成長させる。更にこのｎ−ＧaＮ層７上に、Ｇa（１.３×１０^−４Ｐａ≒１×１０^−６Torr）とアンモニア（６.６×１０^−４Ｐａ≒５×１０^−５Torr）と用い、更にドーパントとしてＳi（１.１×１０^−８Ｐａ≒８×１０^−９Torr）を加えて成長温度８５０℃でキャリア濃度が５×１０^１８ｃｍ^−３のｎ^＋−ＧaＮ層８を１００ｎｍ厚に成長させる。
【００１５】
こうして得られた図１(ａ)に示す如き多層膜構造を有するエピタキシャル半導体層に対して、次にその裏面側のＳi基板１およびｐ-ＧaＮバッファ層２をエッチング除去し、図１(ｂ)に示すようなｐｎｐｎ層構造の半導体多層膜を得る。次いでＧＴＯとしての電極を形成するべく、先ず上記エピタキシャル半導体層の前面に保護膜としてのＳiＯ₂膜（図示せず）を熱化学堆積法にて形成し、このＳiＯ₂膜をフォトリソグラフィとドライエッチングとを用いてパターニングする。そしてＳiＯ₂膜をマスクとして前記ＧaＮエピタキシャル層をエッチングしてゲートとなすべき領域にｐ⁺-ＡlＧaＮ層６の途中までの深さに至る溝を形成し、この溝内に絶縁ゲート膜となるＳiＯ₂膜９を１μｍ厚に堆積形成する。
【００１６】
しかる後、図１(ｃ)に示すように上記溝によって形成されたゲート領域、および溝の両側に位置するｎ⁺-ＧaＮ層８の上面にゲート電極Ｇおよびカソード電極Ｋをそれぞれ形成する。更にＧaＮ系エピタキシャル層の下面側のｐ⁺-ＧaＮ層３の裏面にアノード電極Ａを形成する。これらの各電極Ｇ,Ｋ,Ａは、例えばＡl／Ｔi／Ａuを蒸着することによって設けられる。
【００１７】
かくしてこのようにして製作され、図１(ｃ)に示す如き素子構造を有するＧＴＯは、特にゲート電極Ｇの直下の半導体層であるｐ⁺-ＡlＧaＮ層６のキャリア濃度が５×１０¹⁸ｃｍ^-3と、電子増幅層として機能するｎ-ＡlＧaＮ層５のキャリア濃度（５×１０¹⁷ｃｍ^-3）よりも十分に大きく設定されている。またＧaＮ系エピタキシャル層に溝を設け、この溝内にゲート電極Ｇを形成することで、ゲート領域が十分に広く設定されている。この結果、ＧaＮ系半導体が有する電気的特性を十分に活かして、耐圧５０００Ｖ、最大電流１５００Ａの縦型構造の大電力用のＧＴＯを実現することができた。
【００１８】
ちなみに上記構造のＧaＮ系のＧＴＯによれば、絶縁ゲートと、ｐ層およびｎ層を持つバイポーラトランジスタとを組み合わせた構造となっているので、状雷のＦＥＴのようなソース・ゲート間に発生する寄生ダイオードの問題がない。特にＮチャネル型の動作においては、ゲート・エミッタ（カソード）間にその閾値電圧以上の電圧を印加することでゲート電極直下のｐ層（ｐ^＋−ＡlＧaＮ層６）に反転層を形成することができるので、カソード電極直下のｎ ^＋ 層（ｎ ^＋ −ＧaＮ層８）からその下のｎ⁻層（ｎ−ＧaＮ層７）に対して効率的に電子（キャリア）を注入し得る。するとこの電子は、ｐ^＋ｎ⁻ｐトランジスタにおける小数キャリアとなり、アノード側のｐ^＋層（ｐ^＋−ＧaＮ層３）からの正孔の流れ込みを促してバイポーラ動作するので、カソード・アノード間の飽和電圧を低く抑えることになる。そしてカソード側に形成されるｎ^＋ｐｎ⁻トランジスタが動作することにより、ｐ^＋ｎ⁻ｐｎ^＋のサイリスタとして機能することになり、ここに大電力動作可能なＧＴＯが実現されることになる。
【００１９】
次に本発明の別の実施形態に係るＧaＮ系のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）について図２を参照して説明する。
このＩＧＢＴは先の実施形態におけるＧＴＯと同様に、先ず成長室にｐ型導電性Ｓi基板１を準備し、このＳi基板１上に、ラジカル化した窒素（４×１０^-4Ｐａ≒３×１０^-6Torr）とＧa（６.６×１０^-5Ｐａ≒５×１０^-7Torr）、およびＭg（６.６×１０^-7Ｐａ≒５×１０^-9Torr）を用いて分子線エピタキシャル法により、成長温度６４０℃において厚さ５ｎｍのｐ-ＧaＮバッファ層２を形成する。次いでこのｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）と用い、更にドーパントとしてＭg（１.１×１０^-8Ｐａ≒８×１０^-9Torr）を用いてｐ⁺-ＧaＮ層３を３０００ｎｍ厚に成長させる。しかる後、このｐ⁺-ＧaＮ層３上に、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）と用い、更にドーパントとしてＳi（６.６×１０^-7Ｐａ≒５×１０^-9Torr）を用い、成長温度８５０℃でＳiドープのｎ^--ＧaＮ層４を５０００ｎｍ厚に成長させる。
【００２０】
次いでＧa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）、またＡl（３.９×１０^-5Ｐａ≒３.０×１０^-7Torr）を用い、更にドーパントとしてＳi（６.６×１０^-8Ｐａ≒５×１０^-10Torr）を加えて、成長温度８５０℃にてキャリア濃度が５×１０¹⁷ｃｍ^-3のｎ-ＡlＧaＮ層５を１０μｍ厚に成長させる。
【００２１】
しかる後、Ｇa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-3Ｐａ≒５×１０^-5Torr）とＡl（３.９×１０^-5Ｐａ≒３.０×１０^-7Torr）とを用い、更にドーパントとしてＭg（１.１×１０^-8Ｐａ≒８×１０^-9Torr）を加えて、成長温度８５０℃にてキャリア濃度が５×１０¹⁸ｃｍ^-3のｐ⁺-ＡlＧaＮ層６を２０００ｎｍ厚に成長させる。
【００２２】
次に、このようにして形成した図２(ａ)に示す如き多層膜構造のＧaＮ系エピタキシャル層の表面に保護膜としてのＳiＯ₂膜１１を熱化学堆積法にて形成し、このＳiＯ₂膜１１をフォトリソグラフィとドライエッチングとを用いてパターニングする。そしてＳiＯ₂膜１１をマスクとして前記ｐ⁺-ＡlＧaＮ層６を図２(ｂ)に示すように所定の深さまでエッチングして溝を形成する。そしてこの溝内にＧa（１.３×１０^-4Ｐａ≒１×１０^-6Torr）とアンモニア（６.６×１０^-4Ｐａ≒５×１０^-5Torr）と用い、更にドーパントとしてＳi（１.１×１０^-8Ｐａ≒８×１０^-9Torr）を加えて、図２(ｃ)に示すように成長温度８５０℃でｎ⁺-ＧaＮ層１２を選択成長させる。尚、上記ｐ⁺-ＡlＧaＮ層６がなすエミッタ層の一部に、イオン注入法によってＳiを１×１０¹⁹ｃｍ^-3の濃度で注入し、更に１２００℃の熱処理によりＳi注入領域を活性化してｎ⁺-ＧaＮ層１２を形成するようにしても良い。
【００２３】
しかる後、上記ｎ⁺-ＧaＮ層１２を含むＧaＮ系エピタキシャル層の全面に再度前面に保護膜としてのＳiＯ₂膜１３を熱化学堆積法にて形成し、このＳiＯ₂膜１３をパターニングした後、該ＳiＯ₂膜１３をマスクとして図２(ｄ)に示すように選択エッチングすることでゲート領域を形成する為の溝を形成する。そしてこの溝内に絶縁ゲート膜となるＳiＯ₂膜１４を形成した後、図２(ｄ)に示すように上記ＳiＯ₂膜１４上にゲート電極Ｇを形成する。尚、絶縁ゲート膜１４としては、窒化アルミニウムやＳiＮを用いることも可能である。
【００２４】
更に前記ｐ⁺-ＡlＧaＮ層６およびｎ⁺-ＧaＮ層１２上のＳiＯ₂膜１３を除去した後、これらのｐ⁺-ＡlＧaＮ層６およびｎ⁺-ＧaＮ層１２上にエミッタ電極Ｅを形成する。またＧaＮ系エピタキシャル層の裏面側のＳi基板１およびｐ-ＧaＮバッファ層２をエッチング除去し、ＧaＮエピタキシャル層の下面側のｐ⁺-ＧaＮ層３の裏面にコレクタ電極Ｃを形成する。これらの各電極Ｇ,Ｅ,Ｃは、例えばＡl／Ｔi／Ａuを蒸着することによって設けられる。
【００２５】
このようにして製作され、図２(ｅ)に示す如き素子構造を有するＩＧＢＴによれば、先の実施形態のＧＴＯと同様に、ゲート電極直下の半導体層（ｎ-ＡlＧaＮ層５）のキャリア濃度が十分に高いので、ＧaＮ系半導体の電気的特性を十分に活かして耐圧３０００Ｖ、最大電流６００Ａの大電力を高速にスイッチングすることができた。また上述した溝の幅を広げ、絶縁ゲートの面積を広げたものにあっては、その耐圧を４０００Ｖに高め、また最大電流を１２００Ａに高め得ることが確認できた。
【００２６】
以上のようにして製作された縦型構造のゲート電極を備えたＧaＮ系トランジスタ（ＧＴＯやＩＧＢＴ）によれば、ＧaＮ系半導体の性質を有効に活かして高温動作可能で、しかも高耐圧、大電流動作可能なパワーデバイスを実現することができるので、電力変換装置やモータドライブ、電車駆動装置等の高性能化に大いに寄与し得る。更には加速器や環境保護関連装置等の応用分野への幅広い適用が可能である等の実用上多大なる効果が奏せられる。
【００２７】
尚、本発明は上述した各実施形態に限定されるものではない。上述した実施形態においてはＭＥＢ法によりＧaＮ系のエピタキシャル多層膜を形成したが、有機金属気相化学堆積法（ＭＯＣＶＤ法）を用いてＧaＮ系のエピタキシャル多層膜を形成することも可能である。またゲート電極の面積等は、その仕様に応じて定めればよいものである。更にはキャリア濃度の高いＧaＮ系半導体層からなるゲート領域に酸化膜を形成し、この酸化膜の上にゲート電極を形成することで、ＧＴＯのみならずＩＧＢＴやＩＥＧＴ等のパワーデバイスも容易に実現することができる。
【００２８】
またＧaＮ膜の形成に、その窒素源としてジメチルヒドラジンを用いたが、モノメチルヒドラジンやアンモニアを用いても良い。更にはＧa源としては、トリエチルガリウムやトリメチルガリウム等の有機金属ガスを用いることも勿論可能である。更にはｎ型のドーバントとしてモノシランを、ｐ型のドーパントとしてジシクロペンタジエニルＭg等の有機系のＭgを用いることも可能である。またここではｎ層にＧaＮを用いたが、Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることができる。更には導電性基板としてＳiのみならず、ＳiＣ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可能である。
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００２９】
【発明の効果】
以上説明したように本発明によれば、ゲート電極を備えたＧａＮ系トランジスタにおいて、ゲート電極直下の半導体層を、他の半導体層を形成する半導体材料よりもバンドギャップの大きい半導体材料、例えばＡlＧaＮにより形成しているので、ゲート電極直下の半導体層に反転層を形成してキャリアを効果的に注入することができ、高耐圧で大電流動作可能な縦型構造のＧaＮ系トランジスタ（パワーデバイス）を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＧaＮ系トランジスタであるＧＴＯの製造プロセスとその概略的な素子構造を示す図。
【図２】本発明の別の実施形態に係るＧaＮ系トランジスタであるＩＧＢＴの製造プロセスとその概略的な素子構造を示す図。
【符号の説明】
１ ｐ型導電性Ｓi基板
２ ｐ-ＧaＮバッファ層
３ ｐ⁺-ＧaＮ層
４ ｎ^--ＧaＮ層
５ ｎ-ＡlＧaＮ層
６ ｐ⁺-ＡlＧaＮ層
７ ｎ-ＧaＮ層
８ ｎ⁺-ＧaＮ層
９ ＳiＯ₂膜（絶縁ゲート膜）
１１ ＳiＯ₂膜
１２ ｎ⁺-ＧaＮ層
１３ ＳiＯ₂膜
１４ ＳiＯ₂膜（絶縁ゲート膜）

Claims (7)

1. 第１導電型の第１の窒化物系半導体層と、
   前記第１導電型の第１の窒化物系半導体層上に形成され、バンドギャップが前記第１の窒化物系半導体層より大きい第１導電型の第２の窒化物系半導体層と、
   前記第１導電型の第２の窒化物系半導体層上に形成され、バンドギャップが前記第１の窒化物系半導体層より大きい第２導電型の第３の窒化物系半導体層と、
   前記第２導電型の第３の窒化物系半導体層上に形成された第１導電型の第４の窒化物系半導体層と、
   前記第１導電型の第１の窒化物系半導体層下に形成された第２導電型の第５の窒化物系半導体層と、
   前記第１導電型の第４の窒化物系半導体層をエッチングしてゲートとなすべき領域に形成された前記第２導電型の第３の窒化物系半導体層の途中の深さに至る溝と、
   前記第２導電型の第３の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、
   前記第１導電型の第１の窒化物系半導体層の下方であって、前記第２導電型の第５の窒化物系半導体層下に形成された第１電極と、
   前記第２導電型の第３の窒化物系半導体層の上方であって、前記溝の両側に位置する前記第１導電型の第４の窒化物半導体層の上面に形成された第２電極と、
   を備え、
   前記溝内にゲート絶縁膜が形成され、前記ゲート絶縁膜上に前記ゲート電極が形成され、
   前記第２導電型の第３の窒化物系半導体層のキャリア濃度は、前記第１導電型の第２の窒化物系半導体層のキャリア濃度より大きく、
   前記第２導電型の第３の窒化物系半導体層の一部に前記反転層が形成されると、前記第１電極から前記第２電極に向けて電流が流れる
   ＧａＮ系トランジスタ。
2. 前記第１導電型の第４の窒化物系半導体層は、順次堆積されたキャリア濃度の異なる第１導電型の第６の窒化物系半導体層及び第１導電型の第７の窒化物系半導体層を含む
   請求項１に記載のＧａＮ系トランジスタ。
3. 第１導電型の第１の窒化物系半導体層と、
   前記第１導電型の第１の窒化物系半導体層上に形成され、バンドギャップが前記第１の窒化物系半導体層より大きい第１導電型の第２の窒化物系半導体層と、
   前記第１導電型の第２の窒化物系半導体層上に形成され、バンドギャップが前記第１の窒化物系半導体層より大きい第２導電型の第３の窒化物系半導体層と、
   前記第２導電型の第３の窒化物系半導体層の表面に選択的に形成された第１導電型の第４の窒化物系半導体層と、
   前記第１導電型の第１の窒化物系半導体層下に形成された第２導電型の第５の窒化物系半導体層と、
   前記第１導電型の第４の窒化物系半導体層を含む窒化物系エピタキシャル層を選択エッチングして形成された溝と、
   前記第２導電型の第３の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、
   前記第１導電型の第１の窒化物系半導体層の下方であって、前記第２導電型の第５の半導体層下に形成された第１電極と、
   前記第２導電型の第３の窒化物系半導体層の上方であって、前記第２導電型の第３の窒化物系半導体層及び前記第１導電型の第４の窒化物系半導体層の上に形成された第２電極と、
   を備え、
   前記溝内にゲート絶縁膜が堆積され、前記ゲート絶縁膜上に前記ゲート電極が形成され、
   前記第２導電型の第３の窒化物系半導体層のキャリア濃度は、前記第１導電型の第２の窒化物系半導体層のキャリア濃度より大きく、
   前記第２導電型の第３の窒化物系半導体層の一部に前記反転層が形成されると、前記第１電極から前記第２電極に向けて電流が流れる
   ＧａＮ系トランジスタ。
4. 前記第４の窒化物系半導体層は、ＧａＮを含む
   請求項１から３のいずれか一項に記載のＧａＮ系トランジスタ。
5. 前記第５の窒化物系半導体層は、ＧａＮを含む
   請求項１から３のいずれか一項に記載のＧａＮ系トランジスタ。
6. 前記第６の窒化物系半導体層及び前記第７の窒化物系半導体層は、ＧａＮを含む
   請求項２に記載のＧａＮ系トランジスタ。
7. 前記第１の窒化物系半導体層は、ＧａＮを含み、
   前記第２の窒化物系半導体層及び前記第３の窒化物系半導体層は、ＡｌＧａＮを含む
   請求項１から６のいずれか一項に記載のＧａＮ系トランジスタ。

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