JP4989817B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、隣り合う電界効果トランジスタがトレンチにより分離される半導体装置の製造方法およびその方法で製造した半導体装置に関するものである。
【0002】
【従来の技術】
近年、半導体装置の需要が急速に拡大している。これに伴い、半導体装置の信頼性を高める技術の開発が進められている。半導体装置のうち、複数の電界効果トランジスタを有する半導体装置では、隣り合う電界効果トランジスタを分離するために、トレンチを形成する技術が知られている。
【0003】
図11から17は、従来の半導体装置の製造方法を示す断面図である。図18は、従来の半導体装置を示す平面図である。図19は、図18中のXIX−XIX線に沿ってみた断面図である。図11を参照して、シリコン基板1の主表面1fにシリコン酸化膜2を形成する。シリコン酸化膜2上にシリコン窒化膜3を形成する。シリコン窒化膜3上にレジストパターン4を形成する。レジストパターン4をマスクとしてシリコン窒化膜3をエッチングすることにより開口部3hを形成する。開口部3hは、シリコン窒化膜3の側面3sにより形成される。なお、シリコン酸化膜2も除去される。
【0004】
図12を参照して、レジストパターン4およびシリコン窒化膜3をマスクとしてシリコン基板1をエッチングする。これにより、側壁1aを有するトレンチ1hを形成する。
【0005】
図13を参照して、トレンチ1hの側壁1aを高温の酸化性雰囲気で酸化してシリコン酸化膜1bを形成する。この時シリコン窒化膜3の表面は酸化されない。
【0006】
図14を参照して、トレンチ1hを充填し、かつシリコン窒化膜3を覆うようにシリコン酸化膜5を形成する。
【0007】
図15を参照して、化学的機械的研磨法(CMP:Chemical Mechanical Polishing)によりシリコン酸化膜5の一部分を除去する。これにより、シリコン窒化膜3の上面を露出させる。
【0008】
図16を参照して、熱リン酸によりシリコン窒化膜3を除去する。これによりシリコン酸化膜2n上面が露出する。
【0009】
図17を参照して、フッ酸溶液により、シリコン酸化膜2を除去する。この時、トレンチ1hを埋め込むシリコン酸化膜5のうち、シリコン酸化膜2に近い部分が横方向から大きくエッチングされる。これにより、相対的に表面の高さが他の部分よりも低い低部5bが形成される。
【0010】
図18および19を参照して、シリコン基板1上にゲート酸化膜11を形成する。ゲート酸化膜11上に導電層を形成し、この導電層をエッチングすることによりゲート電極12を形成する。ゲート電極12をマスクとしてシリコン基板1に不純物を注入することによりソース領域21sおよびドレイン領域21dを形成する。これにより、電界効果トランジスタ100aおよび100bが完成する。隣り合う電界効果トランジスタ100aおよび100bは、トレンチ1hのシリコン酸化膜5により分離されている。
【0011】
【発明が解決しようとする課題】
従来の半導体装置の製造方法で生じる問題について以下に説明する。
【0012】
従来の製造方法では、図17で示す工程で、シリコン酸化膜5に低部5bが形成される。この低部5bとそれ以外の部分とでは、表面の高さが異なるので、図18に示すように低部5b近傍のゲート酸化膜11およびその上のゲート電極12の膜厚が不均一となる。これにより、しきい値電圧が変動する等、半導体装置の信頼性を低下させるという問題があった。
【0013】
そこで、この発明は上述の問題を解決するためになされたものであり、信頼性の高い半導体装置およびその製造方法を提供することを目的とするものである。
【0014】
【課題を解決するための手段】
この発明に従った半導体装置の製造方法は、半導体基板の主表面上に開口部を有する、下地層と、シリコン窒化膜を含む第1の層を形成する工程を備え、開口部は下地層と第1の層の側面から形成され、さらに、第1の層をマスクとして用いて半導体基板をエッチングすることにより、下地層と第1の層の側面に連なる側壁を有する溝を形成する工程と、第1の層の側面を変質させて下地層に接する変質層を形成する工程と、変質層に接するように溝を充填する第2の層を形成する工程と、第2の層に接する変質層を残存させた状態で第1の層を除去する工程と、第1の層を除去した後、第2の層が溝を充填した状態で下地層を除去する工程とを備え、変質層を形成する工程は、少なくとも第1の層の側面を酸化させることを含み、第1の層の側面を酸化させることは、窒素を含有するガスを用いて第1の層の側面を酸化させることを含む。
【0015】
このような工程を備えた半導体装置の製造方法に従えば、下地層を除去する際には第2の層は下地層の保護されているため、第2の層が大きく除去されることがない。そのため、第2の層の上面に半導体基板の主表面よりも低い部分が形成されない。その結果、第2の層の上面および半導体基板の主表面の上に電界効果トランジスタを形成しても、その特性に劣化が生じることがなく、半導体装置の信頼性を向上させることができる。
【0016】
また好ましくは、変質層を形成する工程は、第1の層の側面および上面を変質させて変質層を形成することを含む。
【0017】
また好ましくは、第1の層を除去する工程は、第1の層のエッチング速度が変質層および第2の層のエッチング速度よりも大きい条件で第1の層をエッチングして除去することを含む。この場合、第1の層のエッチング速度が相対的に大きく、変質層および第2の層のエッチング速度が相対的に小さいので、変質層および第2の層がエッチングされるのを防止することができる。
【0018】
また好ましくは、下地層と変質層と第2の層はシリコン酸化膜を含む。
【0019】
また好ましくは、半導体基板はシリコン基板であり、半導体装置の製造方法は、第1の層を形成する前に半導体基板の主表面にシリコン酸化膜からなる下地層を形成する工程をさらに備える。第1の層を形成する工程は、下地層上に第1の層を形成することを含む。この場合、シリコン基板とシリコン窒化膜との間にシリコン酸化膜が介在するので、半導体装置の特性を劣化させることがない。
【0021】
また好ましくは、変質層を形成する工程は、第1の層の側面と溝の側壁とを酸化させることを含む。この場合、溝の側壁を酸化して溝の側壁の欠陥を消失させると同時に変質層を形成できるため、工程を増加させることなく、変質層を形成することができる。
【0022】
さらに好ましくは、第1の層の側面を酸化させることは、酸化二窒素ガスを用いて第1の層の側面を酸化させることを含む。この場合、酸化二窒素を用いることにより、シリコン窒化膜により構成される第1の膜の側壁を確実に酸化することができる。
【0023】
また好ましくは、第1の層の側面を酸化させることは、酸素ガスと酸化窒素ガスの混合ガスを用いて第1の層の側面を酸化させることを含む。この場合、混合ガスにより、シリコン窒化膜により構成される第1の膜の側壁を確実に酸化することができる。
【0025】
また好ましくは、第2の層を形成する工程は、溝を充填し、かつ第1の層を覆う第2の層を形成することを含む。半導体装置の製造方法は、第1の層を除去する前に第1の層を覆う第2の層を除去する工程をさらに備える。
【0026】
この発明に従った半導体装置は、上述のいずれかの方法で製造される。このような半導体装置では、第2の層の上面が半導体基板の主表面より低い部分が形成されないので、信頼性の高い半導体装置となる。
【0027】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
(実施の形態1)
図1から8は、この発明の半導体装置の製造方法を示す断面図である。図9は、この発明の半導体装置を示す平面図である。図10は、図9中のX−X線に沿ってみた断面図である。図1を参照して、シリコン基板1の主表面1fに熱酸化により下地層としてのシリコン酸化膜2を形成する。シリコン酸化膜2上にCVD(化学気相蒸着法)により第1の層としてのシリコン窒化膜3を形成する。シリコン窒化膜3上にレジストを塗布し、このレジストをフォトリソグラフィーによりパターニングしてレジストパターン4を形成する。
【0028】
図2を参照して、レジストパターン4をマスクとしてシリコン窒化膜3をエッチングする。これにより、シリコン窒化膜3に開口部3hを形成する。開口部3hは、シリコン窒化膜3の側面3sおよびシリコン酸化膜2の側面2sにより形成される。なお、シリコン酸化膜2も除去されて主表面1fが露出する。
【0029】
図3を参照して、レジストパターン4およびシリコン窒化膜3をマスクとしてシリコン基板1をエッチングする。これにより、側壁1aを有する溝としてのトレンチ1hを形成する。トレンチ1hは凹状であり、紙面の手前側から奥側へ延びる。側面2sおよび3sと側壁1aが連なるようにトレンチ1hが形成される。その後、レジストパターン4を除去する。
【0030】
図4を参照して、トレンチ1hの側壁1aを酸素ガスと水素ガスの混合ガスで酸化する。同時にシリコン窒化膜3の側面3sと上面3tも酸化する。これにより、トレンチ1hの側壁1aにシリコン酸化膜1bを形成する。これにより、側壁1aに生じた欠陥を消滅させる。同時に、シリコン窒化膜3の側面3sと上面3tも酸化して変質層としてのシリコン酸化膜3bを形成する。
【0031】
図5を参照して、トレンチ1hを充填し、かつシリコン酸化膜3bを覆うようにCVDによりシリコン酸化膜5を形成する。
【0032】
図6を参照して、CMPによりシリコン酸化膜5の一部分とシリコン窒化膜3の上面3tに形成されたシリコン酸化膜3bを除去する。これにより、シリコン窒化膜3の上面3tを露出させる。シリコン窒化膜3の側面3sにおいてシリコン酸化膜5に接するように形成されたシリコン酸化膜3bは残存する。
【0033】
図7を参照して、熱リン酸によりシリコン窒化膜3を除去する。このとき、シリコン窒化膜3のエッチング速度は相対的に大きく、シリコン酸化膜3bおよび5のエッチング速度は相対的に小さい。これにより、シリコン酸化膜2の上面が露出する。
【0034】
図8を参照して、フッ酸溶液により、シリコン酸化膜2を除去する。この時、トレンチ1hを埋め込むシリコン酸化膜5と、シリコン酸化膜5に接するシリコン酸化膜3bも一部分が除去される。これにより、トレンチ1hからはみ出た部分にシリコン酸化膜からなる肩部5aが残存する。肩部5aは、主表面1fの上に延びるように形成される。
【0035】
図9および10を参照して、シリコン基板1上にゲート酸化膜11を形成する。ゲート酸化膜11上にドープトポリシリコンからなる導電層を形成する。この導電層を所定の形状にエッチングすることにより、一方向に延びるゲート電極12を形成する。ゲート電極12をマスクとしてシリコン基板1に不純物を注入することにより、ゲート電極12の両側にソース領域21sおよびドレイン領域21dを形成する。これにより、電界効果トランジスタ100aおよび100bが完成する。隣り合う電界効果トランジスタ100aおよび100bは、トレンチ1hに埋め込まれたシリコン酸化膜5より分離されている。肩部5aはトレンチ1hからはみ出して形成されている。
【0036】
このような半導体装置の製造方法に従えば、図7で示す工程において、トレンチ1hを埋め込むシリコン酸化膜5を残存させると同時にシリコン酸化膜5に接するシリコン酸化膜3bも残存させる。そのため、図8で示すように、その後の工程でシリコン酸化膜2をエッチングする場合でも、シリコン酸化膜5がエッチングされすぎることがない。その結果、シリコン酸化膜5に、相対的に低い部分が形成されず、図9および10の工程で、シリコン酸化膜5上にゲート酸化膜11およびゲート電極12を形成しても、ゲート電極12の膜厚が不均一になることがなく、電界効果トランジスタ100aおよび100bに悪影響を与えることがない。
【0037】
さらに、トレンチ1hの側壁1aを酸化するのと同時にシリコン窒化膜3の側面3sおよび上面3tを酸化するため、シリコン窒化膜を酸化するために特に工程を付与することがない。そのため、従来と同様の工程数で信頼性の高い半導体装置を製造することができる。
(実施の形態2)
実施の形態2では、実施の形態1の図4で示す工程の、トレンチ1hの側壁1aの酸化とシリコン窒化膜3の側面3sおよび上面3tの酸化を、急速熱処理(RTP:Rapid Thermal Process)で行なう。これにより、より活性な雰囲気で酸化を行なうことができる。
(実施の形態3)
実施の形態3では、実施の形態1の図4で示す工程の、トレンチ1hの側壁1aとシリコン窒化膜3の側面3sおよび上面3tを、酸化二窒素(N2O)で酸化する。これにより、実施の形態1と同様の効果を奏する。また、その酸化工程でシリコン酸化膜3b中に窒素が導入されるので、その後の工程でのトレンチ1h内の酸化を抑制し、応力の発生を抑制することができる。
(実施の形態4)
実施の形態4では、実施の形態3の図4で示す工程の、トレンチ1hの側壁1aの酸化とシリコン窒化膜3の側面3sおよび上面3tの酸化を、RTPで行なう。これにより、より活性な雰囲気で酸化を行なうことができる。
(実施の形態5)
実施の形態5では、実施の形態1の図4で示す工程の、トレンチ1hの側壁1aとシリコン窒化膜3の側面3sおよび上面3tを、酸素と酸化窒素(NO)で酸化する。これにより、実施の形態3と同様の効果を奏する。また、より効果的に窒素を導入することができる。
(実施の形態6)
実施の形態6では、実施の形態5の図4で示す工程の、トレンチ1hの側壁1aの酸化とシリコン窒化膜3の側面3sおよび上面3tの酸化を、RTPで行なう。これにより、より活性な雰囲気で酸化を行なうことができる。
(実施の形態7)
実施の形態7では、実施の形態1の図4で示す工程の、トレンチ1hの側壁1aとシリコン窒化膜3の側面3sおよび上面3tの酸化を、活性酸素を含むプラズマで酸化する。
【0038】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0039】
【発明の効果】
この発明に従えば、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図1】 この発明の半導体装置の製造方法の第1工程を示す断面図である。
【図2】 この発明の半導体装置の製造方法の第2工程を示す断面図である。
【図3】 この発明の半導体装置の製造方法の第3工程を示す断面図である。
【図4】 この発明の半導体装置の製造方法の第4工程を示す断面図である。
【図5】 この発明の半導体装置の製造方法の第5工程を示す断面図である。
【図6】 この発明の半導体装置の製造方法の第6工程を示す断面図である。
【図7】 この発明の半導体装置の製造方法の第7工程を示す断面図である。
【図8】 この発明の半導体装置の製造方法の第8工程を示す断面図である。
【図9】 この発明の半導体装置を示す平面図である。
【図10】 図9中のX−X線に沿ってみた断面図である。
【図11】 従来の半導体装置の製造方法の第1工程を示す断面図である。
【図12】 従来の半導体装置の製造方法の第2工程を示す断面図である。
【図13】 従来の半導体装置の製造方法の第3工程を示す断面図である。
【図14】 従来の半導体装置の製造方法の第4工程を示す断面図である。
【図15】 従来の半導体装置の製造方法の第5工程を示す断面図である。
【図16】 従来の半導体装置の製造方法の第6工程を示す断面図である。
【図17】 従来の半導体装置の製造方法の第7工程を示す断面図である。
【図18】 従来の半導体装置を示す平面図である。
【図19】 図18中のXIX−XIX線に沿ってみた断面図である。
【符号の説明】
1 シリコン基板、1a 側壁、1b,2,3b,5 シリコン酸化膜、1hトレンチ、3 シリコン窒化膜、3h 開口部、3s 側面、3t 上面。
Claims (10)
- 半導体基板の主表面上に開口部を有する、下地層と、シリコン窒化膜を含む第1の層を形成する工程を備え、
前記開口部は前記下地層と前記第1の層の側面から形成され、さらに、
前記第1の層をマスクとして用いて前記半導体基板をエッチングすることにより、前記下地層と前記第1の層の側面に連なる側壁を有する溝を形成する工程と、
前記第1の層の側面を変質させて前記下地層に接する変質層を形成する工程と、
前記変質層に接するように前記溝を充填する第2の層を形成する工程と、
前記第2の層に接する変質層を残存させた状態で前記第1の層を除去する工程と、
前記第1の層を除去した後、前記第2の層が前記溝を充填した状態で前記下地層を除去する工程とを備え、
前記変質層を形成する工程は、少なくとも前記第1の層の側面を酸化させることを含み、前記第1の層の側面を酸化させることは、窒素を含有するガスを用いて前記第1の層の側面を酸化させることを含む、半導体装置の製造方法。 - 前記変質層を形成する工程は、前記第1の層の側面および上面を変質させて変質層を形成することを含む、請求項1に記載の半導体装置の製造方法。
- 前記第1の層を除去する工程は、前記第1の層のエッチング速度が前記変質層および前記第2の層のエッチング速度よりも大きい条件で前記第1の層をエッチングして除去することを含む、請求項1または2に記載の半導体装置の製造方法。
- 前記下地層と前記変質層と前記第2の層はシリコン酸化膜を含む、請求項1から3のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体基板はシリコン基板であり、前記第1の層を形成する前に前記半導体基板の主表面にシリコン酸化膜からなる下地層を形成する工程をさらに備え、前記第1の層を形成する工程は、前記下地層上に前記第1の層を形成することを含む、請求項4に記載の半導体装置の製造方法。
- 前記変質層を形成する工程は、前記第1の層の側面と前記溝の側壁とを酸化させることを含む、請求項1から5のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の層の側面を酸化させることは、酸化二窒素ガスを用いて前記第1の層の側面を酸化させることを含む、請求項1から6のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の層の側面を酸化させることは、酸素ガスと酸化窒素ガスの混合ガスを用いて前記第1の層の側面を酸化させることを含む、請求項1から6のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の層を形成する工程は、前記溝を充填し、かつ前記第1の層を覆う前記第2の層を形成することを含み、前記第1の層を除去する前に前記第1の層を覆う前記第2の層を除去する工程をさらに備えた、請求項1から8のいずれか1項に記載の半導体装置の製造方法。
- 請求項1に記載の方法で製造した半導体装置。
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