KR100753033B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 소자분리막으로 인해 활성영역의 범위가 실질적으로 좁아지지 않도록 할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막상에 하드마스크막을 형성하는 단계; 상기 하드마스크막상에 소자분리영역을 위한 감광막패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계; 상기 패터닝된 하드마스크막을 이용하여 상기 금속실리사이드막과 기판의 소정깊이까지 선택적으로 제거하여 소자분리용 트랜치를 형성하는 단계; 및 상기 트랜치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하며, 상기 트랜치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하며, 상기 금속실리사이드막이 선택적으로 제거될 때에는 제거되는 영역의 하단부의 폭이 상단부의 폭보다 더 증가될 수 있도록 산소/Cl2와 HBr 혼합개스를 사용하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
반도체, 소자분리막, 실리콘질화막, 폴리실리콘막, 하드마스크.
Description
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도3은 본 발명에 의해 제조된 반도체 장치의 전자현미경사진.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31 : 금속실리사이드막
32 : 실리콘질화막 33 : 감광막 패턴
34 : 소자분리용 트랜치 35 : 소자분리막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 소자분리막 제조방 법에 관한 것이다.
반도체 장치를 제조할 때에는 패턴에 대응하는 마스크를 제조한다음, 기판상에 감광막을 도포하고, 마스크를 이용한 사진식각공정으로 도포된 감광막을 패터닝한다.
이어서 패터닝된 감광막을 이용하여 하부구조를 건식각 또는 습식각을 이용하여 패터닝하게 된다. 이어서 감광막 패턴을 제거한다. 이어서 다음 패터닝된 층을 형성하고, 전술한 과정을 반복하게 된다.
한편, 반도체 장치를 제조하는데 먼저 하는 공정은 소자가 형성될 영역을 정의하고, 소자가 형성되지않는 영역 즉 소자분리영역을 형성하는 공정이다.
소자분리영역에 형성되는 소자분리막은 이웃한 소자와 소자 사이에 물리적 단절 및 전기적 절연을 이루기 위한 막이다.
전통적으로 소자리막은 LOCOS 방식으로 형성하여 왔다. LOCOS 방식은 소자분리영역에 산화막을 성장시켜 일정한 두께의 막을 형성하도록 하는 것인데, 상단부와 하단부에 거의 같은 두께로 막이 성장되는 것이 특징이다.
그러나, LOCOS 방식의 소자분리막은 일명 버즈비크(bird's beak)라고 불리는 현상, 즉 소자분리막의 경계지점에서 소자가 형성될 영역까지 일정부분 침범하는 현상이 생겨서 고집적화된 반도체 장치에서는 적용하기가 어려운 점이 있다.
이를 해결하고자, 고안된 것이 STI방식의 소자분리막이다. STI 방식의 소자분리막은 소자분리영역에 일정한 트랜치를 형성하고, 그 형성된 트랜치에 절연물질을 매립시키는 방법이다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도1에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 제조방법은 먼저 기판(10)상에 실리콘질화막(11)을 형성하고, 그 상부에 폴리실리콘막(12)을 형성한다.
이어서, 폴리실리콘막(12) 상에 감광막 패턴(13)을 형성한다.
이어서 도1b에 도시된 바와 같이, 감광막 패턴(13)을 식각마스크로 하여 폴리실리콘막(12)와 실리콘질화막(11)을 선택적으로 제거하고, 기판의 소정깊이까지 제거하여 소자분리막이 형성될 트랜치(14)를 형성한다.
이 때에 형성된 트랜치의 측멱을 살펴보면, 폴리실리콘막(12)이 있는 부분은 수직으로 형성되나, 실리콘질화막(11)이 있는 측면은 폴리실리콘막(12)과의 식각선택비 부족으로 경사를 진 형태를 띠게 된다.
이어서 도1c에 도시된 바와 같이, 폴리실리콘막(12)을 제거하고, 트랜치(14)에 HDP(high density plasma) 방식으로 실리콘산화막을 매립시켜 소자분리막(15)을 형성한다.
이어서 도1d에 도시된 바와 같이, 인산용액을 이용하여 실리콘질화막(11)을 제거하고, 기판 전면에 폴리실리콘막(16)을 형성한다.
이상과 같이 반도체 장치를 제조하게 되면, 소자분리막의 상단부의 측면이 활성영역쪽으로 기울어진 상태이기 때문에 활성영역이 실질적으로 좁아지게 된다.
또한, 활성영역이 좁아지기 때문에 그 영향으로 인해 활성영역상에 보이드 (Void)즉, 심(seam)이 존재하게 된다.
이러한 심은 이후 적층되는 막에 의해서도 완벽하게 채워지지 않아 소자의 신뢰성에 문제가 생길 수 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 반도체 장치의 소자분리막으로 인해 활성영역의 범위가 실질적으로 좁아지지 않도록 할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 기판상에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막상에 하드마스크막을 형성하는 단계; 상기 하드마스크막상에 소자분리영역을 위한 감광막패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계; 상기 패터닝된 하드마스크막을 이용하여 상기 금속실리사이드막과 기판의 소정깊이까지 선택적으로 제거하여 소자분리용 트랜치를 형성하는 단계; 및 상기 트랜치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하며, 상기 금속실리사이드막이 선택적으로 제거될 때에는 제거되는 영역의 하단부의 폭이 상단부의 폭보다 더 증가될 수 있도록 산소/Cl2와 HBr 혼합개스를 사용하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명은 소자분리막을 형성하는 데 있어서, 베리어막의 일부와 식각공정조 건을 변경시켜 프로파일을 개선시킴으로서, 소자분리막에 의해 활성영역의 영역이 줄어들지 않도록 하기 위한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도2a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 기판(30)상에 금속실리사이드막(31)을 형성하고, 그 상부에 실리콘질화막(32)을 형성하고, 그 상부에 감광막 패턴(33)을 형성한다. 여기서 도시하지는 않았지만 약 100Å 정도의 두께로 기판과 금속실리사이드막의 사이에 완충용 산화막을 형성할 수 있다. 여기서 금속실리사이드는 텅스텐실리사이드막 또는 티타늄실리사이드막을 사용한다.
이어서 도2b에 도시된 바와 같이, 감광막 패턴(33)을 이용하여 실리콘질화막(32)를 패터닝한다. 따라서 감광막 패턴(33)으로 하단의 하나의 막만을 패터닝하기 때문에 충분한 마진으로 인해 패터닝된 부분의 측벽이 수직으로 될 수 있다.
이어서 패터닝된 실리콘질화막(32)을 이용하여 그 하단에 있는 금속과 기판의 소정 깊이까지 선택적으로 제거하여 트랜치(34)를 형성한다.
이 때 패터닝된 금속실리사이드막의 단면이 하단부로 갈수록 넓어지도록 O2/HBr/Cl2 가스를 이용하여 실리사이막을 패터닝한다.
여기서 금속실리사이드막을 식각하는 공정은 실리콘질화막에 대한 식각율은 낮고 금속실리사이드막의 경사면을 보다 네거티브하게 만들며 동시에 하부 기판의 실리콘 표면은 식각되지 않게 하기 위해 산소/Cl2와 HBr 혼합개스를 사용한다.
산소/Cl2와 HBr 혼합개스의 경우 실리콘질화막에 대한 낮은 식각율과 높은 산화막과의 식각선택비를 보여주면서 과도식각시 실리콘막에 대한 래터럴(lateral)한 특성을 보여준다.
HBr 가스는 50 ~ 200 sccm, 산소는 3 ~ 7sccm, Cl2 가스는 5 ~ 10sccm으로 플로우시키고, 이 때 하부의 완충용 산화막과의 선택비는 10:1의 고 선택비를 보여주며, 금속실리사이드막의 두께 100 ~ 500%까지 과도 식각을 진행한다.
이러한 과도식각으로 금속실리사이드막에 대한 래터럴한 식각을 유도하면서 실리콘 기판의 손실을 방지하게 된다. 이 후 실리콘 기판을 선택적으로 제거할 때에는 Cl2 유량을 증가시켜 실리콘 식각율을 증가시킴으로서 트랜치를 형성할 수 있게 된다.
이어서 도2c에 도시된 바와 같이, 실리콘질화막(32)을 제거하고 트랜치(34)에 HDP 산화막을 매립시켜 소자분리막을 형성한다.
소자분리막은 HDP 산화막을 트랜치(34)에 매립될 수 있도록 형성하고, 화학적기계적연마 공정으로 트랜치(34) 이외의 영역에 형성된 산화막을 제거함으로서 형성한다.
이어서 도2d에 도시된 바와 같이, 화학적기계적 연마 공정시 베리어막으로 사용된 금속실리사이드막은 NH4OH/H2O2/H2O 혼합용액을 사용하여 40 ~ 100 ℃의 온도로 제거한다.
이어서 다음공정을 위한 폴리실리콘막을 형성한다.
이 때 소자분리막의 상단부가 액티브영역을 침범하지 않기 때문에 액티브영역이 실질적으로 면적이 줄어드는 현상이 제거되었으며, 이전에 생겼던 보이드가 제거된다.
도3은 본 발명에 의해 제조된 반도체 장치의 전자현미경사진이다. 도3은 실리콘기판상에 실리사이드 막과 실리콘질화막이 차례로 적층되어 있는 사진이다.
도3에서와 같이 금속실리사이드막의 경사면이 활성영역쪽으로 기울어져 있지 않아, 최종 형성된 소자분리막의 경사면도 활성영역쪽으로 기울어져 있지 않게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 반도체 공정을 진행하게 되면, 소자분리막이 최종적으로 완성되었을 때 상단부의 경사면이 활성영역으로 기울어지지 않게 되어, 활성영역의 면적을 실질적으로 줄어들게 하는 문제점이 제거된다. 또한, 후속공정에서 진행하는 폴리실리콘막을 형성할 때에 보이드를 방지할 수 있다.
따라서 반도체 장치의 제조공정상 신뢰성 향상을 기대할 수 있다.
Claims (7)
- 기판상에 금속실리사이드막을 형성하는 단계;상기 금속실리사이드막상에 하드마스크막을 형성하는 단계;상기 하드마스크막상에 소자분리영역을 위한 감광막패턴을 형성하는 단계;상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계;상기 패터닝된 하드마스크막을 이용하여 상기 금속실리사이드막과 기판의 소정깊이까지 선택적으로 제거하여 소자분리용 트랜치를 형성하는 단계; 및상기 트랜치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하며, 상기 금속실리사이드막이 선택적으로 제거될 때에는 제거되는 영역의 하단부의 폭이 상단부의 폭보다 더 증가될 수 있도록 산소/Cl2와 HBr 혼합개스를 사용하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 패터닝된 하드마스크막을 이용하여 상기 금속실리사이드막과 기판의 소정깊이까지 선택적으로 제거하여 소자분리용 트랜치를 형성하는 단계는산소/Cl2와 HBr 혼합개스를 사용하여 금속실리사이드막을 선택적으로 제거하는 단계; 및Cl2 유량을 증가시켜 실리콘 식각율을 증가시켜, 기판의 소정깊이까지 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,산소/Cl2와 HBr 혼합개스를 사용하여 금속실리사이드막을 선택적으로 제거하는 단계에서HBr 가스는 50 ~ 200 sccm, 산소는 3 ~ 7sccm, Cl2 가스는 5 ~ 10sccm으로 플로우시켜 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 기판의 소정깊이까지 선택적으로 제거하는 단계는금속실리사이드막의 두께 100 ~ 500%까지 과도 식각으로 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서상기 트랜치에 절연막을 매립하여 소자분리막을 형성하는 단계는절연막을 상기 트랜치에 매립되록 기판 전면에 증착하는 단계; 및상기 트랜치 이외의 영역에 형성된 상기 절연막을 제거하기 위한 화학적기계적연막공정을 진행하는 단계를 포함하며, 상기 화학적기계적 연마공정시 상기 금속실리사이드막이 베리어막으로 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 6 항에 있어서,상기 금속실리사이드막을NH4OH/H2O2/H2O 혼합용액을 사용하여 40 ~ 100 ℃의 온도에서 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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2005
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Patent Citations (4)
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