JP4988843B2 - 半導体フリップチップパッケージ用の基板およびプロセス - Google Patents

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Description

本発明は、半導体フリップチップパッケージ用の基板、および該基板を有するフリップチップデバイスを製造するプロセスに関する。
フリップチップ技術は、チップスケールパッケージに最も頻繁に用いられているパッケージ技術の１つである。フリップチップ技術は、エリアアレイを用いて、バンプパッドを配置し、バンプを介して、キャリアに接続させることができるので、パッケージ面積を低減させ、信号の伝達経路を短縮させることができる。基板に対する従来式のバンプパッド設計は、ＳＭＤ（ソルダマスク定義）式とＮＳＭＤ（非ソルダマスク定義）式とに分類することができる。これらの２種類のバンプパッド設計は、各々、特有の長所および短所を有している。その結果、これらの設計の良否に関して、どのような判断基準も存在していない。
図１、２は、先行技術の例としてのＮＳＭＤ式のフリップチップパッケージの断面図である。図１、２に示されるように、複数のバンプ１１０が、チップ１２０の活性面に形成されている。チップ１２０は、基板１３０に取り付けられる状態に置かれ、バンプ１１０によって、基板１３０にバンプパッド１４０を介して電気的に接続されるようになっている。一般的に、基板１３０は、交互に積層された複数の絶縁層と１つまたは複数のパターン化された導電箔（例えば、銅箔）層とによって構成されている。この場合、パターン化された導電層を交互接続するために、エッチング孔（図示せず）が、絶縁層に形成されている。基板１３０は、ソルダマスク層１５０によって覆われた表面を有し、バンプバッド１４０のみを、チップ１２０のバンプに接続させるために露出させている。
図２に示されるように、従来の方法では、リフロープロセスを用いて、バンプ１１０を加熱するようになっている。加熱されたバンプ１１０は、溶融し、バンプパッド１４０に良好に接合することになる。一例として、１８３℃で溶融するＰｄ−Ｔｉｎバンプの場合、このバンプ１１０は、バンプパッドに対して良好な接合をもたらすための良好な濡れ機能を得るために、２００℃を超える温度に加熱されることになる。続いて、アンダーフィル材（図示せず）を用いて、図２に示されるようなチップ１２０と基板１３０との間の空間を充填するようになっている。これは、バンプ１１０が、チップ１２０および基板１３０のそれぞれの熱膨張係数の差から生じる熱応力によって、「疲労崩壊」を起こすのを防ぐためである。
バンプをバンプパッドに接続するこのような方法は、チップ１２０または基板１３０に欠陥または配列の問題があると、いくつかの問題を生じることになる。典型的な欠陥の例として、図３に示されるようなバンプ１１０とバンプパッド１４０との間の左方または右方のいずれかへの位置ずれ、図４に示されるような基板１３０の共平面とチップ１２０との間の高さずれ、または図５に示されるようなバンプ１１２間の高さずれ、および図６、７に示されるようなバンプ１１０のアレイの分布と基板１３０上のバンプパッド１４０の分布との間の誤配列による位置ずれが挙げられる。以下、従来のプロセスによって製造されたフリップチップの上記欠陥について、詳細に説明する。
図３に見られるように、チップ１２０がバンプパッド１４０上に置かれたとき、もしバンプ１１０とバンプパッド１４０との間に誤配列があると、位置ずれの問題が生じることになる。具体的には、バンプ１１０の一部がバンプパッド１４０に接触することができないか、またはバンプ１１０がバンプパッド１４０に接触することができても、その接触面積がバンプ１１０とバンプパッド１４０との間に良好な接触をもたらすには小さすぎることになる。この場合、導電率の低い不良はんだ接合部がバンプ１１０とバンプパッド１４０との間に形成されるか、またはバンプ１１０とバンプパッド１４０との間に電気的接触が全く生じないことになる。いずれの場合も、これらのバンプ１１０が、リフロープロセスにおける熱応力によって、亀裂を生じていたことが明らかにされている。
同様に、図４に示されるように、もしチップ１２０と基板１３０との間に共面性の問題があると、バンプ１１０とバンプパッド１４０との間に高さずれが生じることになる。この場合、基板１３０の不完全部分１３２によって、１つまたは複数のバンプ１１０がバンプパッド１４０に接触することができないか、またはバンプ１１０がバンプパッド１４０に接触することができても、その接触面積がバンプ１１０とバンプパッド１４０との間に良好な接触をもたらすには小さすぎることになる。この場合、導電率の低い不良はんだ接合部がバンプ１１０とバンプパッド１４０との間に形成されるか、またはバンプ１１０とバンプパッド１４０との間に電気的接触が全く生じないことになる。いずれの場合も、これらのバンプ１１０が、リフロープロセスにおける熱応力によって、亀裂を生じていたことが明らかにされている。
高さずれの問題は、バンプ１１０の寸法の不均一性によっても生じることがある。図５に示されるように、１つまたは複数のバンプ１１２は、余りにも小さいので、バンプパッド１４０に接触することができないか、またはバンプ１１２がバンプパッド１４０に接触することができても、その接触面積がバンプ１１２とバンプパッド１４０との間に良好な接触をもたらすには小さすぎることになる。この場合、導電率の低い不良のはんだ接合部がバンプ１１２とバンプパッド１４０との間に形成されるか、またはバンプ１１２とバンプパッド１４０との間に電気的接触が全く生じないことになる。いずれの場合も、バンプ１１２が、リフロープロセスにおける熱応力によって、亀裂が生じていたことが明らかにされている。
（バンプパッド１４２およびソルダマスク部１５２を跨いでいる誤配列されたバンプ１１３を示す）図６および（誤配列されたバンプパッド１４２およびソルダマスク部１５２を跨いでいるバンプ１１４を示す）図７に示されるように、バンプ１１０のアレイの分布と基板１３０上のバンプパッド１４０の分布との間の誤配列によって、位置ずれが生じることもある。これらの場合、バンプ１１０の一部しかバンプパッド１４０に対して位置合わせされず、他のバンプ１１０は、バンプパッド１４０に接触することができないか、またはバンプパッド１４０に接触することができても、その接触面積がバンプ１１０とバンプパッド１４０との間に良好な接触を有するには小さすぎることになる。この場合、導電率の低い不良はんだ接合部がバンプ１１０とバンプパッド１４０との間に形成されるか、またはバンプ１１０とバンプパッド１４０との間に電気的接触が全く生じないことになる。いずれの場合も、これらのバンプ１１０が、リフロープロセスにおける熱応力によって、亀裂を生じていたことが明らかにされている。
図１４、１５、１６は、基板に取り付けられたチップを示す先行技術のフリップチップ（米国特許第６，９７５，０３５号明細書）の概略的な側断面図である。ここでは、種々の取付け方法によって、バンプが基板の凹部内に実質的に挿入されている。図１４のバンプ１１０は、基板の金属パッドに直接接合され、図１５のバンプ１１０は、凹部内に挿入される前に、導電ペースト１７０によって被覆され、この導電ペーストとバンプとの間に相互接続部が形成されている。図１６では、導電ペースト１７０は、バンプに代わって、パッド上に配置され、バンプ１１０と導電ペースト１７０との間に相互接続部が形成されている。図１４に示されるパッケージ構造は、図４に示されるような高さずれの問題を解消していない。図１５、１６に示される取付け方法は、むらのあるバンプ高さおよび基板の不完全部分によって生じる非平面性の問題を解消しているが、図３に見られるような位置ずれの危険性が依然として存在している。図１５の場合、導電ペースト１７０は、パッドの露出領域を超えてさらに拡がることができない。図１６の場合、バンプ表面のわずかな部分しか導電ペースト１７０と接触していない。いずれの場合も、導電領域が小さいので、はんだ接合信頼性が低い。また、バンプ１１０が図１６の凹部内に挿入される場合、導電ペースト１７０は、基板１３０の表面上において分割されることになる。
米国特許第６，９７５，０３５号明細書
本発明は、フリップチップの製造において、基板に対するチップの共面ずれおよび位置ずれの公差を大きくすると共に、チップ上のバンプの配列精度および基板上のエッチング孔（バンプパッド）の配列精度の公差を大きくすることができる、フリップチップパッケージ用基板およびフリップチップデバイスを製造するプロセスを提供することを目的としている。製造されたフリップチップパッケージは、バンプとバンプパッドとの間の接触面積が大きいので、はんだ接合信頼性、従って、パッケージの歩留まりおよび信頼性を高めることができる。
前述の目的および他の目的を達成するために、本発明は、交互に重ねられた、銅または他の導電材料とすることができる複数のパターン化された回路層と、ポリイミドまたは他の絶縁材料とすることができる絶縁性基板と、を少なくとも備えるフリップチップパッケージ用の半導体パッケージ構造を提供している。パターン化された回路層は、互いに電気的に接続され、パターン化された回路層の１つは、基板の表面に位置している。このパターン化された回路層は、複数のバンプパッドを備えている。パターン化された回路層を覆っている基板は、バンプパッドをチップの方に露出させる孔を形成するように、エッチングされている。他の実施形態では、基板のエッチング孔の側壁は、以下に述べるように、チップとバンプパッドとの間の接触面積を増大させるのを支援するために、銅または他の導電材料によって電気的にメッキされていてもよい。
本発明の例示的な実施形態によれば、エッチング孔は、ソルダペーストによって充填されるようになっている。チップには、バンプスタッドが形成されるか、または他の技術によってバンプが形成されている。フリップチップパッケージは、チップのバンプをソルダペーストによって充填されたエッチング孔内に入り込ませることによって、形成されることになる。従って、リフロープロセスの後、バンプとバンプパッドとの間の接触面積は、バンプパッドの上面に制限されず、エッチング孔の内面も含むことになる。また、バンプとバンプパッドとの間の接触面積は、エッチング孔の側面も含んでいる。バンプとバンプパッドとの間の接触面積が大きくなるので、はんだ接合信頼性を改良し、パッケージの歩留まりおよび信頼性を改良することもできる。
以下、添付の図面を参照して、本発明の例示的な実施形態について説明する。
バンプ付きチップおよびバンプパッド付き基板が電気的に接続される準備状態にある、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 チップのバンプが基板のバンプパッドに電気的に接続された状態にある、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 チップのバンプと基板のバンプパッドとの間の誤配列に関連する位置ずれの問題が生じている、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 欠陥のある基板に関連する高さずれの問題が生じている、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 チップのバンプの不均一なボール寸法に関連する高さずれの問題が生じている、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 チップ上の不均一なバンプ分布に関連する位置ずれの問題が生じている、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 基板上の不均一なバンプ分布に関連する位置ずれの問題が生じている、先行技術の例によるＮＳＭＤ式のフリップチップパッケージの断面図である。 本発明の例示的な実施形態によるフリップチップパッケージの断面図である。 エッチング孔の側壁がバンプパッドに電気的に接続する銅によってメッキされた状態にある、本発明の他の実施形態によるフリップチップパッケージの断面図である。 エッチング孔がソルダペーストによって充填された状態にある、本発明の他の実施形態によるフリップチップパッケージの断面図である。 バンプ付きチップが基板のソルダペースト充填エッチング孔に入り込んでいる状態にある、本発明の他の実施形態によるフリップチップパッケージの断面図である。 チップのバンプとバンプパッドとの間に電気接続をもたらすためにソルダペーストを形崩れさせるリフロープロセスの後、バンプ付きチップが基板のソルダペースト充填エッチング孔に入り込んでいる状態にある、本発明の他の実施形態によるフリップチップパッケージの断面図である。 チップのバンプとバンプパッドとの間に電気接続をもたらすためにソルダペーストを形崩れさせるリフロープロセスの後、バンプ付きチップが基板のソルダペースト充填エッチング孔に入り込んでいる状態であって、チップのバンプおよび基板のバンプパッドが種々の形態の不均一さを示している状態にある、本発明の他の実施形態によるフリップチップパッケージの断面図である。 チップに取り付けられたバンプが基板の凹部内に実質的に挿入されている状態にある、先行技術の例によるフリップチップパッケージの断面図である。 チップに取り付けられたバンプが、他の取付け方法を用いて、基板の凹部内に実質的に挿入されている状態にある、先行技術の例によるフリップチップパッケージの断面図である。 チップに取り付けられたバンプが、他の取付け方法を用いて、基板の凹部内に実質的に挿入されている状態にある、先行技術の例によるフリップチップパッケージの断面図である。 本発明の他の実施形態によるフリップチップパッケージの断面図である。
以下、図面を参照して、種々の実施形態について詳細に説明する。図面のいくつかを通して、同様の参照番号は、同様の部品および組合せを表している。種々の実施形態への言及は、ここに添付された請求項の範囲を制限するものではない。加えて、この明細書において述べるどのような例も、制限的なものではなく、添付の請求項にとって有力な多くの実施形態のいくつかを述べるにすぎない。
本出願は、バンプ付きチップと基板のパターン化された回路層との間に電気接続をもたらす新規の方法を開示している。本発明の例示的な実施形態に関して述べるように、本発明において検討された簡単なプロセスを用いることによって、フリップチップの製造上の問題の殆どを軽減することができる。
図８は、開示されたフリップチップ基板の断面図である。本発明の例示的な実施形態によれば、この基板は、一例として、パターン化された回路層を銅から形成している。図８に示されるように、基板８３０は、パターン化された導電回路層８６０の上の絶縁コア８３２によって、形成されている。交互に積層されたさらに他の絶縁層およびさらに他の導電回路層が、基板８３０内に含まれていてもよい。基板の表面上の最上絶縁層８３２は、複数のエッチング孔８３４を備えている。エッチング孔は、パターニングおよび化学エッチングによって形成されてもよいし、またはパンチ加工、機械的孔あけ加工、またはレーザ孔あけ加工のようなどのような他の孔形成技術によって形成されてもよい。エッチング孔の底には、バンプパッド８４０が配置されている。図９に示されるように、エッチング孔８３４の側壁８４６が、基板をフォトレジストでマスキングした後または孔の内壁にシード（seed）金属層を無電解メッキ／無電解堆積した後、電気メッキのような当技術分野において周知の任意の金属堆積技術または金属被覆技術によって、導電層８４４（例えば、銅）によって被覆されていてもよい。例えば、メッキ貫通孔（ＰＴＨ）技術における種々の周知のプロセスを用いて、導電層８４４によって、側壁８４６をメッキすることができる。エッチング孔８３４は、バンプパッド８４０を、チップ８２０に電気的に接続させるために露出させている。
チップを基板に接続するには、まず、図１０に示されるように、エッチング孔８３４が、ソルダペースト８７０によって充填されることになる。チップ８２０は、図１０に示されるように、本発明のこの例示的な実施形態では、その活性面上にスタッドバンプを有している。すなわち、各バンプ８１０は、その先端に小さい突起８１２を有している。
例示的な実施形態では、エッチング孔８３４は、誤配列または不均一な分布による位置ずれおよびチップと基板の共面性の欠如による高さずれのような許容できる欠陥の範囲の全体にわたって、ソルダバンプ８１０とソルダバンプパッド８４０との間に十分な電気的接触を確保するのに十分なソルダペースト８７０を収容するのに十分な容量を有していることに留意されたい。例えば、例示的な実施形態におけるエッチング孔８３４は、バンプパッド８４０の幅と略同一の深さを有している。一方、先行技術におけるエッチング孔の深さは、バンプの高さに匹敵するようになっている。他の適切な深さが用いられてもよい。代替的に、エッチング孔８３４の深さは、基板８３０に取り付けられるバンプ８１０の意図される大きさに基づいて、設計されてもよい。例えば、バンプ８１０の直径の約０．５倍から約１．５倍の間の深さが用いられてもよい。他の例では、バンプ８１０の直径の約０．７倍から約１．２倍の間の深さが用いられてもよい。さらに他の観点から、例示的な実施形態における孔８３４は、ソルダペーストが、リフロープロセスにおいて形崩れした後、バンプ８１０のかなりの部分（例えば、バンプの高さの半分）を埋め込むことを可能にするのに十分な深さを有している。
次に、図１１に示されるように、チップ８２０のスタッドバンプ８１０をエッチング孔８３４を充填しているソルダペースト８７０内に入り込ませることによって、チップ８２０と基板８３０との間の初期の接触（すなわち、リフロー前の接触）が得られることになる。
次いで、チップ８２０が取り付けられた基板８３０に対して、リフロープロセスが施され、ソルダペースト８７０を溶融し、これによって、溶融したソルダペースト８７０が、（図１１から図１２に移行する間のソルダペースト８７０の表面８７２の形状の変化によって示されるように）形崩れし、図１２に示されるように、エッチング孔を充填することになる。このようにして、ソルダペースト８７０を介して十分な接触面積を得る確実性が高まることによって、バンプ８１０の各々とバンプパッド８４０の各々との間の導電率を先行技術におけるよりも確実に高めることができる。従って、はんだ接合信頼性が改良され、その結果、バンプ８１０とバンプパッド８４０との間の電気的接触抵抗が減少することになる。さらに、誤配列または不均一な分布による位置ずれの問題、およびチップおよび基板の共面性による高さずれの問題、またはバンプ間の高さずれの問題を軽減させることができる。
絶縁層８３２は、フリップチップパッケージに適するどのような絶縁材料から作製されてもよい。例えば、ポリイミドが用いられてもよい。他の材料、例えば、高温絶縁材料が、基板を形成するのに用いられてもよい。例えば、ビスマレイミド−タイアジン（ＢＴ）、（耐炎性）ＦＲ−４およびＦＲ−５が挙げられる。導電層８６０、バンプパッド８４０、および導電内壁８４４は、フリップチップパッケージ用のどのような適切な導電材料から作製されてもよい。例えば、銅、金、ニッケル、またはこれらの組合せが用いられてもよい。
この開示された基板構造およびチップ構造の前述の利点が、図１３に示されている。この図は、位置ずれ、高さずれ、および不均一なスタッドバンプ寸法による高さずれ、およびバンプ８１０およびバンプパッド８４０の分布における誤配列による位置ずれが生じている状態にある、チップおよび基板を示す断面図である。エッチング孔がバンプよりもほんのわずかに大きい先行技術と違って、本発明は、エッチング孔８３４に十分な設計マージンを与えている。例えば、エッチング孔８３４の幅は、スタッドバンプ８１０の直径の約２倍になっているので、バンプ８１０の全てがエッチング孔８３４内に入り込むことができ、その結果、予期される横方向配列の変動に対して、十分な公差が得られることになる。他の相対的な寸法が用いられてもよい。例えば、エッチング孔８３４の幅は、スタッドバンプ８１０の直径の約１．５倍から約２．５倍の間にあってもよい。図１６（米国特許第６，９７５，０３５号明細書）では、リフロープロセスの後、バンプの上部のみが導電ペーストと相互接続されているにすぎない。この先行技術と違って、エッチング孔８３４を充填しているソルダペースト８７０は、リフロープロセス後に形崩れし、バンプ８１０およびバンプパッド８４０と良好な接触部を形成することになる。また、本発明におけるスタッドバンプには、細長のリードが意図的に形成されている。バンプのこの細長の部分は、先行技術に例示されるようにソルダペーストと部分的にしか接触しないのではなく、ソルダペースト内に完全に埋設されることになる。
例示的な実施形態におけるエッチング孔寸法に対するスタッドバンプ寸法の比率は、先行技術よりもかなり小さいので、バンプがソルダペースト内に入り込んだとき、ソルダペーストは、エッチング孔から基板面上に分割されることがない。
図１４、１５、１６に示される先行技術では、接着要素１８０または導電ペースト１７０が、チップを基板に取り付けるための高さ制御具として用いられている。一例では、取付け高さは、予め設定され、フリップチップボンダーによって制御されるようになっている。この挿入方法は、正確ではない。何故なら、機械的なフィードバックがないので、機械が、基板の不均一さを補償するように挿入高さを調整することができないからである。他の例では、バンプ１１０は、チップ面が基板面に接触するまで、エッチング孔内に挿入されるようになっている。さらに他の例では、エッチング孔の深さが、前述した場合ほど深くはなく、この場合、スタッドバンプ１１０の先端が、エッチング孔内に挿入されるとき、導電パッドに接触することができる。後の２つの実施形態の挿入方法は、最初の実施形態よりも正確である。これら２つの方法では、基板面がチップ面と接触するとき、またはスタッドバンプの先端が接合パッドの表面と接触するとき、機械が応力を検出することができる。
加えて、チップと基板との間の熱膨張係数の差による熱応力によって生じる疲労崩壊によってバンプに亀裂が生じるのを保護するために、アンダーフィル材料（図示せず）が、チップと基板との間に充填されるようになっている。
図１７に示されるような本発明の他の実施形態では、基板１７３０の凹凸をさらに補償するために、接着層１７８０が、チップと基板１７３０との間に設けられている。この接着層１７８０は、チップを基板１７３０に取付けるための高さ制御具として作用するようになっている。追加された接着層１７８０は、チップと基板１７３０との間の相互接続材としても機能し、これによって、チップは、接着層１７８０によって、およびソルダペースト１７７０とスタッドバンプ１７１０との間に形成された接合部によって、基板１７３０に接着されることになる。基板に対するチップの追加的な接着強度をもたらすために、他の接着技術が用いられてもよく、これも本実施形態に準拠していることに留意されたい。チップと基板との間に追加的な接着材料の層を施す場合、チップと基板との間にアンダーフィル材を施す必要がないことにも留意されたい。
従って、本発明の例示的な実施形態では、本発明のフリップチップパッケージ用基板は、バンプとバンプパッドとの間の接触面積を大きくし、はんだ接合信頼性および製品歩留まりを改良し、信頼性を高めることになる。さらに、リフロー中に形崩れするソルダペーストによって充填されたエッチング孔に入り込むバンプによって、配置精度の公差が改良されることになる。バンプとバンプパッドとの間の接触面積が増大され、共面性の誤差または位置誤差によるはんだ接合部への悪影響が低減されることになる。従って、バンプとバンプパッドとの間の不十分な接触の問題およびそれに関連する大きい電気的接触抵抗の問題が、効率的に対処されることになる。その結果として、歩留まりおよび品質も改良されることになる。
本発明の他の利点は、バンプとバンプパッドとの間の配置精度の公差が大きくなるので、チップのバンプを基板のエッチング孔（バンプパッド）に位置合わせするのが容易になることである。これは、チップに加える必要のある圧力が小さいので、米国特許第６，５７３、６１０号明細書において検討されているのと同様に、圧力を加えられたチップがエッチング孔内に落ち込み易くなるからである。この特許は、参照することによって、ここに含まれるものとする。位置合わせの問題をさらに低減させるために、小さい振動、例えば、超音波振動が、取付けチップに加えられてもよい。これによって、振動しているチップは、基板の表面上を動き回るエネルギーを有するが、エッチング孔内に入り込むと、エッチング孔から離脱するのに十分なエネルギーを有しないことになる。これによって、整合された取付けチップおよび基板を得る確率が高められることになる。
前述の種々の実施形態は、単なる例示にすぎず、添付の請求項を制限すると解釈されるべきではない。当業者であれば、ここに図面を参照して述べた例示的な実施形態および用途に準ずることなく、かつ添付の請求項の精神および範囲から逸脱することなく、種々の修正および変更がなされてもよいことを容易に認めるだろう。
８１０ バンプ
８１２ 突起
８２０ チップ
８３０ 基板
８３２ 絶縁層
８３４ エッチング孔
８４０ バンプパッド
８６０ 導電層

Claims (11)

  1. 活性面を有する回路チップと、
    前記活性面上に配置された複数のソルダバンプと、
    ソルダペーストと、
    基板と、
    を備える半導体電子パッケージであって、
    前記基板は、
    複数のソルダバンプパッドを有する第１のパターン化された導電回路層と、
    前記第１のパターン化された導電回路層を覆うとともに、前記ソルダバンプパッドを露出させる複数の孔を画定する第１の絶縁層と、
    を備え、
    前記孔の内壁は導電性であり、
    前記ソルダペーストは前記孔内に配置され、
    前記回路チップは、前記活性面が前記第１の絶縁層の孔に面した状態で、前記ソルダバンプの各々が、対応する孔を通して対応するソルダバンプパッドに実質的に位置合わせされるように配置され、
    各ソルダバンプは、前記対応する孔の内側で前記ソルダペーストに貫入し、前記対応するソルダバンプパッドと電気的に接続し、
    前記ソルダペーストは、前記ソルダバンプの各々と、前記対応する孔の前記導電性の内壁と、の間の空間を充填して、前記ソルダペーストと前記内壁との間の接触面積を増加させる、
    半導体電子パッケージ。
  2. 前記ソルダバンプがスタッドバンプを含む、請求項１に記載のパッケージ。
  3. 前記ソルダバンプの各々の直径が前記基板と実質的に平行な方向に配置され、
    前記対応する孔の各々が、前記ソルダバンプの直径と実質的に平行な方向に直径を有し、
    前記孔の直径が前記ソルダバンプの直径の少なくとも２倍である、
    請求項２に記載のパッケージ。
  4. 前記回路チップが接着剤によって前記基板に接着される、請求項３に記載のパッケージ。
  5. 前記基板が、
    複数のパターン化された追加の導電回路層と、
    複数の追加の絶縁層と、
    をさらに備え、
    前記パターン化された追加の導電回路層と前記追加の絶縁層とは交互に積層され、
    前記パターン化された追加の導電回路層の各々の少なくとも一部は、介在する追加の絶縁層を貫通して少なくとも部分的に配置された導体を介して、隣接するパターン化された追加の導電回路層の一部に電気的に結合され、
    前記第１のパターン化された導電回路層は、前記複数のパターン化された追加の導電回路層および前記複数の追加の絶縁層の上に配置される、
    請求項１に記載のパッケージ。
  6. 前記絶縁層が、耐炎性ＦＲ−４もしくはＦＲ−５を含む、請求項１に記載のパッケージ。
  7. 前記第１のパターン化された導電回路層、前記ソルダバンプパッド、および前記導電性の内壁が、銅、金、ニッケル、またはそれらの組合せを含む、請求項１に記載のパッケージ。
  8. 複数のソルダバンプパッドを有する第１のパターン化された導電回路層を形成するステップと、
    前記ソルダバンプパッドを露出させる複数の孔を有し、前記第１のパターン化された導電回路層を覆う第１の絶縁層を形成するステップであって、前記孔の各々は、回路チップの複数のソルダバンプのうちの対応する１つのソルダバンプの少なくとも一部を収容するように配置され、前記孔の各々は導電性の内壁を備えている、ステップと、
    前記孔に導電性のソルダペーストを充填するステップと、
    前記ソルダバンプを前記対応する孔の内側で前記ソルダペーストに貫入させて、前記対応するソルダバンプパッドと電気的に接続させることによって、前記回路チップ上の前記ソルダバンプを前記第１のパターン化された導電回路層に取り付けるステップと、
    前記ソルダペーストを形崩れさせて、前記ソルダバンプの各々と前記対応する孔の前記導電性内壁との間の空間に充填することによって、前記ソルダペーストと前記内壁との間の接触面積を増加させるために、前記ソルダペーストを溶融するステップと、
    を含む方法。
  9. 複数のパターン化された追加の導電回路層を形成するステップと、
    複数の追加の絶縁層を形成するステップと、
    をさらに含み、
    前記パターン化された追加の導電回路層と前記追加の絶縁層とは交互に積層され、
    前記パターン化された追加の導電回路層の各々の少なくとも一部は、介在する追加の絶縁層を貫通して少なくとも部分的に配置された導体を介して、隣接するパターン化された追加の導電回路層の一部に電気的に結合され、
    前記第１のパターン化された導電回路層は、前記複数のパターン化された追加の導電回路層および前記複数の追加の絶縁層の上に配置される、
    請求項８に記載の方法。
  10. 前記孔の各々が、前記ソルダバンプの直径と実質的に平行な方向に直径を有し、前記孔の直径が前記ソルダバンプの直径の少なくとも２倍である、請求項８に記載の方法。
  11. 前記第１の絶縁層上に接着層を形成するステップをさらに含み、前記接着層は、前記ソルダバンプパッドを露出するように前記第１の絶縁層の孔にしたがってパターン化される、請求項８に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015198836A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
JP5426124B2 (ja) * 2008-08-28 2014-02-26 株式会社東芝 半導体発光装置の製造方法及び半導体発光装置
KR101211724B1 (ko) * 2009-04-30 2012-12-12 엘지이노텍 주식회사 반도체 패키지 및 그 제조방법
US8424748B2 (en) 2009-12-21 2013-04-23 Intel Corporation Solder in cavity interconnection technology
US8372692B2 (en) * 2010-01-27 2013-02-12 Marvell World Trade Ltd. Method of stacking flip-chip on wire-bonded chip
US20110285013A1 (en) * 2010-05-20 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling Solder Bump Profiles by Increasing Heights of Solder Resists
US8922004B2 (en) * 2010-06-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump structures having sidewall protection layers
DE102010041917B4 (de) 2010-10-04 2014-01-23 Smartrac Ip B.V. Schaltungsanordnung und Verfahren zu deren Herstellung
FR2969374B1 (fr) 2010-12-16 2013-07-19 St Microelectronics Crolles 2 Procédé d'assemblage de deux circuits intégrés et structure correspondante
US8936967B2 (en) * 2011-03-23 2015-01-20 Intel Corporation Solder in cavity interconnection structures
CN102368495A (zh) * 2011-10-09 2012-03-07 常熟市华海电子有限公司 一种防静电芯片封装结构
US8970035B2 (en) * 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
JP2014060211A (ja) * 2012-09-14 2014-04-03 Omron Corp 基板構造、半導体チップの実装方法及びソリッドステートリレー
WO2014045828A1 (ja) * 2012-09-24 2014-03-27 独立行政法人産業技術総合研究所 半導体装置の製造方法、及び半導体製造装置
JP6044258B2 (ja) * 2012-10-19 2016-12-14 コニカミノルタ株式会社 インクジェットヘッド
US20140362550A1 (en) * 2013-06-11 2014-12-11 Nvidia Corporation Selective wetting process to increase solder joint standoff
KR102111739B1 (ko) 2013-07-23 2020-05-15 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN104425287A (zh) * 2013-08-19 2015-03-18 讯芯电子科技（中山）有限公司 封装结构及制造方法
CN103579012B (zh) * 2013-10-24 2016-08-17 天水华天科技股份有限公司 带焊球面阵列四面扁平无引脚封装件生产方法
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
KR101534705B1 (ko) * 2013-12-30 2015-07-07 현대자동차 주식회사 반도체 기판의 접합 방법
KR101542965B1 (ko) * 2013-12-30 2015-08-07 현대자동차 주식회사 반도체 기판의 접합 방법
KR101691099B1 (ko) * 2015-04-30 2016-12-29 하나 마이크론(주) 팬 아웃 패키지, 팬 아웃 pop 패키지 및 그 제조 방법
US9935072B2 (en) * 2015-11-04 2018-04-03 Sfa Semicon Co., Ltd. Semiconductor package and method for manufacturing the same
TWI606565B (zh) * 2016-08-31 2017-11-21 金寶電子工業股份有限公司 封裝結構及其製作方法
CN106816417B (zh) * 2017-01-13 2019-02-12 南京大学 一种高密度封装及其制造方法
WO2018150809A1 (ja) * 2017-02-17 2018-08-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法
KR102432216B1 (ko) * 2017-07-11 2022-08-12 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
US10269672B2 (en) * 2017-08-24 2019-04-23 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR102393035B1 (ko) * 2017-09-01 2022-05-02 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
WO2019054548A1 (ko) * 2017-09-12 2019-03-21 엘지이노텍 주식회사 발광소자 패키지
US10598874B2 (en) * 2017-11-02 2020-03-24 International Business Machines Corporation Fabrication method of high aspect ratio solder bumping with stud bump and injection molded solder, and flip chip joining with the solder bump
DE102018104279A1 (de) 2018-02-26 2019-08-29 Tdk Electronics Ag Elektronische Vorrichtung
JP7214966B2 (ja) 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
US20230319971A1 (en) * 2022-03-30 2023-10-05 Applied Materials, Inc. Methods of manufacturing plasma generating cells for a plasma source

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2034703A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
JP3215424B2 (ja) * 1992-03-24 2001-10-09 ユニシス・コーポレイション 微細自己整合特性を有する集積回路モジュール
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
JP3160175B2 (ja) * 1995-02-13 2001-04-23 三菱電機株式会社 電子部品の実装方法
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
US6330967B1 (en) * 1997-03-13 2001-12-18 International Business Machines Corporation Process to produce a high temperature interconnection
US6492600B1 (en) * 1999-06-28 2002-12-10 International Business Machines Corporation Laminate having plated microvia interconnects and method for forming the same
JP2001257453A (ja) * 2000-03-09 2001-09-21 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
US6573610B1 (en) * 2000-06-02 2003-06-03 Siliconware Precision Industries Co., Ltd. Substrate of semiconductor package for flip chip package
US6787918B1 (en) * 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
DE10104574A1 (de) * 2001-02-01 2002-08-08 Epcos Ag Substrat für ein elektrisches Bauelement und Verfahren zur Herstellung
JP2002033349A (ja) * 2001-06-07 2002-01-31 Matsushita Electric Ind Co Ltd 半導体素子の実装方法、及び回路基板
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
JP3897250B2 (ja) 2002-08-28 2007-03-22 日本シイエムケイ株式会社 半導体パッケージ用基板とその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015198836A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法
JPWO2015198836A1 (ja) * 2014-06-27 2017-04-20 ソニー株式会社 半導体装置およびその製造方法
US10014248B2 (en) 2014-06-27 2018-07-03 Sony Corporation Semiconductor device with less positional deviation between aperture and solder

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