JP4983161B2 - シリコン半導体基板およびその製造方法 - Google Patents

Description

本発明は、ボロンを高濃度にドープしたエピタキシャルウェーハ（ｐ／ｐ⁺エピタキシャルウェーハ）に用いられるシリコン半導体基板およびその製造方法に関し、さらに詳しくは、チョクラルスキー法（以下、「ＣＺ法」という）の引上げ過程で炭素、または炭素および窒素をドープすることによって、基板内部での酸素析出物（ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）形成を促進するとともに、エピタキシャル層内に発生する欠陥（以下、「エピタキシャル欠陥」という）を基板の結晶欠陥に起因して形成させないシリコン半導体基板およびその製造方法に関するものである。

シリコン半導体の集積回路素子（デバイス）の集積高密度化の傾向は、急速に進展しており、形成される回路の繊細化にともない、シリコンウェーハのデバイス活性領域においては、リーク電流の増大やキャリアのライフタイム短縮原因となる転位などの結晶欠陥や、ドーパント以外の金属系元素の不純物は、これまでより厳しく制限されるようになる。このような厳しい制限に対応するため、シリコンウェーハ上に、結晶欠陥をほとんど含まないシリコンエピタキシャル層を成長させた、エピタキシャルウェーハが開発され、高集積度デバイスに多く用いられるようになっている。

ところが、半導体デバイスの集積回路が動作する場合に、発生する浮遊電荷が意図しない寄生トランジスタを動作させることによって発生する、いわゆるラッチアップと呼ばれている現象が発生する。このラッチアップ現象が発生すると、デバイスが正常に動作しなくなり、回復させるために電源を落とさなければならないようなトラブルを生じる。

このラッチアップ対策として、ｐ／ｐ⁺エピタキシャルウェーハが適用されている。このｐ／ｐ⁺エピタキシャルウェーハとは、ボロンを高濃度に含有した基板（ｐ⁺基板）がゲッタリング効果を有することを利用し、ｐ⁺基板上にエピタキシャル層を成長させたウェーハである。このｐ／ｐ⁺エピタキシャルウェーハは、上記ラッチアップ現象の防止対策の他に、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加にともなう空乏層の拡がりを防止するなど、デバイスの機能向上を図ることができることから、広く適用されるようになる。

図１は、ＣＺ法にて得られたシリコン単結晶に存在する代表的な欠陥の分布状況を説明する図である。同図では、育成直後の単結晶から引き上げ軸に垂直な面のウェーハを切り出し、硝酸銅水溶液に浸けてＣｕを付着させ、熱処理後Ｘ線トポグラフ法にて微小欠陥の分布観察をおこなった結果を模式的に示している。

ＣＺ法によって育成されたシリコン単結晶は酸素を含有するものであるから、これから切り出されたウェーハには熱酸化処理を施すことにより、ウェーハの結晶面にリング状の酸化誘起積層欠陥（以下、「ＯＳＦ」−Ｏｘｙｇｅｎ ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ−という）が発生する場合がある。さらに、ＣＺ法にて得られたシリコン単結晶には、Ｇｒｏｗｎ−ｉｎ欠陥としてＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）と呼ばれる大きさが０．１〜０．２μｍ程度の空孔欠陥、および転位クラスターと呼ばれる大きさが１０μｍ程度の微小転位からなる欠陥が現れる。

例えば、ＣＺ法によって通常の引き上げ育成をおこなった場合に、図１に示すような欠陥の分布状況で観察される。すなわち、リング状ＯＳＦが結晶外径の約２／３の位置に現れ、そのリングの内側部分にはＣＯＰが１０⁵〜１０⁶個／ｃｍ³程度検出され、外側には転位クラスター欠陥が１０³〜１０⁴個／ｃｍ³程度存在する領域がある。

図２は、単結晶引き上げ時の、引き上げ速度と結晶欠陥の発生位置との一般的な関係を、引き上げ速度を徐々に低下させて育成した単結晶の断面の欠陥分布状態を模式的に説明した図である。上述した欠陥の発生状態は、通常、単結晶育成の際の引き上げ速度と、凝固直後の単結晶内の温度分布に大きく影響される。例えば、引き上げ速度を徐々に低下させつつ成長させた単結晶を、結晶中心の引き上げ軸に沿って切断し、その断面にて前記図１と同様な手法で欠陥の分布を調べてみると、上記の図２を得ることができる。

これを引き上げ軸に垂直な面で見ていくと、まず、ショルダー部を形成させ所要単結晶径とした後の直胴部の引き上げ速度の早い段階では、結晶周辺部にリング状ＯＳＦがあり、内部はＣＯＰが多数発生する領域となっている。そして、引き上げ速度の低下にしたがって、リング状ＯＳＦの径は次第に小さくなり、それとともにリング状ＯＳＦの外側部分には、転位クラスターの発生する領域が現れ、やがてリング状ＯＳＦは消滅して、全面が転位クラスター欠陥発生領域になる。

前記図１は、この図２におけるＡの位置、またはこのＡの位置に相当する引き上げ速度で育成された単結晶から切り出されたウェーハを示したものであるが、図２に示す欠陥分布においては、図示するＢ〜Ｃの位置、またはこのＢ〜Ｃの位置に相当する引き上げ速度で育成された単結晶から切り出されたウェーハには、その単結晶のトップ部からテール部に至る全長に亘り、結晶面内にリング状ＯＳＦが存在することになる。

ところが、ボロンを高濃度に含有したシリコン単結晶中に形成されるリング状ＯＳＦには、転位等の微小欠陥を発生し易く、このようなリング状ＯＳＦを含むウェーハに対してエピタキシャル層を成長させると、その成長過程でウェーハの結晶欠陥がエピタキシャル層に伝播し、該当するリング状ＯＳＦ位置にエピタキシャル欠陥が発生する。デバイス活性領域であるエピタキシャル層にエピタキシャル欠陥が存在すると、デバイス特性を劣化させる要因となり、デバイス歩留まりの低下につながることになる。

このような問題に対応するため、特許文献１では、種々の引き上げ速度条件で高濃度にボロンを含有したシリコン単結晶の育成を行い、得られた単結晶の欠陥分布の調査結果からリング状ＯＳＦが結晶中心部で消滅する引き上げ速度を求め、リング状ＯＳＦを結晶中心部で消滅させた結晶領域を有するシリコン単結晶を得ることによって、リング状ＯＳＦが結晶中心部で消滅したウェーハに対してエピタキシャル層を成長させる方法を提案している。

しかし、特許文献１で提案される方法では、極めて引上げ速度が低速となることから、単結晶の全長に亘りリング状ＯＳＦを結晶中心部で消滅する引き上げ条件を適用する場合には、生産効率の面で制限が生ずることになり、エピタキシャルウェーハの基板となるシリコン半導体基板の製造方法として適用するのは望ましくない。

また、特許文献２では、窒素および高濃度のボロンをドープするウェーハのリング状ＯＳＦ領域に、Ｉ−リッチ領域でないにも拘わらず微小な転位が発生するようになることから、Ｖ／Ｇ（Ｖ：引上げ速度、Ｇ：結晶中の固液界面近傍における結晶軸方向の温度勾配）がリング状ＯＳＦ領域内の微小転位発生領域の下限値と、Ｉ−リッチ領域の上限値の間となる条件でエピタキシャル成長用のシリコン単結晶を製造する方法を提案している。

しかし、特許文献２で提案された方法では、引き上げられる単結晶の全長に亘り、結晶面内にリング状ＯＳＦが現れる場合に、シリコン単結晶のトップ部からテール部に向かって発生する窒素およびボロンの偏析に対して考慮されておらず、その単結晶全体に亘って均一なゲッタリング能力とエピタキシャル欠陥を低減することは困難である。

特開２００４−１６５４８９号公報 特開２００３−７３１９１号公報

ＣＺ法により高濃度にボロンを含有したシリコン単結晶を育成する場合に、引き上げられる単結晶の全長に亘り、結晶面内にリング状ＯＳＦが現れる条件で育成すると、ボロン偏析に起因して、単結晶の全長、特にテール部においてボロン濃度が高くなり、熱履歴の影響も相まって、エピタキシャル成長処理時にリング状ＯＳＦ領域においてエピタキシャル欠陥が発生する。

また、窒素を含有させる場合には、ＣＺ法による育成の際の窒素偏析に起因して、シリコン単結晶から切り出される部位により、酸素析出物密度が大きく異なり、単結晶の全長に亘り均一なゲッタリング能力が得られ難く、さらにはシリコン単結晶から切り出される部位により、エピタキシャルウェーハにおけるエピタキシャル欠陥の発生状況にも変化が生ずることになる。

また、エピタキシャルウェーハを製造する場合、エピタキシャル層の成長工程で１０５０〜１２００℃の高温になるため、基板中の微小欠陥の核となるべき酸素析出物が縮小、消滅し、その後のデバイスプロセスにおいて、ウェーハ内にゲッタリング源となる微小欠陥を充分に誘起することが困難になる。特に、デバイスプロセスが低温化すると、酸素析出物の成長が遅くなり、デバイスプロセスの初期だけでなく、デバイスプロセスの全体にわたって充分なゲッタリング能力を発揮できなくなる。

本発明は、上述したエピタキシャルウェーハに関する問題点に鑑みてなされたものであり、ＣＺ法の引上げ過程で炭素、または炭素および窒素をドープすることにより、また、エピタキシャル処理前に適切な熱処理を施すことにより、シリコン単結晶から切り出された部位に拘わらず、いずれのエピタキシャルウェーハの基板であっても、均一で高い水準のゲッタリング能力を有し、同時にエピタキシャル欠陥の発生を抑制できるシリコン半導体基板およびその製造方法を提供することを目的としている。

引き上げられる単結晶の全長に亘り、結晶面内にリング状ＯＳＦが現れ、かつ、そのリング状ＯＳＦの内側部分にＣＯＰが発生する領域が現れる条件で育成する場合に、引上げ過程で炭素をドープすると、結晶面内に現れるリング状ＯＳＦの形成を抑制することができる。

そこで、炭素ドープによるリング状ＯＳＦ形成を抑制する効果を、リング状ＯＳＦが現れる単結晶の全長に亘って適用することにより、単結晶のテール部におけるボロン偏析や、熱履歴の影響も相まってリング状ＯＳＦの欠陥特性が顕著となる領域であっても、欠陥特性を緩和し、製品として適用可能にすることができる。

また、窒素をドープする場合に、育成された単結晶のトップ部からテール部に向かって窒素が偏析し、単結晶の全長に亘り窒素濃度が変化するのにともない、ゲッタリング能力が変動し、テール部においてエピタキシャル欠陥が発生し易くなる場合であっても、これらの変動を緩和し全長に亘って均一な性能を発揮させることができる。このような炭素ドープに関する知見に基づき、本発明を完成させることができる。

したがって、本発明のシリコン半導体基板は、エピタキシャルウェーハの基板に好適であり、ＣＺ法により、引き上げられる単結晶の直胴部の全長に亘り、結晶面内にリング状の酸素誘起積層欠陥が現れ、かつ、そのリング状の酸素誘起積層欠陥の内側部分にＣＯＰが発生する領域が現れる条件で育成され、ボロンが１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³および炭素が１×１０¹⁵〜２×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２３−１９８１）ドープされたシリコン単結晶から切り出されることを特徴とする（請求項１）。

このように、本発明のシリコン半導体基板に炭素をドープすることにより、ボロン偏析にともなう単結晶の全長に亘る特性変動を緩和し、シリコン単結晶から切り出された部位に拘わらず、均一で高い水準のゲッタリング能力を有し、同時にエピタキシャル欠陥の発生を抑制できる。

本発明のシリコン半導体基板は、さらに酸素濃度が９×１０¹⁷〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２１−１９７９）で育成されたシリコン単結晶から切り出すことができる（請求項２）。引上げ過程で炭素をドープすることにより、結晶中に現れるリング状ＯＳＦの形成を抑制できることから、従来のＯＳＦ核の顕在化にともなって制限されていた酸素濃度の許容上限（濃度マージン）を高めることができ、中酸素濃度レベルおよび高酸素濃度レベルであってもデバイス特性を劣化させることがない。

本発明のシリコン半導体基板は、シリコン単結晶から切り出されたシリコン基板断面の酸素析出物密度が、当該単結晶の直胴部の全長に亘るいずれの部位であっても、１×１０⁴個／ｃｍ²以上であることを特徴とすること（請求項３）により、均一で高い水準のゲッタリング能力を確保することができる。

本発明のシリコン半導体基板は、シリコン半導体基板上にエピタキシャル層を形成した場合に、引き上げられる単結晶の直胴部の全長に亘るいずれの部位であっても、前記エピタキシャル層表面に基板の結晶欠陥に起因するエピタキシャル欠陥が存在しないことを特徴とする（請求項４）。炭素ドープによるリング状ＯＳＦ形成を抑制する効果を、単結晶の全長に亘り適用することによって、単結晶のテール部においてもエピタキシャル欠陥の発生を抑制することができる。

本発明のシリコン半導体基板の製造方法は、エピタキシャルウェーハの基板に好適になるように、ＣＺ法により、引き上げられる単結晶の直胴部の全長に亘り、結晶面内にリング状の酸素誘起積層欠陥が現れ、かつ、そのリング状の酸素誘起積層欠陥の内側部分にＣＯＰが発生する領域が現れる条件とし、ボロンを１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³および炭素を１×１０¹⁵〜２×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２３−１９８１）ドープして育成したシリコン単結晶から切り出すことを特徴とする（請求項５）。

このように、本発明のシリコン半導体基板の製造方法では、引上げ過程で炭素をドープすることにより、ボロン偏析にともなう単結晶の全長に亘る特性変動を緩和し、シリコン単結晶から切り出された部位に拘わらず、均一で高い水準のゲッタリング能力を有し、同時にエピタキシャル欠陥の発生を抑制できる。

本発明のシリコン半導体基板の製造方法では、シリコン単結晶から切り出されたシリコン基板に７００〜９００℃で１５分〜４時間の熱処理をエピタキシャル処理前に施すことができる（請求項６）。この熱処理を施すことによって、高温のエピタキシャル成長処理によって消滅してしまうような析出核を成長させることができるので、その後のエピタキシャル処理によっても消滅せず、残留する析出物密度を増大させることができる。

本発明のシリコン半導体基板の製造方法では、さらに酸素濃度が９×１０¹⁷〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２１−１９７９）で育成されたシリコン単結晶から切り出すことを特徴とできる（請求項７）。炭素ドープによるリング状ＯＳＦの形成抑制の効果から、従来のＯＳＦ核の顕在化にともなって制限されていた酸素濃度の許容上限（濃度マージン）を高めることができ、中酸素濃度レベルおよび高酸素濃度レベルであってもデバイス特性を劣化させることがない。

本発明のシリコン半導体基板の製造方法では、シリコン単結晶から切り出されたシリコン基板断面の酸素析出物密度が、当該単結晶の直胴部の全長に亘るいずれの部位であっても、１×１０⁴個／ｃｍ²以上であることを特徴とする（請求項８）ことにより、均一で高い水準のゲッタリング能力を確保することができる。

本発明のシリコン半導体基板の製造方法は、得られたシリコン半導体基板上にエピタキシャル層を形成した場合に、引き上げられる単結晶の直胴部の全長に亘るいずれの部位であっても、前記エピタキシャル層表面に基板の結晶欠陥に起因するエピタキシャル欠陥が存在しないことを特徴とする（請求項９）。炭素ドープによるリング状ＯＳＦの形成を抑制する効果を、単結晶の全長に亘り適用することによって、単結晶のテール部においてもエピタキシャル欠陥の発生を抑制することができる。

本発明のシリコン半導体基板およびその製造方法によれば、ＣＺ法の引上げ過程で炭素をドープすることにより、また、エピタキシャル処理前に適切な熱処理を施すことにより、シリコン単結晶から切り出された部位に拘わらず、いずれのエピタキシャルウェーハの基板であっても、均一で高い水準のゲッタリング能力を有し、同時にエピタキシャル欠陥の発生を抑制できる。

これにより、リング状ＯＳＦの形成により制限されていた酸素濃度の許容上限（濃度マージン）を高めることができ、優れたゲッタリンク能力を発揮するとともに、基板の結晶欠陥に起因するエピタキシャル欠陥を形成させないエピタキシャルウェーハを製造できるとともに、結晶歩留まりを大幅に向上できる。

本発明のシリコン半導体基板はボロンを高濃度に含有し、具体的には１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³の範囲でドープして育成され、エピタキシャルウェーハの基板として用いられる。ボロン濃度を１×１０¹⁷ａｔｏｍｓ／ｃｍ³以上としているのは、ボロン濃度を高めることにより、酸素析出を促進しゲッタリング効果を確保するとともに、基板の強度を向上させるためである。一方、ボロン濃度が１×１０¹⁹ａｔｏｍｓ／ｃｍ³を超えるようになると、結晶面内に現れるリング状ＯＳＦは結晶中心部で収縮・消滅し、結晶面内にはリング状ＯＳＦ領域は発生しなくなるが、シリコン結晶に対するボロン固溶度の限界であるため、単結晶インゴットの育成段階において有転位化を生じやすく、安定した単結晶の育成そのものが難しくなる。

そして、本発明のシリコン半導体基板は、結晶面内に現れるリング状ＯＳＦの形成を抑制するため、ＣＺ法による引上げ過程で炭素を添加することを必須としている。このため、ＣＺ法の引上げ前段階の多結晶シリコンを融解するときに純炭素を添加して、引上げ後のシリコン単結晶に含有させる炭素濃度を調整する。

リング状ＯＳＦの発生する領域は、結晶育成時に空孔が優勢な領域であり高温で安定な析出核が存在する。この領域で酸化処理を行うと、過剰な格子間シリコンが結晶内に注入され、酸素析出物の歪み場に格子間シリコンが集まり、積層欠陥を誘起することになる。格子置換する炭素は、原子半径がシリコンの０．６６倍と小さく体積収縮をきたし、炭素と格子間シリコンの複合体（ＳｉＣ）の形成することにより、格子間シリコンを吸収する。

このような格子間シリコンを吸収する作用に基づいて、シリコン単結晶に炭素を添加することにより、格子間シリコンの過飽和度を下げることができ、結晶面内に現れるリング状ＯＳＦの形成を抑制できる。

前述の通り、炭素ドープによるリング状ＯＳＦ形成の抑制作用を単結晶の全長に適用することによって、特にテール部における領域、すなわち、高濃度ボロンのドープにともなうボロン偏析や熱履歴の影響によるリング状ＯＳＦの欠陥特性が顕著となる領域であっても、それを緩和し、製品として適用可能にすることができる。

同様に、窒素をドープする場合に、窒素偏析にともない単結晶の全長に亘り窒素濃度が変化する場合であっても、その影響を緩和し、ゲッタリング能力の均一化を図り、テール部における基板の結晶欠陥の伝播によるエピタキシャル欠陥の発生を抑制することができる。

含有される炭素濃度が１×１０¹⁵ａｔｏｍｓ／ｃｍ³未満であると、前述の結晶中に現れるリング状ＯＳＦの形成を抑制する効果が乏しい。一方、炭素濃度が２×１０¹⁶ａｔｏｍｓ／ｃｍ³を超えると、結晶中に炭素の偏析が生ずるようになり、基板品質に影響を及ぼすことになる。このため、シリコン単結晶に含有させる炭素濃度を１×１０¹⁵〜２×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２３−１９８１）と規定した。

さらに、本発明のシリコン半導体基板では、酸素析出を促進するとともに、充分に基板強度を確保するために、窒素をドープすることができる。窒素濃度が５×１０¹²ａｔｏｍｓ／ｃｍ³未満であると、酸素析出を促進する効果が発揮されず、一方、炭素濃度が５×１０¹⁵ａｔｏｍｓ／ｃｍ³を超えて過剰になると、有転位化が生じ易く単結晶化の阻害要因となる。このため、窒素を含有させる場合には、５×１０¹²〜５×１０¹⁴ａｔｏｍｓ／ｃｍ³ドープすることとした。

また、本発明のシリコン半導体基板では、上記の炭素ドープによりリング状ＯＳＦの形成を抑制できることから、酸素濃度の許容量を高めることができるが、酸素濃度が９×１０¹⁷ａｔｏｍｓ／ｃｍ³未満であると、充分にウェーハ強度を確保することができずスリップが発生し易く、酸素析出物密度も不十分となる。一方、酸素濃度が１６×１０¹⁷ａｔｏｍｓ／ｃｍ³を超えるようになると、ウェーハ表層部に酸素析出物の発生やＯＳＦの形成が顕在化し、後のエピタキシャル層形成時にエピタキシャル欠陥を誘発し、如いてはデバイス特性を悪化させるおそれがある。このため、本発明では、酸素濃度を９×１０¹⁷〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２１−１９７９）とするのが望ましい。

本発明において、引き上げられる単結晶の直胴部の全長に亘り、結晶面内にリング状ＯＳＦが現れ、かつ、そのリング状ＯＳＦの内側部分にＣＯＰが発生する領域が現れる条件とは、炭素をドープさせることなく、ＣＺ法により単結晶を育成した場合に、結晶面内に現れるリング状ＯＳＦが結晶中心部で収縮・消滅することなく、育成された単結晶の直胴部のトップ部からテール部に至る全長に亘り、結晶面内にリング状ＯＳＦを存在させることができる条件である。

具体的には、本発明で規定する条件は、融点から１３７０℃までの温度域における結晶軸方向の温度勾配をＧ（℃／ｍｍ）とし、引上げ速度をＶ（ｍｍ／ｍｉｎ）とした場合に、Ｖ／Ｇの比を０．２ｍｍ／℃・ｍｉｎ以上で育成する条件である。

本発明のシリコン半導体基板が結晶面内にリング状ＯＳＦが現れる条件で育成されたシリコン単結晶から切り出されたか否かを調査するには、引き上げられた単結晶の直胴部から切り出された基板を高温酸化熱処理し、選択エッチングすることにより、リング状ＯＳＦが結晶面内に存在するか否かを確認する。

このときの高温酸化熱処理としては、ドライＯ₂ガスまたはウエットＯ₂ガス雰囲気中で、加熱温度が１１００℃〜１１５０℃で１〜４時間保持する条件、または同じ雰囲気中で、加熱温度が９００℃〜１０００℃で１〜４時間保持したのち、加熱温度が１１００℃〜１１５０℃で１〜４時間保持する２段熱処理の条件を採用できる。

本発明のシリコン半導体基板では、引き上げられる直胴部の全長に亘るいずれの部位であっても、シリコン単結晶から切り出されたシリコン基板断面の酸素析出物密度を１×１０⁴個／ｃｍ²以上とするのが望ましい。酸素析出物密度を１×１０⁴個／ｃｍ²以上確保できれば、重金属汚染として代表的なＮｉを十分にゲッタリングできることから、全長に亘り均一で、かつ高水準のゲッタリング能力を発揮することができる。

通常、引き上げられる直胴部の全長に亘り酸素析出物密度を１×１０⁴個／ｃｍ²以上確保するには、シリコン基板に７００〜９００℃での熱処理（プレアニール）を施すのが有効である。また、シリコン基板の酸素濃度が高い場合には、熱処理（プレアニール）を施さない場合であっても、同等の酸素析出物密度を確保することができる。

本発明のシリコン半導体基板では、育成された単結晶の全長に亘りリング状ＯＳＦが現れる場合であっても、炭素ドープによるリング状ＯＳＦ形成の抑制作用を単結晶全長に適用させることによって、引き上げられる単結晶のいずれの部位であっても、基板のリング状ＯＳＦに起因する結晶欠陥をなくし、これに起因するエピタキシャル欠陥を発生させることがない。

本発明の製造方法では、エピタキシャル処理前に７００℃〜９００℃の温度条件でシリコン基板に熱処理を施すことによって、酸素析出核や酸素析出物の成長を促進させることができる。言い換えると、この処理前の熱処理によって、高温のエピタキシャル成長によって消滅するであろう酸素析出核や酸素析出物を成長させることにより、その後のエピタキシャル処理によっても消滅させることなく、残留する酸素析出物密度を増大させることができる。

エピタキシャル処理前の熱処理での加熱温度が７００℃未満であると、充分に酸素析出核を成長させるために長時間を要することになり、加熱温度が９００℃を超えると、もともと単結晶の育成の段階において比較的サイズの大きな酸素析出物が成長し過ぎてしまい、エピタキシャル層内に欠陥を誘起することになる。１１００℃を超えるような高温熱処理ではもはや、酸素析出核の成長作用はなく、逆に高温熱処理によって、消滅する酸素析出核が増加することになる。このため、本発明での加熱温度は７００℃〜９００℃とした。

上記７００℃〜９００℃の熱処理での加熱時間が１５分未満であると、充分に酸素析出核を成長させることができず、一方、加熱時間が４時間を超えると、酸素析出物がエピタキシャル層まで突き抜け、エピタキシャル層の欠陥を誘起し易くなる。このため、本発明での加熱時間は１５分〜４時間とした。

上記の熱処理を実施する際には、熱処理にともなって発生する表面疵、例えば、被熱処理材であるウェーハを積載するウェーハボートによる疵を残さないようにするため、エピタキシャル処理を行うウェーハの鏡面研磨工程の前に行うことが望ましい。

本発明の高濃度ボロンと合わせて炭素をドープした半導体シリコンウェーハが発揮する優れた効果を、下記の（実施例１）および（実施例２）に基づいて説明する。
（実施例１）
ＣＺ法によって、高濃度のボロンおよび炭素をドープした原料シリコンの溶液から、直胴部の直径が３００ｍｍのシリコン単結晶を育成し、さらに、この単結晶のトップ部、ボディ部（中間部）およびテール部の３部位から切り出して供試基板を作製した。このとき、供試基板の酸素濃度を低濃度レベルと高濃度レベルとに区分した。供試基板に含有されるボロン濃度、炭素濃度および酸素濃度を二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）法により測定した。

得られた供試基板を鏡面研磨仕上げして、直ちにエピタキシャル成長処理する場合と、エピタキシャル処理前の熱処理を施して鏡面研磨仕上げした後にエピタキシャル成長処理する場合とに区分した。熱処理の条件はＡ、Ｂ処理の２区分とし、Ａ処理では７００℃で投入し昇温を５℃／分で行った後、９００℃×３０分で加熱し７００℃まで降温して取り出し、また、Ｂ処理では７００℃で投入し昇温を１℃／分で行った後、９００℃×３０分で加熱し７００℃まで降温して取り出した。

エピタキシャル処理の条件は、堆積温度を１１５０℃とし厚み約５μｍのエピタキシャル層を基板表面上に成長させた。得られたエピタキシャルウェーハは、酸素雰囲気中で１０００℃にて１６時間の評価熱処理を施した。その後、ウェーハ断面をライトエッチング液で５分間の選択エッチングをおこない、光学顕微鏡で断面の酸素析出物密度を測定した。さらに、面欠陥検出器（Ｔｅｎｃｈｏｒ社製：ＳＰ１）を用い、エピタキシャル層表面上の０．０９μｍサイズ以上の表面欠陥（ＬＰＤ：Ｌｉｇｈｔ Ｐｏｉｎｔ Ｄｅｆｅｃｔ）の密度を測定した。また、ＳＰ１により観察されたＥＰ表面欠陥（ＬＰＤ）が基板の結晶欠陥に起因する欠陥であるかどうかを調べるために、ＳＰ−１により検出されたエピタキシャル層表面上のＬＰＤの座標を基に、当該欠陥部を透過型電子顕微鏡（ＴＥＭ）で評価した。

測定されたボロン濃度、炭素濃度および酸素濃度、並びに酸素析出物（ＢＭＤ）密度およびエピタキシャル欠陥（ＥＰ欠陥）密度を、エピタキシャル処理前の熱処理条件と合わせて表１および表２に示す。表１は低酸素濃度レベルを示し、表２は高酸素濃度レベルを示している。

表１に示す結果から、ＣＺ法の引上げ過程で炭素をドープした発明例では、単結晶のトップ部から切り出された場合（試験Ｎｏ．５Ｌ、６Ｌ）、ボディ部から切り出された場合（試験Ｎｏ．１１Ｌ、１２Ｌ）に、エピタキシャル処理前の熱処理を施すことにより、また、テール部から切り出された場合（試験Ｎｏ．１６Ｌ〜１８Ｌ）に、エピタキシャル処理前の熱処理の有無に拘わらず、ＢＭＤ密度を１×１０⁴個／ｃｍ²以上確保することができることから、高水準のゲッタリング能力が発揮できることが分かる。

さらに、表２に示す結果から、高酸素濃度レベルの供試基板を用いた発明例では、単結晶のトップ部から切り出された場合（試験Ｎｏ．４Ｈ〜６Ｈ）、ボディ部から切り出された場合（試験Ｎｏ．１０Ｈ〜１２Ｈ）、さらにテール部から切り出された場合（試験Ｎｏ．１６Ｈ〜１８Ｈ）のいずれの場合であっても、エピタキシャル処理前の熱処理の有無に拘わらず、ＢＭＤ密度を１×１０⁴個／ｃｍ²以上確保することができる。

また、ＥＰ欠陥密度に関しても、本発明例では全ての場合に基板（ｗｆ）当たり１０個未満であり、大幅に低減されていることが分かる。さらに、観察された欠陥は基板の結晶欠陥に起因するエピタキシャル欠陥でないことが確認できた。

これに対し、トップ部から切り出された比較例（試験Ｎｏ．１Ｈ〜３Ｈ）、ボディ部から切り出された比較例（試験Ｎｏ．７Ｈ〜９Ｈ）およびテール部から切り出された比較例（試験Ｎｏ．１３Ｌ〜１５Ｌ、１３Ｈ〜１５Ｈ）では、ＥＰ欠陥密度は基板（ｗｆ）当たり５０個以上または１００個以上であり、観察されたＥＰ欠陥の殆どが基板の結晶欠陥に起因するエピタキシャル欠陥であった。
（実施例２）
次に、ＣＺ法によって、高濃度のボロン、炭素および窒素をドープした原料シリコンの溶液から、直胴部の直径が３００ｍｍのシリコン単結晶を育成し、さらに、この単結晶のトップ部、ボディ部（中間部）およびテール部の３部位から切り出して供試基板を作製した。このとき、供試基板の酸素濃度を低濃度レベルと高濃度レベルとに区分した。

実施例１の場合と同様に、得られた供試基板を鏡面研磨仕上げして、直ちにエピタキシャル成長処理する場合と、エピタキシャル処理前の熱処理をＡ、Ｂ処理の２区分で施して鏡面研磨仕上げした後にエピタキシャル成長処理する場合とに分けた。このときのエピタキシャル処理の条件や、ドープ量、酸素析出物密度、エピタキシャル欠陥密度の測定条件およびエピタキシャル欠陥の評価条件は、実施例１と同じとした。

表３および表４に、測定されたボロン濃度、炭素濃度および酸素濃度、並びに酸素析出物（ＢＭＤ）密度およびエピタキシャル欠陥（ＥＰ欠陥）密度を、エピタキシャル処理前の熱処理条件と合わせて示す。表３は低酸素濃度レベルを示し、表４は高酸素濃度レベルを示している。

表３および表４に示す結果から分かるように、ＣＺ法の引上げ過程で炭素および窒素をドープした発明例では、単結晶のトップ部から切り出された場合（試験Ｎｏ．２２Ｌ〜２４Ｌ、２２Ｈ〜２４Ｈ）、ボディ部から切り出された場合（試験Ｎｏ．２８Ｌ〜３０Ｌ、２８Ｈ〜３０Ｈ）、さらにテール部から切り出された場合（試験Ｎｏ．３４Ｌ〜３６Ｌ、３４Ｈ〜３６Ｈ）のいずれの場合であっても、エピタキシャル処理前の熱処理の有無に拘わらず、ＢＭＤ密度を１×１０⁴個／ｃｍ²以上確保することができた。

また、ＥＰ欠陥密度に関しても、本発明例では全ての場合に基板（ｗｆ）当たり１０個未満であり、基板の結晶欠陥に起因するエピタキシャル欠陥が形成されなかった。

これに対し、トップ部から切り出された比較例（試験Ｎｏ．１９Ｈ〜２１Ｈ）、ボディ部から切り出された比較例（試験Ｎｏ．２５Ｈ〜２７Ｈ）およびテール部から切り出された比較例（試験Ｎｏ．３１Ｌ〜３３Ｌ、３１Ｈ〜３３Ｈ）では、ＥＰ欠陥密度は基板（ｗｆ）当たり１００個以上、５００個以上または１０００個以上であり、観察されたＥＰ欠陥の殆どが、基板の結晶欠陥に起因するエピタキシャル欠陥であった。

本発明のシリコン半導体基板およびその製造方法によれば、ＣＺ法の引上げ過程で炭素をドープすることにより、また、エピタキシャル処理前に適切な熱処理を施すことにより、シリコン単結晶から切り出された部位に拘わらず、いずれのエピタキシャルウェーハの基板であっても、均一で高い水準のゲッタリング能力を有し、同時にエピタキシャル欠陥の発生を抑制できる。これにより、リング状ＯＳＦの形成により制限されていた酸素濃度の許容上限（濃度マージン）を高めることができ、優れたゲッタリンク能力を発揮するとともに、基板の結晶欠陥に起因するエピタキシャル欠陥を形成させないエピタキシャルウェーハを製造でき、結晶歩留まりを大幅に向上できることから、エピタキシャルウェーハの基板となるシリコン半導体基板として、広く利用することができる。

ＣＺ法にて得られたシリコン単結晶に存在する代表的な欠陥の分布状況を説明する図である。 単結晶引き上げ時の、引き上げ速度と結晶欠陥の発生位置との一般的な関係を、引き上げ速度を徐々に低下させて育成した単結晶の断面の欠陥分布状態を模式的に説明した図である。

Claims (9)

1. チョクラルスキー法により、引き上げられる単結晶の直胴部の全長に亘り、結晶面内にリング状の酸素誘起積層欠陥が現れ、かつ、そのリング状の酸素誘起積層欠陥の内側部分にＣＯＰが発生する領域が現れる条件で育成され、
   ボロンが１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³および炭素が１×１０¹⁵〜２×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２３−１９８１）ドープされたシリコン単結晶から切り出されることを特徴とするエピタキシャルウェーハに用いられるシリコン半導体基板。
2. さらに酸素濃度が９×１０¹⁷〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２１−１９７９）で育成されたシリコン単結晶から切り出されることを特徴とする請求項１に記載のエピタキシャルウェーハに用いられるシリコン半導体基板。
3. 前記シリコン単結晶から切り出されたシリコン基板断面の酸素析出物密度が、当該単結晶の直胴部の全長に亘るいずれの部位であっても、１×１０⁴個／ｃｍ²以上であることを特徴とする請求項１または２に記載のエピタキシャルウェーハに用いられるシリコン半導体基板。
4. 請求項１〜３のいずれかに記載のシリコン半導体基板上にエピタキシャル層を形成した場合に、当該単結晶の直胴部の全長に亘るいずれの部位であっても、前記エピタキシャル層表面に前記半導体基板の結晶欠陥に起因するエピタキシャル欠陥が存在しないことを特徴とするエピタキシャルウェーハに用いられるシリコン半導体基板。
5. チョクラルスキー法により、引き上げられる単結晶の直胴部の全長に亘り、結晶面内にリング状の酸素誘起積層欠陥が現れ、かつ、そのリング状の酸素誘起積層欠陥の内側部分にＣＯＰが発生する領域が現れる条件とし、
   ボロンを１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³および炭素を１×１０¹⁵〜２×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２３−１９８１）ドープして育成したシリコン単結晶から切り出すことを特徴とするエピタキシャルウェーハに用いられるシリコン半導体基板の製造方法。
6. 前記シリコン単結晶から切り出されたシリコン基板に７００〜９００℃で１５分〜４時間の熱処理をエピタキシャル処理前に施すことを特徴とする請求項５に記載のエピタキシャルウェーハに用いられるシリコン半導体基板の製造方法。
7. さらに酸素濃度が９×１０¹⁷〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＡＳＴＭ Ｆ１２１−１９７９）で育成されたシリコン単結晶から切り出されることを特徴とする請求項５または６に記載のエピタキシャルウェーハに用いられるシリコン半導体基板の製造方法。
8. 前記シリコン単結晶から切り出されたシリコン基板断面の酸素析出物密度が、当該単結晶の直胴部の全長に亘るいずれの部位であっても、１×１０⁴個／ｃｍ²以上であることを特徴とする請求項５〜７のいずれかに記載のエピタキシャルウェーハに用いられるシリコン半導体基板の製造方法。
9. 請求項５〜８のいずれかに記載の製造方法で得られたシリコン半導体基板の上にエピタキシャル層を形成した場合に、当該単結晶の直胴部の全長に亘るいずれの部位であっても、前記エピタキシャル層表面に前記半導体基板の結晶欠陥に起因するエピタキシャル欠陥を存在させないことを特徴とするエピタキシャルウェーハに用いられるシリコン半導体基板の製造方法。

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