以下、添付図面を参照しながら本発明による磁気メモリの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
まず、本発明による磁気メモリの一実施形態の構成について説明する。図1は、本実施形態による磁気メモリ1の全体構成を示す概念図である。磁気メモリ1は、記憶部2、ビット選択回路11、ワード選択回路12、ビット配線13及び14、並びにワード配線15及び19を備える。記憶部2は、複数の記憶領域3からなる。複数の記憶領域3は、m行n列(m、nは2以上の整数)からなる二次元状に配列されている。複数の記憶領域3のそれぞれは、TMR素子4、領域内配線31、読み書き兼用トランジスタ32、及び配線35を有する。これらのうち、TMR素子4は、記憶部2の磁性材料層8(後述)に形成されている。
TMR素子4は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子である。具体的には、TMR素子4は、感磁層である第1磁性層と、磁化方向が固定された第2磁性層と、第1磁性層及び第2磁性層に挟まれた非磁性絶縁層とを含んで構成される。TMR素子4は、領域内配線31を流れる書き込み電流により発生する外部磁界を受けて第1磁性層の磁化方向が変化するように、領域内配線31に沿って配置される。そして、書き込み電流によって第1磁性層の磁化方向が変化すると、第1磁性層の磁化方向と第2磁性層の磁化方向との関係に応じて第1磁性層と第2磁性層との間の抵抗値が変化する。こうして、TMR素子4に二値データが書き込まれる。
また、TMR素子4の第1磁性層側或いは第2磁性層側の一端は、領域内配線31の一配線部分31aと電気的に接続されている。そして、領域内配線31から供給される読み出し電流がTMR素子4を流れると、第1磁性層と第2磁性層との間の抵抗値に応じてTMR素子4の両端間の電圧値或いは電流値が変化する。この両端間電圧値または電流値が測定されることにより、TMR素子4に書き込まれた二値データが読み出される。なお、TMR素子4の第1磁性層側(第2磁性層側)とは、非磁性絶縁層に対して第1磁性層の側か或いは第2磁性層の側かを意味し、第1磁性層(第2磁性層)上に別の層が介在する場合を含む意味である。
領域内配線31は、ビット配線13及び14から分岐された配線であり、該領域内配線31を流れる書き込み電流によってTMR素子4の第1磁性層に外部磁界を提供する。また、領域内配線31は、TMR素子4に読み出し電流を供給する。領域内配線31は、TMR素子4上を複数回通過するように配設されており、書き込み電流の向きが互いに同じになるようにTMR素子4の一方の面に沿って配設された配線部分31a〜31cを有する。配線部分31a〜31cは、本実施形態における第1の配線部分である。また、領域内配線31は、配線部分31a及び31bを互いに直列に連結する配線部分31dと、配線部分31b及び31cを互いに直列に連結する配線部分31eとを更に有する。配線部分31d及び31eは、本実施形態における第2の配線部分である。領域内配線31の各配線部分31a〜31eは、領域内配線31の延在方向において配線部分31a、31d、31b、31e、及び31cの順に並んでいる。これらの配線部分31a〜31eのうち、配線部分31a〜31cは磁性材料層8の内部に配設されており、他の配線部分31d及び31eは後述する配線層の内部に配設されている。領域内配線31の一端(配線部分31a側の端部)は、読み書き兼用トランジスタ32を介してビット配線13に電気的に接続されている。領域内配線31の他端(配線部分31c側の端部)は、ビット配線14に電気的に接続されている。
読み書き兼用トランジスタ32は、領域内配線31における書き込み電流及び読み出し電流の導通を制御するためのスイッチ手段である。読み書き兼用トランジスタ32は、ドレイン及びソースの一方が領域内配線31の一端に電気的に接続されており、他方がビット配線13に電気的に接続されている。読み書き兼用トランジスタ32のゲートは、ワード配線15に電気的に接続されている。
配線35は、TMR素子4に読み出し電流を供給するために、TMR素子4とワード配線19とを接続する配線である。具体的には、配線35の一端はTMR素子4の他端に電気的に接続されており、配線35の他端はワード配線19に電気的に接続されている。
ビット配線13及び14は、複数の記憶領域3の各列に対応して配設された領域間配線である。すなわち、ビット配線13は、対応する列の記憶領域3それぞれが有する領域内配線31の一端(配線部分31a側の端部)に、読み書き兼用トランジスタ32を介して電気的に接続されている。ビット配線13は、領域内配線31へ正の書き込み電流を供給するとともに、領域内配線31を介してTMR素子4へ読み出し電流を供給する。また、ビット配線14は、対応する列の記憶領域3それぞれが有する領域内配線31の他端(配線部分31c側の端部)に電気的に接続されている。ビット配線14は、領域内配線31に負の書き込み電流を供給する。
また、ワード配線15及び19は、複数の記憶領域3の各行に対応して配設された領域間配線である。ワード配線15は、記憶領域3の各行に対応して配設されており、対応する行の記憶領域3それぞれが有する読み書き兼用トランジスタ32の制御端子であるゲートに電気的に接続されている。また、ワード配線19は、記憶領域3の各行に対応して配設されており、対応する行の記憶領域3それぞれが有するTMR素子4の他端に、配線35を介して電気的に接続されている。
ビット選択回路11は、各記憶領域3の領域内配線31に正または負の書き込み電流を提供する機能を有する。具体的には、ビット選択回路11は、ビット配線13及び14と電気的に接続されており、磁気メモリ1の内部または外部からデータ書込時に指示されたアドレスに応じて該アドレスに該当する列を選択するアドレスデコーダ回路と、選択した列に対応するビット配線13とビット配線14との間に正または負の書き込み電流を供給するカレントドライブ回路とを含んで構成されている。
また、ビット選択回路11及びワード選択回路12は、各記憶領域3のTMR素子4に領域内配線31を介して読み出し電流を提供する機能を有する。具体的には、ビット選択回路11は、磁気メモリ1の内部または外部からデータ読出時に指示されたアドレスに応じて、該アドレスに該当する列を選択するアドレスデコーダ回路を含んで構成されている。また、ワード選択回路12は、ワード配線19と電気的に接続されるとともに、指示されたアドレスに応じて該アドレスに該当する行を選択するアドレスデコーダ回路を含んで構成されている。そして、ビット選択回路11及びワード選択回路12のうち少なくとも一方には、選択した列に対応するビット配線13と、選択した行に対応するワード配線19との間に、読み出し電流を供給するカレントドライブ回路が含まれている。
また、ワード選択回路12は、ワード配線15と電気的に接続されている。ワード選択回路12は、データ書込時或いはデータ読出時において、選択した行に対応するワード配線15に対し、読み書き兼用トランジスタ32を導通状態にするための制御電圧を印加する。
以上の構成を備える磁気メモリ1は、次のように動作する。すなわち、磁気メモリ1の内部または外部からデータ書込みを行うアドレス(i行j列/1≦i≦m、1≦j≦n)が指定されると、ビット選択回路11及びワード選択回路12がそれぞれ該当するj列及びi行を選択する。ワード選択回路12に選択されたi行に含まれる記憶領域3の読み書き兼用トランジスタ32においては、ワード配線15を介して制御電圧がゲートに印加され、書き込み電流が導通可能な状態となる。また、ビット選択回路11に選択されたj列に含まれる記憶領域3においては、ビット配線13とビット配線14との間に、データに応じた正または負の電圧が印加される。そして、ビット選択回路11に選択されたj列及びワード選択回路12に選択されたi行の双方に含まれる記憶領域3においては、読み書き兼用トランジスタ32を介して領域内配線31の配線部分31a〜31cに書き込み電流が流れ、この書き込み電流による磁界によってTMR素子4の第1磁性層の磁化方向が反転する。こうして、指示されたアドレス(i行j列)の記憶領域3に二値データが書き込まれる。
また、磁気メモリ1の内部または外部からデータ読み出しを行うアドレス(k行l列/1≦k≦m、1≦l≦n)が指定されると、ビット選択回路11及びワード選択回路12がそれぞれ該当するl列及びk行を選択する。ワード選択回路12に選択されたk行に含まれる記憶領域3の読み書き兼用トランジスタ32においては、ワード配線15を介して制御電圧がゲートに印加され、読み出し電流が導通可能な状態となる。また、ビット選択回路11に選択されたl列に対応するビット配線13と、ワード選択回路12に選択されたk行に対応するワード配線19との間には、ビット選択回路11またはワード選択回路12から読み出し電流が供給される。そして、ビット選択回路11に選択されたl列及びワード選択回路12に選択されたk行の双方に含まれる記憶領域3においては、読み出し電流がTMR素子4を流れる。そして、例えばTMR素子4における電圧降下量が判別されることにより、指示されたアドレス(k行l列)の記憶領域3に記憶された二値データが読み出される。
ここで、本実施形態における記憶部2の具体的な構成について詳細に説明する。図2は、記憶部2を列方向に沿って切断したときの断面構成を示す拡大断面図である。図3は、記憶部2を図2におけるI−I線で切断したときの拡大断面図である。図4は、記憶部2を図2におけるII−II線で切断したときの拡大断面図である。図5は、記憶部2を図2におけるIII−III線で切断したときの拡大断面図である。
図2〜図5を参照すると、記憶部2は、半導体層6、配線層7、及び磁性材料層8を備える。半導体層6は、本実施形態の基板である半導体基板21を含み記憶部2全体の機械的強度を維持するとともに、トランジスタ等の半導体デバイスが形成される層である。磁性材料層8は、TMR素子4や、TMR素子4に磁界を効率的に与えるための磁気ヨーク5といった磁性材料による構成物が形成される層である。配線層7は、半導体基板21上であって半導体層6と磁性材料層8との間に設けられる。配線層7は、磁性材料層8に形成されたTMR素子4などの磁性体デバイスと、半導体層6に形成されたトランジスタなどの半導体デバイスと、ビット配線13及び14並びにワード配線15及び19といった領域間配線とを、互いに電気的に接続するための配線が形成される層である。
まず、半導体層6について説明する。半導体層6は、半導体基板21と、絶縁領域22と、読み書き兼用トランジスタ32とを有する。半導体基板21は、例えばSi基板からなり、p型またはn型の不純物がドープされている。絶縁領域22は、半導体基板21上において読み書き兼用トランジスタ32以外の領域に形成されており、各記憶領域3の読み書き兼用トランジスタ32を互いに電気的に分離している。絶縁領域22は、例えばSiO2といった絶縁性材料からなる。
図2を参照すると、読み書き兼用トランジスタ32は、半導体基板21とは反対導電型のドレイン領域32a及びソース領域32c、制御端子であるゲート電極32b、並びに半導体基板21の一部によって構成されている。ドレイン領域32a及びソース領域32cは、例えばSi基板の表面近傍に、半導体基板21とは反対導電型の不純物がドープされて形成されている。ドレイン領域32aとソース領域32cとの間には半導体基板21が介在しており、その半導体基板21上にゲート電極32bが配置されている。このような構成により、読み書き兼用トランジスタ32では、ゲート電極32bに電圧が印加されると、ドレイン領域32a及びソース領域32cが互いに導通する。
次に、磁性材料層8について説明する。磁性材料層8は、TMR素子4と、磁気ヨーク5と、絶縁領域24と、領域内配線31と、配線35とを有する。なお、磁性材料層8においては、以下に説明する構成(TMR素子4、磁気ヨーク5、領域内配線31、及び配線35)及び他の配線以外の領域は、絶縁領域24によって占められている。
図6は、TMR素子4の拡大断面図である。なお、図6は、記憶領域3の行方向に沿った断面を示している。図6を参照すると、TMR素子4は、第1磁性層41、非磁性絶縁層42、第2磁性層43、及び反強磁性層44が配線35上に順に積層されてなる。第1磁性層41は本実施形態における感磁層であり、領域内配線31の配線部分31a〜31cからの外部磁界によって磁化方向が変化し、二値データを記録することができる。本実施形態では、第1磁性層41は後述する磁気ヨーク5の一部(ビームヨーク5b)によって構成されている。第1磁性層41の材料としては、例えばCo、CoFe、NiFe、NiFeCo、CoPtなどの強磁性材料を用いることができる。
また、第2磁性層43では、反強磁性層44によって磁化方向が固定されている。すなわち、反強磁性層44と第2磁性層43との接合面における交換結合によって、第2磁性層43の磁化方向が安定化されている。第2磁性層43の磁化容易軸方向は、第1磁性層41の磁化容易軸方向に沿うように設定される。第2磁性層43の材料としては、例えばCo、CoFe、NiFe、NiFeCo、CoPtなどの強磁性材料を用いることができる。また、反強磁性層44の材料としては、IrMn、PtMn、FeMn、PtPdMn、NiMn、またはこれらのうち任意の組み合わせの材料を用いることができる。
非磁性絶縁層42は、非磁性且つ絶縁性の材料からなる層である。第1磁性層41と第2磁性層43との間に非磁性絶縁層42が介在することにより、第1磁性層41と第2磁性層43との間には、トンネル磁気抵抗効果(TMR)が生じる。すなわち、第1磁性層41と第2磁性層43との間には、第1磁性層41の磁化方向と第2磁性層43の磁化方向との相対関係(平行または反平行)に応じた電気抵抗が生じる。非磁性絶縁層42の材料としては、例えばAl、Zn、Mgといった金属の酸化物または窒化物が好適である。
なお、第2磁性層43の磁化方向を安定化させる層として、反強磁性層44に代えて、非磁性金属層またはシンセティックAF(反強磁性)層を介して第3磁性層を設けても良い。この第3磁性層が第2磁性層43と反強磁性結合を形成することにより、第2磁性層43の磁化方向をさらに安定化させることができる。また、第2磁性層43から第1磁性層41への静磁界の影響を防止できるので、第1磁性層41の磁化反転を容易にすることができる。このような第3磁性層の材料としては特に制限はないが、例えばCo、CoFe、NiFe、NiFeCo、CoPtなどの強磁性材料を単独で、或いは複合させて用いることが好ましい。また、第2磁性層43と第3磁性層との間に設けられる非磁性金属層の材料としては、Ru、Rh、Ir、Cu、Agなどが好適である。なお、非磁性金属層の厚さは、第2磁性層43と第3磁性層との間に強い反強磁性結合を得るために2nm以下であることが好ましい。
再び図2〜図5を参照する。領域内配線31は導電性の金属からなり、磁性材料層8の内部に配設された複数の配線部分31a〜31cを有する。図2及び図3を参照すると、配線部分31a〜31cは、TMR素子4の第1磁性層41(図6参照)に沿って、第1磁性層41の一方の面上に配設されている。また、配線部分31a〜31cは、TMR素子4の厚さ方向に順に並んで配置(積層)されている。配線部分31a〜31cの間には間隙があいており、この間隔は絶縁領域24により満たされている。そして、領域内配線31に書き込み電流が流れることにより、配線部分31a〜31cからTMR素子4の第1磁性層41へ外部磁界が提供される。なお、TMR素子4の第1磁性層41の磁化容易軸方向は、配線部分31a〜31cを流れる書き込み電流の方向と交差する方向に沿うように設定される。また、絶縁領域24の材料としては、半導体層6の絶縁領域22と同様に、SiO2といった絶縁性材料を用いることができる。
また、図4を参照すると、配線部分31a〜31cそれぞれの一端は、垂直配線16a、16k、及び16nそれぞれを介して電極17a〜17cそれぞれに電気的に接続されている。また、図5を参照すると、配線部分31a〜31cそれぞれの他端は、垂直配線16q、16s、及び16uそれぞれを介して電極17d〜17fそれぞれに電気的に接続されている。
図2を参照すると、配線35は導電性の金属からなり、記憶領域3の列方向に延びている。配線35の一端は、TMR素子4の第1磁性層41(図6参照)に電気的に接続されている。配線35の他端は、配線層7内部の配線を介してワード配線19に電気的に接続されている。また、TMR素子4の反強磁性層44(図6参照)は、領域内配線31の配線部分31aと電気的に接続されている。この構成により、読み出し電流を領域内配線31からTMR素子4へ(或いは配線35からTMR素子4へ)流すことができる。
磁気ヨーク5は、配線部分31a〜31cの周囲を覆い、書き込み電流によって発生する磁界を効率よくTMR素子4へ提供するための強磁性部材である。ここで、図7は、磁気ヨーク5の拡大断面図である。なお、図7は、記憶領域3の行方向に沿った断面である。磁気ヨーク5は、第1のビームヨーク5b、一対のピラーヨーク5c、及び第2のビームヨーク5dを含んで構成されている。このうち、第1のビームヨーク5bは、TMR素子4の第1磁性層41を兼ねるように配線35と非磁性絶縁層42との間に配置されている。そして、第1のビームヨーク5bの一端は一対のピラーヨーク5cの一方と繋がっており、第1のビームヨーク5bの他端は一対のピラーヨーク5cの他方と繋がっている。また、第2のビームヨーク5dは、配線部分31cにおけるTMR素子4とは反対側の面に沿って設けられている。一対のピラーヨーク5cは、領域内配線31の側面に沿って設けられており、第1のビームヨーク5bの両端と第2のビームヨーク5dの両端とを繋いでいる。以上の構成によって、第1のビームヨーク5b、一対のピラーヨーク5c、及び第2のビームヨーク5dは、配線部分31a〜31cの外周を完全に(連続して)囲んでいる。また、TMR素子4の第1磁性層41は、磁気ヨーク5の一部(第1のビームヨーク5b)によって構成されることとなる。
磁気ヨーク5を構成する材料としては、例えばNi、Fe、Coのうち少なくとも一つの元素を含む金属が好適である。また、磁気ヨーク5は、その磁化容易軸方向がTMR素子4の第1磁性層41の磁化容易軸方向に沿うように形成されることが好ましい。
再び図2〜図5を参照しつつ、配線層7について説明する。配線層7は、絶縁領域23と、ビット配線13及び14と、ワード配線15及び19と、領域内配線31の配線部分31d及び31eと、複数の垂直配線及び水平配線とを有する。なお、配線層7においては、各配線以外の領域は、すべて絶縁領域23によって占められている。絶縁領域23の材料としては、半導体層6の絶縁領域22と同様に、SiO2といった絶縁性材料を用いることができる。また、垂直配線の材料としては例えばW、Al、Cuを、配線部分31d及び31e並びに水平配線の材料としては例えばAl、Cu、Auを、それぞれ用いることができる。
図2を参照すると、領域内配線31の配線部分31aの一端が接続された電極17aは、垂直配線16b〜16d及び水平配線18a〜18cを介して垂直配線16eに電気的に接続されており、垂直配線16eは読み書き兼用トランジスタ32のドレイン領域32aとオーミック接合されている。水平配線18dは垂直配線16fに電気的に接続されており、垂直配線16fは読み書き兼用トランジスタ32のソース領域32cとオーミック接合されている。磁性材料層8の配線35は、配線層7の垂直配線16g〜16i及び水平配線18e、18fを介してワード配線19に電気的に接続されている。ゲート電極32bは、記憶領域3の行方向に延びるワード配線15の一部によって構成されている。これにより、ワード配線15は、読み書き兼用トランジスタ32の制御端子(ゲート電極32b)に電気的に接続されている。
また、図3を参照すると、読み書き兼用トランジスタ32のソース領域32cと電気的に接続された水平配線18dは、垂直配線16jを介してビット配線13に電気的に接続されている。
また、図4を参照すると、配線部分31bの一端に電気的に接続された電極17bは、配線層7内部の垂直配線16mを介して領域内配線31の配線部分31dに電気的に接続されている。同様に、配線部分31cの一端に電気的に接続された電極17cは、配線層7内部の垂直配線16pを介して領域内配線31の配線部分31eに電気的に接続されている。また、図5を参照すると、配線部分31aの他端に電気的に接続された電極17dは、配線層7内部の垂直配線16rを介して配線部分31dに電気的に接続されている。配線部分31bの他端に電気的に接続された電極17eは、配線層7内部の垂直配線16tを介して配線部分31eに電気的に接続されている。配線部分31cの他端に電気的に接続された電極17fは、配線層7内部の垂直配線16v、16w、及び水平配線18gを介してビット配線14に電気的に接続されている。
また、再び図3を参照すると、配線部分31d及び31eは、水平方向(本実施形態では行方向)に並んで配置されている。そして、配線部分31dは、配線層7及び磁性材料層8の厚さ方向から見て磁気ヨーク5と重なる位置に配設されている。
ここで、本実施形態の領域内配線31の構成について、更に詳細に説明する。図8は、本実施形態の領域内配線31の構成を示す分解斜視図である。図8を参照すると、領域内配線31の配線部分31aは、TMR素子4上に配設され列方向に延びるパターン310aと、パターン310aの一端を起点として行方向に延びるパターン311aとを含んで構成されている。また、配線部分31bは、TMR素子4上(配線部分31aのパターン310a上)に配設され、列方向に延びるパターン310bと、配線部分31aのパターン311a上に配設され、パターン310bの一端を起点として行方向に延びるパターン311bと、パターン310bの他端を起点として行方向に延びるパターン312bとを含んで構成されている。また、配線部分31cは、TMR素子4上(配線部分31bのパターン310b上)に配設され、列方向に延びるパターン310cと、配線部分31bのパターン311b上に配設され、パターン310cの一端を起点として行方向に延びるパターン311cと、配線部分31bのパターン312b上に配設され、パターン310cの他端を起点として行方向に延びるパターン312cとを含んで構成されている。このように、領域内配線31の各配線部分31a〜31cのそれぞれは、磁性材料層8の厚さ方向と交差する水平面内において略コの字形を呈しており、磁性材料層8の厚さ方向に積層されるように配設されている。
また、領域内配線31の配線部分31d及び31eは、配線層7の内部において行方向に並んで配設されており、それぞれ列方向に延びている。配線部分31dの一端は、垂直配線16r、電極17d、及び垂直配線16qを介して配線部分31aのパターン311a側の端部に電気的に接続されている。配線部分31dの他端は、垂直配線16m、電極17b、及び垂直配線16kを介して配線部分31bのパターン312b側の端部に電気的に接続されている。
また、配線部分31eの一端は、垂直配線16t、電極17e、及び垂直配線16sを介して配線部分31bのパターン311b側の端部に電気的に接続されている。配線部分31eの他端は、垂直配線16p、電極17c、及び垂直配線16nを介して配線部分31cのパターン312c側の端部に電気的に接続されている。なお、配線部分31aのパターン310a側の端部は、垂直配線16a、電極17a、及び垂直配線16bを介して水平配線18aに電気的に接続されている。水平配線18aは、図4に示したように読み書き兼用トランジスタ32のドレイン領域32aに電気的に接続されている。また、配線部分31cのパターン311c側の端部は、垂直配線16u、電極17f、及び垂直配線16vを介して水平配線18gに電気的に接続されている。水平配線18gは、図5に示したようにビット配線14に電気的に接続されている。
このように、本実施形態の領域内配線31では、配線部分31a〜31cを配線部分31d及び31eが直列に且つ螺旋状に連結することによって、配線部分31a〜31cを流れる書き込み電流の向きが同じになるように配線部分31a〜31cが配設されることとなる。
続いて、図9及び図10を参照して、本実施形態の記憶領域3におけるTMR素子4周辺の動作について説明する。図9(a)に示すように、領域内配線31に負の書き込み電流Iw1が流れると、配線部分31a〜31cの周囲には配線部分31a〜31cの周方向に磁界Φ1が発生する。磁界Φ1は、配線部分31a〜31cの周囲に設けられた磁気ヨーク5の内部を周回する閉じた経路を形成する。
配線部分31a〜31cの周囲に磁界Φ1が生じると、磁気ヨーク5の磁界閉じ込め作用によってTMR素子4の第1磁性層41(第1のビームヨーク5b)に磁界Φ1(外部磁界)が効率よく提供される。この磁界Φ1によって、第1磁性層41の磁化方向Aは磁界Φ1と同じ周方向を向く。ここで、第2磁性層43の磁化方向Bが、反強磁性層44との交換結合によって予め磁界Φ1と同じ周方向を向いている場合には、第1磁性層41の磁化方向Aと第2磁性層43の磁化方向Bとが互いに同じ向き、すなわち平行状態となる。こうして、TMR素子4に二値データの一方(例えば0)が書き込まれる。
TMR素子4に書き込まれた二値データを読み出す際には、図9(b)に示すように、配線部分31aと配線35との間に読み出し電流Irを流し、その電流値の変化または配線部分31aと配線35との間の電位差の変化を検出する。これにより、TMR素子4が二値データのうちいずれを記録しているか(すなわち、第1磁性層41の磁化方向Aが第2磁性層43の磁化方向Bと平行か反平行か)が判別できる。例えば、第1磁性層41の磁化方向Aが第2磁性層43の磁化方向Bと平行である場合、非磁性絶縁層42におけるトンネル磁気抵抗効果(TMR)によって、第1磁性層41と第2磁性層43との間の抵抗値が比較的小さくなる。従って、例えば読み出し電流Irを一定とした場合には配線部分31aと配線35との間の電位差が比較的小さくなることから、TMR素子4に二値データとして0が書き込まれていることがわかる。
また、図10(a)に示すように、領域内配線31に正の書き込み電流Iw2が流れると、配線部分31a〜31cの周囲には磁界Φ1とは逆回りの磁界Φ2が発生する。磁界Φ2は、磁気ヨーク5の内部を周回する閉じた経路を形成する。
配線部分31a〜31cの周囲に磁界Φ2が生じると、磁気ヨーク5の磁界閉じ込め作用によってTMR素子4の第1磁性層41(第1のビームヨーク5b)に磁界Φ2(外部磁界)が効率よく提供される。この磁界Φ2によって、第1磁性層41の磁化方向Aは磁界Φ2と同じ周方向を向く。ここで、第2磁性層43の磁化方向Bが磁界Φ2とは逆の周方向を向いている場合には、第1磁性層41の磁化方向Aと第2磁性層43の磁化方向Bとが互いに逆向き、すなわち反平行状態となる。こうして、TMR素子4に二値データの他方(例えば1)が書き込まれる。
第1磁性層41の磁化方向Aが第2磁性層43の磁化方向Bと反平行である場合、非磁性絶縁層42におけるトンネル磁気抵抗効果(TMR)によって、第1磁性層41と第2磁性層43との間の抵抗値が比較的大きくなる。従って、例えば図10(b)に示すように配線部分31aと配線35との間に一定の読み出し電流Irを流すと、配線部分31aと配線35との間の電位差が比較的大きくなる。このことから、TMR素子4に二値データとして1が書き込まれていることがわかる。
以上に説明した、本実施形態による磁気メモリ1が有する効果について説明する。本実施形態による磁気メモリ1では、領域内配線31の複数の配線部分31a〜31cが、書き込み電流Iw1(Iw2)が互いに同じ向きになるように第1磁性層41の一方の面上に配設されるので、領域内配線31を、TMR素子4の面上を多数回通過するように容易に配設できる。例えば、本実施形態ではTMR素子4の面上を領域内配線31が3回通過している。そして、領域内配線31を流れる書き込み電流Iw1(Iw2)が第1磁性層41上を同じ向きに複数回通過するので、第1磁性層41に複数倍の外部磁界Φ1(Φ2)を提供できる。従って、所定の外部磁界Φ1(Φ2)を第1磁性層41に提供する必要がある場合、より小さな書き込み電流Iw1(Iw2)で必要な外部磁界Φ1(Φ2)を発生させることができる。
また、本実施形態による磁気メモリ1では、配線部分31a〜31cを互いに直列に連結する配線部分31d及び31eが、配線層7の内部に配設されている。磁性材料層8におけるTMR素子4の周囲には、本実施形態のように磁気ヨーク5等の他の部材が設けられることが多い。従って、配線部分31a〜31cを互いに直列に連結するための配線を例えば磁性材料層8に配設すると、磁気ヨーク5といった他の部材の周囲に更に当該配線を配設することとなり、記憶領域3が(特に水平方向に)拡大する要因となる。これに対し、本実施形態の磁気メモリ1によれば、配線層7の内部に配線部分31d及び31eが配設されることにより、配線部分31d及び31eのうち少なくとも一方を磁気ヨーク5の下方に配置することが可能となる。従って、磁気ヨーク5等の存在に拘わらずより小さなスペースに領域内配線31を配設することができるので、領域内配線31がTMR素子4の面上を複数回通過するように領域内配線31を配設しても、これによる記憶領域3の拡大を抑えることができる。
また、磁性材料層8において、磁気ヨーク5といった他の部材の更に周囲に領域内配線を配設した場合、この領域内配線と、隣接する記憶領域3のTMR素子4との距離が近くなり、隣接する記憶領域3へデータを誤って書き込むおそれが生じる。これに対し、本実施形態の磁気メモリ1によれば、配線部分31d及び31eが配線層7の内部に配設されることにより、領域内配線31と、隣接する記憶領域3のTMR素子4との間隔を充分に確保することができるので、隣接する記憶領域3への誤書き込みを防止できる。
また、TMR素子4の両面及び側面に配線を形成すると、製造工程が複雑になってしまい製造コストの上昇や歩留まりの悪化を招くおそれがあるが、本実施形態の磁気メモリ1によれば、領域内配線31の配線部分31a〜31cが第1磁性層41の両面ではなく一方の面に沿って配設されるので、製造工程をより簡易にできる。
また、複数の記憶領域3のそれぞれは、本実施形態のように、配線部分31a〜31cを囲むように設けられた磁気ヨーク5を更に有することが好ましい。これにより、第1磁性層41から逸れた方向へ放出される磁界を低減できるので、書き込み電流Iw1(Iw2)による外部磁界Φ1(Φ2)をTMR素子4の第1磁性層41へ更に効率よく与えることができる。従って、更に小さな書き込み電流Iw1(Iw2)で必要な外部磁界Φ1(Φ2)を発生させることができる。
また、領域内配線31の配線部分31dは、本実施形態のように、磁性材料層8及び配線層7の厚さ方向から見て磁気ヨーク5と重なる位置に配設されていることが好ましい。これにより、領域内配線を磁気ヨーク5の周囲に配設する場合と比較して、より小さなスペースに領域内配線31を配設することができるので、記憶領域3の拡大を好適に抑えることができる。なお、配線部分31eも磁気ヨーク5と重なる位置に配設されれば、更に小さなスペースに領域内配線31を配設することができるのでより好ましい。
また、磁気ヨーク5は、本実施形態のように、配線部分31a〜31cを連続して囲むように設けられ、TMR素子4の第1磁性層41が磁気ヨーク5の一部によって構成されていることが好ましい。これにより、書き込み電流Iw1(Iw2)による外部磁界Φ1(Φ2)を第1磁性層41へ更に効率よく提供できるので、更に小さな書き込み電流Iw1(Iw2)で必要な外部磁界Φ1(Φ2)を発生させることができる。
続いて、本実施形態による磁気メモリ1の製造方法の一例について説明する。まず、図11〜図32を参照して、半導体層6の形成工程及び配線層7の形成工程について説明する。
まず、図11に示すように、半導体基板21としてp型シリコン基板を用意する。そして、半導体基板21上に熱酸化法によりSiO2膜61を成膜し、SiO2膜61上に、例えばSiH及びNH3を原料ガスとする熱CVDによりSi3N4膜62を成膜する。次に、読み書き兼用トランジスタ32の活性領域(LOCOS)を形成するために、開口70aを有するレジストマスク70をフォトリソグラフィにより形成し、反応性イオンエッチング(RIE)によりSiO2膜61及びSi3N4膜62にそれぞれ開口61a及び62aを形成(パターニング)する(図12参照)。
続いて、レジストマスク70を除去した後、図13に示すように、Si3N4膜62をマスクとして熱酸化法によりSiO2膜61の露出部分を酸化させ、SiO2のフィールド酸化膜(すなわち絶縁領域22)を形成する。その後、湿式エッチングによりSiO2膜61及びSi3N4膜62を除去する。
続いて、図14に示すように、半導体基板21上及び絶縁領域22上に、SiO2からなるゲート絶縁膜23aを熱酸化法によって薄く成膜する。そして、図15に示すように、ゲート絶縁膜23a上に多結晶シリコン膜63を成膜する。このとき、多結晶シリコン膜63を、原料ガスとして例えばSiH及びN2を用いた熱CVDによって成膜する。その後、図16に示すように、ゲート電極パターンを有するレジストマスクを多結晶シリコン膜63上に形成し、RIEによって多結晶シリコン膜63をエッチングすることにより、ゲート電極32bを形成する。なお、ゲート電極32bをワード配線15(図2参照)の一部として形成する場合には、ワード配線パターンを有するレジストマスクを多結晶シリコン膜63上に形成し、RIEによって多結晶シリコン膜63をエッチングすることにより、ワード配線15を形成するとよい。そして、ゲート絶縁膜23aのうち、ゲート電極32bと半導体基板21との間に存在する部分以外の部分を、ゲート電極32bをマスクとしてRIEにより除去する。なお、こうして成形されたゲート絶縁膜23bは、絶縁領域23(図2〜図5参照)の一部となる。続いて、ゲート電極32bをマスクとしてイオン80(例えばAs)を半導体基板21に注入することにより、ゲート電極32bに対して自己整合的に、n+型のドレイン領域32a、並びにソース領域32cを形成する。こうして、半導体層6が完成する。
続いて、図17に示すように、原料ガスとして例えばSiH及びO2を用いたCVDにより、SiO2からなる層間絶縁膜23cを半導体基板21上の全面にわたって形成する。なお、この層間絶縁膜23cもまた、絶縁領域23の一部となる。そして、ドレイン領域32a、ゲート電極32b、及びソース領域32cのそれぞれに対応する電極引出し用配線を形成するために、図18に示すように、層間絶縁膜23cにホール23d〜23fを形成する。このとき、ホール23d〜23fの位置及び形状に応じた開口を有するレジストパターンを層間絶縁膜23c上に形成し、RIEにより層間絶縁膜23cをエッチングすることによりホール23d〜23fを形成するとよい。
続いて、図19に示すように、層間絶縁膜23c上及びホール23d〜23fの内部にAl膜64をスパッタにより成膜する。そして、Al膜64を所定パターンのレジストマスクを用いてエッチング(RIE)することにより、図20に示すように、ドレイン領域32aに電気的に接続された配線16x、ゲート電極32bに電気的に接続された配線16y、及びソース領域32cに電気的に接続された配線16zを形成する。なお、本製造方法においては、配線16x〜16zは垂直配線及び水平配線の双方を兼ねている。勿論、図2〜図5に示したように、垂直配線部分と水平配線部分とを別材料(別工程)にて形成してもよい。また、配線16x〜16zは、必要に応じて省略してもよい。特に、ゲート電極32bに電気的に接続される配線16yは、ゲート電極32bをワード配線15(図1参照)として兼用する場合には、不要となる。逆に、ゲート電極32bをワード配線15として利用しない場合には、図20に示すように配線16yをワード配線15としてもよい。
続いて、原料ガスとして例えばSiH及びO2を用いたCVDにより、図21に示すように、SiO2からなる層間絶縁膜23gを半導体基板21上の全面にわたって形成する。なお、この層間絶縁膜23gもまた、絶縁領域23の一部となる。そして、図22に示すように、垂直配線を設ける部位に開口を有するレジストパターンを層間絶縁膜23g上に形成後、層間絶縁膜23gをエッチング(RIE)することによって、層間絶縁膜23gにホール23h及び23iを形成する。続いて、図23に示すように、層間絶縁膜23g上、並びにホール23h及び23iの内部に、W膜65をCVDにより成膜する。そして、図24に示すように、化学機械研磨(CMP)により、ホール23h及び23i以外に成膜されたW膜65を除去するとともに、層間絶縁膜23gの表面を平滑化する。こうして、垂直配線16e、16fが形成される。なお、他の垂直配線についても、垂直配線16e及び16fと同様にして形成することができる。
続いて、図25に示すように、平滑化された層間絶縁膜23g上及び垂直配線16e、16f上に、Al膜66をスパッタにより成膜する。そして、所定パターンのレジストマスクをAl膜66上に形成後、Al膜66をエッチング(RIE)することにより、図26に示すような水平配線18c及び18dを形成する。なお、他の水平配線についても、水平配線18c及び18dと同様にして形成することができる。また、このとき、複数の記憶領域3にわたって配置されるワード配線15及び19も、水平配線18c及び18dと同様にして形成することができる。
続いて、図27に示すように、層間絶縁膜23gと同様の材料及び工程により、層間絶縁膜23g上並びに水平配線18c及び18d上に、絶縁領域23の一部となる層間絶縁膜23iを形成する。そして、層間絶縁膜23iにホール23k及び23mを形成し、層間絶縁膜23i上、並びにホール23k及び23mの内部に、W膜67を成膜する。そして、図28に示すように、ホール23k及び23m以外に成膜されたW膜67を除去するとともに、層間絶縁膜23iの表面を平滑化する。こうして、垂直配線16d及び16jが形成される。
続いて、図29に示すように、垂直配線16d上に水平配線18bを形成するとともに、複数の記憶領域3にわたって配置されるビット配線13を垂直配線16j上に形成する。このとき、水平配線18b及びビット配線13を、前述した水平配線18c及び18dと同様の材料及び工程により形成する。また、このとき、複数の記憶領域3にわたって配置されるビット配線14も、水平配線18c及び18dと同様にして形成することができる。そして、層間絶縁膜23gと同様の材料及び工程により、層間絶縁膜23i上、水平配線18b上、及びビット配線13上に、絶縁領域23の一部となる層間絶縁膜23jを形成する。そして、水平配線18b上にホールを形成し、層間絶縁膜23j上及びホール内部にW膜68を成膜する。そして、図30に示すように、ホール以外に成膜されたW膜68を除去するとともに、層間絶縁膜23jの表面を平滑化する。こうして、垂直配線16cが形成される。
続いて、図31に示すように、垂直配線16c上に水平配線18aを形成するとともに、領域内配線31の一部となる配線部分31d及び31eを層間絶縁膜23j上に形成する。このとき、水平配線18a並びに配線部分31d及び31eを、前述した水平配線18c及び18dと同様の材料及び工程により形成する。そして、層間絶縁膜23gと同様の材料及び工程により、層間絶縁膜23j上、水平配線18a上、並びに配線部分31d及び31e上に、絶縁領域23の一部となる層間絶縁膜23kを形成する。そして、水平配線18a上、配線部分31d上、及び配線部分31e上にそれぞれホールを形成し、層間絶縁膜23k上及びホール内部にW膜69を成膜する。そして、図32に示すように、ホール以外に成膜されたW膜69を除去するとともに、層間絶縁膜23kの表面を平滑化する。こうして、垂直配線16b、16m、及び16pが形成される。このように、必要な水平配線及び垂直配線などを形成して、配線層7が完成する。
次に、磁性材料層8の製造方法について図33〜図44を参照しながら説明する。
図33(a)は、磁性材料層8の製造工程の一部を示す平面図であり、図33(b)は、図33(a)に示すIV−IV線に沿った側面断面図である。まず、図33(a)及び図33(b)に示すように、配線層7上(絶縁領域23上)に配線35を形成する。このとき、配線35の一端が配線層7の垂直配線16gと接するように配線35を形成する。
続いて、TMR素子4を形成する。図34(a)は、磁性材料層8の製造工程の一部を示す平面図であり、図34(b)は、図34(a)に示すV−V線に沿った側面断面図である。図34(a)及び図34(b)に示すように、まず、高真空(UHV)DCスパッタ装置により、Ta層下地層、NiFe層、及びCoFe層からなる層71を成膜する。この層71は、第1のビームヨーク(第1磁性層)となる層である。次に、層71上にAl層を成膜し、酸素プラズマによりAl層の酸化を行い、非磁性絶縁層となるトンネル絶縁層72を形成する。そして、トンネル絶縁層72上に、第2磁性層となるCoFe層73、反強磁性層となるIrMn層74、及びTa保護層(不図示)を順次成膜する。
図35(a)は、磁性材料層8の製造工程の一部を示す平面図であり、図35(b)は、図35(a)に示すVI−VI線に沿った側面断面図である。続いて、第1のビームヨークの平面形状を有するレジストマスクをTa保護層上に形成した後、層71、トンネル絶縁層72、CoFe層73、及びIrMn層74をイオンミリングにより成形し、第1のビームヨーク5b(第1磁性層41)を形成する。そして、TMR素子の平面形状を有するレジストマスクを第1のビームヨーク5bの略中心部分の上に形成した後、トンネル絶縁層72、CoFe層73、及びIrMn層74をイオンミリングにより成形し、非磁性絶縁層42、第2磁性層43、及び反強磁性層44を含むTMR素子4を形成する。TMR素子4を形成した後、CVD装置を用いて、例えばSi(OC2H5)4により、TMR素子4上を除く全域にSiO2絶縁層24aを形成する。この後、レジストマスクを除去する。
続いて、配線部分31a〜31cを形成する。図36(a)は、磁性材料層8の製造工程の一部を示す平面図であり、図36(b)は、図36(a)に示すVII−VII線に沿った側面断面図である。まず、配線部分31aの平面形状に応じた開口を有するレジストマスクをSiO2絶縁層24a上に形成する。このとき、レジストマスクの開口が、垂直配線16b上、TMR素子4上、及び垂直配線16r上にわたって連続するように、レジストマスクを形成する。そして、スパッタによりTi層、Cu層を順次成膜した後、レジストマスクを除去する。こうして、配線部分31aがTMR素子4上に形成される。また、この配線部分31aは、その一端が垂直配線16bに、他端が垂直配線16rに、それぞれ接続される。なお、垂直配線16b及び16rと配線部分31aとの間に電極及び別の垂直配線(例えば、図2及び図5に示した電極17a及び17d、並びに垂直配線16a及び16qなど)を配設する場合には、これらの電極及び垂直配線を垂直配線16b及び16r上に形成したのち、配線部分31aを形成するとよい。
続いて、図37に示すように、配線部分31aを覆うSiO2絶縁層24bを形成する。すなわち、配線部分31aの上面及び側面、並びに既に形成したSiO2絶縁層24a上を覆うようにSiO2絶縁層24bを形成する。このとき、CVD装置を用いて、例えばSi(OC2H5)4によりSiO2絶縁層24bを形成するとよい。
続いて、図38〜図41に示すように、配線部分31aと同様の材料及び工程によって配線部分31b及び31cを形成する。図38(a)及び図40(a)のそれぞれは、磁性材料層8の製造工程の一部を示す平面図であり、図38(b)及び図40(b)は、それぞれ図38(a)に示すVIII−VIII線及び図40(a)に示すIX−IX線に沿った側面断面図である。すなわち、図38(a)及び図38(b)に示すように、垂直配線16m上、TMR素子4上、及び垂直配線16t上にわたって連続するように、且つ厚さ方向から見て配線部分31aと重なるように、配線部分31bをSiO2絶縁層24b上に形成する。そして、図39に示すように、配線部分31bの上面及び側面、並びに既に形成したSiO2絶縁層24bを覆うようにSiO2絶縁層24cを形成する。そして、図40(a)及び図40(b)に示すように、垂直配線16p上、TMR素子4上、及び垂直配線16v上にわたって連続するように、且つ厚さ方向から見て配線部分31a及び31bと重なるように、配線部分31cをSiO2絶縁層24c上に形成する。そして、図41に示すように、配線部分31cの上面及び側面、並びに既に形成したSiO2絶縁層24cを覆うようにSiO2絶縁層24dを形成する。
続いて、図42に示すように、SiO2絶縁層24a〜24dのうち不要な部分を除去し、第1のビームヨーク5bの両端を露出させる。まず、配線部分31c上に形成されたSiO2絶縁層24dの上に、図示しないレジストマスクを形成する。そして、SiO2絶縁層24a〜24dのうちレジストマスクで覆われていない部分(すなわち、配線部分31a〜31cの周囲を除く部分)を、反応性イオンエッチング装置により例えばC4F8ガスを用いて除去する。
続いて、磁気ヨーク5のうち残りのピラーヨーク5c及び第2のビームヨーク5dを形成する。図43(a)は、磁性材料層8の製造工程の一部を示す平面図であり、図43(b)は、図43(a)に示すX−X線に沿った側面断面図である。まず、磁気ヨーク5の平面形状に応じた開口を有する図示しないレジストマスクを形成する。このとき、レジストマスクの開口を、SiO2絶縁層24a〜24d及び第1のビームヨーク5bが露出するように形成する。そして、スパッタによりNiFe層を形成する。このとき、NiFe層がSiO2絶縁層24dを完全に覆うようにNiFe層を形成する。そして、レジストマスクを除去する。こうして、第1のビームヨーク5b、一対のピラーヨーク5c、及び第2のビームヨーク5dを有し、配線部分31a〜31cを囲む磁気ヨーク5が形成される。
最後に、レジストマスクを除去し、図44に示すように、SiO2絶縁層24aと同じ材料からなるSiO2絶縁層24eを、磁気ヨーク5上を含む配線層7上の全面にわたってCVD法により形成する。こうして、SiO2絶縁層24a〜24eからなる絶縁領域24が形成され、磁性材料層8が完成する。
(変形例)
ここで、本実施形態による磁気メモリ1の変形例について説明する。図45及び図46は、それぞれ本変形例に係る磁気ヨーク51及び52の形状を示す断面図である。上記実施形態の磁気ヨーク5に代えて本変形例に係る磁気ヨーク51または52を設けることによって、上記実施形態の磁気メモリ1と同等の効果を得ることができる。
まず、図45を参照すると、磁気ヨーク51は、所定の長さの空隙を介して対向する少なくとも一対の開放端部を有する略環状体からなり、配線部分31a〜31cの外周を囲むように配設されている。具体的には、本変形例の磁気ヨーク51は、一対の対向ヨーク51bと、一対のピラーヨーク51cと、ビームヨーク51dとによって構成されている。このうち、一対の対向ヨーク51bは、一対の開放端部として一対の端面51aを有する。この一対の端面51aは、TMR素子4aの第1磁性層45の磁化容易軸方向に沿って、所定の長さの空隙を介して互いに対向している。
本変形例のTMR素子4aは、上記実施形態のTMR素子4とは異なり、第1磁性層45が磁気ヨーク51の一部を兼ねてはおらず、他の層(非磁性絶縁層46、第2磁性層47、及び反強磁性層48)と同様の平面形状に形成されている。そして、TMR素子4aは、第1磁性層45が領域内配線31の配線部分31aと電気的に接続され、反強磁性層48が配線35と電気的に接続されるように、上記実施形態のTMR素子4とは上下逆に形成されている。
また、TMR素子4a及び磁気ヨーク51は、TMR素子4aの一対の側面4bがそれぞれ磁気ヨーク51の一対の端面51aに対向するように、且つ第1磁性層45の磁化容易軸方向が一対の端面51aの並ぶ方向に沿うように、それぞれ配置される。また、磁気ヨーク51のビームヨーク51dは、配線部分31cにおけるTMR素子4aとは反対側の面に沿って設けられている。一対のピラーヨーク51cは、配線部分31a〜31cの側面に沿って設けられており、一対の対向ヨーク51bそれぞれにおける端面51aとは異なる側の一端と、ビームヨーク51dの両端とを繋いでいる。
このように、磁気ヨーク51は、TMR素子4aの一対の側面4bのそれぞれに対向する一対の端面51aを有するような形状でもよい。これにより、書き込み電流により生じる磁気ヨーク51内部の磁界が、配線部分31a〜31cの外周方向に閉じた経路を構成できる。そして、一対の端面51aの間に配置されたTMR素子4aの第1磁性層45へ効率よく外部磁界を提供することができる。
なお、本変形例において、磁気ヨーク51における周方向と直交する断面の面積は、一対の端面51aにおいて最も小さいことが好ましい。これにより、磁気ヨーク51内部の磁界を、TMR素子4aの第1磁性層45へ更に効率よく与えることができる。
次に、図46を参照すると、本変形例による磁気ヨーク52は、一対の対向ヨーク52b、一対のピラーヨーク52c、及びビームヨーク52dを含んで構成されている。このうち、一対のピラーヨーク52c及びビームヨーク52dの構成及び形状は、既述した磁気ヨーク51の一対のピラーヨーク51c及びビームヨーク51dの構成及び形状(図17参照)と同様である。一対の対向ヨーク52bは、その端面52aがTMR素子4aの側面4bのうち第1磁性層45の側面と接している。磁気ヨーク52はこのような形状であってもよく、書き込み電流によって磁気ヨーク52内部に生成される磁界を第1磁性層45へ更に効率よく提供することができる。なお、この変形例において、磁気ヨーク52が導電性を有する場合には、第1磁性層45と第2磁性層47との間に流れる読み出し電流を非磁性絶縁層46を介して好適に流すために、磁気ヨーク52の一対の端面52aは非磁性絶縁層46には接していないことが好ましく、第2磁性層47には接していてはならない。
本発明による磁気メモリは、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では磁気抵抗効果素子としてTMR素子を用いているが、巨大磁気抵抗(GMR:Giant magneto-Resistive)効果を利用したGMR素子を用いてもよい。GMR効果とは、非磁性層を挟んだ2つの強磁性層の磁化方向のなす角度により、積層方向と直交する方向における強磁性層の抵抗値が変化する現象である。すなわち、GMR素子においては、2つの強磁性層の磁化方向が互いに平行である場合に強磁性層の抵抗値が最小となり、2つの強磁性層の磁化方向が互いに反平行である場合に強磁性層の抵抗値が最大となる。なお、TMR素子やGMR素子には、2つの強磁性層の保磁力の差を利用して書き込み/読み出しを行う疑似スピンバルブ型と、一方の強磁性層の磁化方向を反強磁性層との交換結合により固定するスピンバルブ型とがある。また、GMR素子におけるデータ読み出しは、積層方向と直交する方向における強磁性層の抵抗値の変化を検出することにより行われる。また、GMR素子におけるデータ書き込みは、書き込み電流により生じる磁界によって一方の強磁性層の磁化方向を反転させることにより行われる。
また、上記実施形態は、磁気抵抗効果素子の感磁層上に領域内配線の第1の配線部分が3本積層されることにより、感磁層上を書き込み電流が3回通過するように構成されている。感磁層上に積層される第1の配線部分の本数はこれに限られるものではなく、2本以上であれば本発明の効果を好適に得ることができる。また、感磁層上に積層される第1の配線部分が2本の場合、配線層に配設されて第1の配線部分同士を連結する第2の配線部分は1本となる。
また、上記実施形態では、書き込み電流及び読み出し電流を制御するためのスイッチ手段としてトランジスタ(読み書き兼用トランジスタ)を用いているが、このスイッチ手段としては、必要に応じて電流を遮断/導通させる機能を有する様々な手段を適用することができる。また、スイッチ手段は、書き込み電流を制御するためのトランジスタ、及び読み出し電流を制御するためのトランジスタといった2つのトランジスタによって構成されてもよい。
1…磁気メモリ、2…記憶部、3…記憶領域、4…TMR素子、5…磁気ヨーク、5b…第1のビームヨーク、5c…ピラーヨーク、5d…第2のビームヨーク、6…半導体層、7…配線層、8…磁性材料層、11…ビット選択回路、12…ワード選択回路、13,14…ビット配線、15,19…ワード配線、16a〜16w…垂直配線、17a〜17f…電極、18a〜18g…水平配線、21…半導体基板、22,23,24…絶縁領域、31…領域内配線、31a〜31e…配線部分、32…読み書き兼用トランジスタ、32a…ドレイン領域、32b…ゲート電極、32c…ソース領域、35…配線、41…第1磁性層、42…非磁性絶縁層、43…第2磁性層、44…反強磁性層。