JP4969771B2 - 固体撮像装置及びそのキャパシタ調整方法 - Google Patents

Description

本発明は、固体撮像装置に関し、特に光電変換素子を含む画素が行列状に配置されてなる画素アレイ部の画素列ごとにキャパシタを含む信号処理回路が配置されてなる固体撮像装置と、そのキャパシタ調整方法とに関する。

光電変換素子を含む画素が行列状に配置されてなる固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＭＯＳ(Metal Oxide Semiconductor)型イメージセンサ、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ‐Ｙアドレス型固体撮像装置とに大別される。

また、ＣＣＤイメージセンサには、画素で光電変換して得た信号電荷を画素列ごとに配された垂直ＣＣＤで垂直転送し、さらに水平ＣＣＤで水平転送した後、当該水平ＣＣＤの転送先側端部に配された電荷検出部で電圧変換して得られる各信号電圧を順次読み出すいわゆる水平ＣＣＤ方式のものと、画素で光電変換して得た信号電荷を画素列ごとに配された垂直ＣＣＤで転送し、各垂直画素列毎に垂直ＣＣＤの後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出すいわゆる水平スキャン方式のものとがある。

ＭＯＳ型イメージセンサや、水平スキャン方式のＣＣＤイメージセンサには、例えば、画素の固定パターンノイズを除去する処理を行うＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路等を含む信号処理回路が垂直画素列ごとに配されている（例えば、特許文献１参照）。また、Ａ／Ｄ（アナログ／デジタル）変換器を含む信号処理回路を垂直画素列ごとに配した構成のものもある。

特開平６−９７４１４号公報

特許文献１記載のＭＯＳ型イメージセンサにおいて、ＣＤＳ回路等を含む信号処理回路は、垂直信号線の一端に接続されることになるために、画素の列数に対応した数の信号処理回路が必要になる。したがって、チップサイズを小さくするために、画素アレイ部のサイズを小さくした場合に、信号処理回路もそれに合わせて小さくする必要がある。特許文献１記載のような信号処理回路では、ＣＤＳ処理やＡ／Ｄ変換処理を行う上でキャパシタが必要不可欠であり、キャパシタが回路部分の面積の多くを占めることになるため、画素アレイ部のサイズの縮小化に合わせて信号処理回路の回路規模を縮小するにはキャパシタの占有面積を小さくする必要がある。

しかし、キャパシタの占有面積を小さくするということは、キャパシタの容量低下を招くことを意味する。上記ＣＤＳ回路やＡ／Ｄ変換器では、キャパシタの容量が大きい程、ノイズ除去の効果を上げることができる。したがって、ある程度のノイズ除去効果を得るためには、キャパシタの占有面積を小さくすることが難しいという課題がある。また、画素ピッチが狭くなると、その分だけ信号処理回路内のキャパシタを細長く形成せざるを得なくなるため、隣接する垂直画素列の信号処理回路との絶縁スペースを一定量確保すると、かえってキャパシタ面積が増大してしまう。

また、特許文献１のようなＣＤＳ回路では、高精細化に伴って画素数が増えると、列数すなわち信号処理回路の数が増え、その出力負荷が増大するため、キャパシタとしてより大きい容量のものが必要になる。しかし、上述したように、キャパシタの容量が大きくなれば、やはりキャパシタの占有面積が大きくなってしまう。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、画素列ごとに配される信号処理回路の回路面積を大きくすることなく、当該信号処理回路に含まれるキャパシタの容量増大を可能とした固体撮像装置と、そのキャパシタ調整方法とを提供することにある。

本発明による固体撮像装置のキャパシタ調整方法は、光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素から出力される信号の処理に用いるキャパシタを含み、前記画素アレイ部の画素列ごとに配された信号処理回路と、を備え、前記信号処理回路に含まれる前記キャパシタが、基板にコンタクトをとるために形成された金属配線の頭部の上面および側面に容量が形成されたスタックキャパシタを複数、行列状に配置して構成された、固体撮像装置の前記キャパシタの容量値を調整する方法であって、前記キャパシタを構成する複数のスタックキャパシタの行方向の数を、前記画素の行方向のピッチに合わせて調整し、前記キャパシタの容量値を、前記複数のスタックキャパシタの列方向の数と、各スタックキャパシタの前記金属配線の頭部の側面の高さと、を変えることで調整する。
本発明による固体撮像装置は、光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素から出力される信号の処理に用いるキャパシタを含み、前記画素アレイ部の画素列ごとに配された信号処理回路と、を備え、前記信号処理回路の各々に含まれる前記キャパシタが、基板にコンタクトをとるために形成された金属配線の頭部の上面および側面に容量が形成されたスタックキャパシタを複数、行列状に配置して構成され、前記キャパシタを構成する複数のスタックキャパシタを行方向に並べる数が、前記画素の行方向のピッチに合わせて決められており、前記複数のスタックキャパシタを列方向に並べる数と、前記スタックキャパシタの前記金属配線の頭部の側面の高さとが、前記キャパシタの容量値に応じて決められている。

上記構成の固体撮像装置において、スタックキャパシタまたはトレンチキャパシタは、平面的な面積の大きさのみによって容量値が決まるのではなく、深さ（高さ）方向における面積の大きさによっても容量値が決まる３次元的な構造となっているため、平面的な面積を大きくしなくても、深さ方向の面積が加味される分だけ容量値を大きく設定できる。また、深さ方向の面積を大きくすれば、その分だけ平面的な面積を小さくできるため、キャパシタの平面的な占有面積を小さくできる。

本発明によれば、画素アレイ部の画素列ごとに配される信号処理回路に含まれるキャパシタとして、スタックキャパシタまたはトレンチキャパシタを用いることにより、キャパシタの平面的な占有面積、ひいては信号処理回路の回路規模を小さくすることができるため、画素アレイ部のサイズの縮小と合わせてチップサイズを縮小できる。また、キャパシタの平面的な占有面積を変えることなく、換言すれば信号処理回路の回路規模を大きくすることなく、キャパシタの容量値を増大できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の一例を示すブロック図である。図１に示すように、光電変換素子を含む画素１１、当該画素１１が行列状に２次元配置されてなる画素アレイ部１２、定電流部１３、垂直選択回路１４、信号処理回路であるカラム回路１５、水平選択回路１６、水平信号線１７、出力回路１８およびタイミングジェネレータ（ＴＧ）１９等を有する構成となっている。画素アレイ部１２には、垂直画素列ごとに垂直信号線１２１が配線されている。

図２は、ある画素列のある１つの画素１１についての信号出力系の具体的な構成を示す回路図である。図２から明らかなように、画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１４として、例えばＮｃｈＭＯＳトランジスタを用いている。

転送トランジスタ１１２は、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）をＦＤ（フローティングディフュージョン）部１１５に転送する。リセットトランジスタ１１３は、ＦＤ部１１５と電源ＶＤＤとの間に接続され、フォトダイオード１１１からの信号電荷の転送に先立ってＦＤ部１１５の電位をリセットする。増幅トランジスタ１１４は、リセットトランジスタ１１３によるリセット後のＦＤ部１１５の電位をリセットレベルとして、さらに転送トランジスタ１１２による転送後のＦＤ部１１５の電位を信号レベルとしてそれぞれ垂直信号線１２１に出力する。

なお、ここでは、画素１１が転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素構成の場合を例に挙げて説明したが、画素１１としては３トランジスタ構成のものに限られるものではなく、増幅トランジスタ１１４と垂直信号線１２１との間に接続されて画素１１を選択するための選択トランジスタを有する４トランジスタ構成のものを用いることも可能である。

図１において、定電流部１３は、ＭＯＳトランジスタを用いた例えばカレントミラー回路によって構成され、垂直画素列ごとに配線された垂直信号線１２１の各一端側に接続されることで、画素１１中の増幅トランジスタ１１４とソースフォロア回路を形成する。

垂直選択回路１４は、シフトレジスタなどによって構成され、画素１１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。

［実施例１］
カラム回路１５は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路１５１（以下、「Ｓ／Ｈ、ＣＤＳ回路１５１」と記す）を有している。このＳ／Ｈ、ＣＤＳ回路１５１をカラム回路１５の実施例１に係る信号処理回路として説明する。

図２に示すように、Ｓ／Ｈ、ＣＤＳ回路１５１は、一端が垂直信号線１２１に接続されたキャパシタＣ１１と、このキャパシタＣ１１の他端に一端が接続されたスイッチ素子Ｓ１１と、このスイッチ素子Ｓ１１の他端と基準電位、例えば接地電位との間に接続されたキャパシタＣ１２と、スイッチ素子Ｓ１１の他端とクランプ電位Ｖｃｌｕｍｐとの間に接続されたスイッチ素子Ｓ１２とを有する回路構成となっている。

次いで、上記構成のＳ／Ｈ、ＣＤＳ回路１５１の回路動作について説明する。画素１１からＦＤ部１１５のリセット時のリセットレベルが垂直信号線１２１を通して出力され、当該リセットレベルがキャパシタＣ１１にクランプされる。続いて、フォトダイオード１１１から信号電荷が転送されたときのＦＤ部１１５の信号レベルが垂直信号線１２１を通して出力されることで、リセットレベルと信号レベルとの差分がサンプリングされ、キャパシタＣ１２にホールドされる。このように、リセットレベルと信号レベルとの差分をとることにより、キャパシタＣ１２には固定パターンノイズの抑圧された画素信号が保持される。

再び図１において、水平選択回路１６は、シフトレジスタなどによって構成され、カラム回路１５を通して出力される各画素１１の信号を順次選択して水平信号線１７に出力させる。図２では、スイッチ素子Ｓ１１，Ｓ１２およびキャパシタＣ１２の共通接続ノードであるノードＮ１１の電位が、ノイズ除去後の画素１１の信号となる。この信号は、水平選択スイッチＨＳＷを通して水平信号線１７に出力される。なお、図１では、図面の簡略化のため、水平選択スイッチＨＳＷについては図示を省略している。この水平選択スイッチＨＳＷは、水平選択回路１６によって列単位で順次オン／オフ駆動される。

水平選択回路１６による選択駆動により、カラム回路１５が列ごとに順次出力される画素１１の信号は、水平信号線１７を通して出力回路１８に供給され、当該出力回路１８で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１９は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１４、カラム回路１５および水平選択回路１６などの駆動制御を行う。

上記構成のＣＭＯＳイメージセンサにおいて、本実施形態では、カラム回路１５（本例では、Ｓ／Ｈ、ＣＤＳ回路１５１）を構成するキャパシタＣ１１，Ｃ１２の少なくとも一方、好ましくは両方として、従来の平面型キャパシタに代えてスタックキャパシタまたはトレンチキャパシタを用いた点を特徴としている。これらスタックキャパシタまたはトレンチキャパシタは共に３次元的に高さ（深さ）を有しており、表面積を拡大させることによって２次元的な面積を抑えつつ容量値の増大を可能にする。

（スタックキャパシタ）
図３は、スタックキャパシタの構成の一例を示す断面図である。図３に示すように、スタックキャパシタは、シリコン基板２１の例えばｎ型拡散層２２に電気的なコンタクトをとるために形成された断面Ｔ字状の金属配線２３と、当該金属配線２３の頭部２３Ａの周囲に配された絶縁膜２４と、金属配線２３の頭部２３Ａ上に絶縁膜２４を介して形成された例えばポリシリコンからなる抵抗が低い蓄積電極２５とを有するＭＩＭ(Metal Insulator Metal)構造のキャパシタとなっている。

このスタックキャパシタでは、金属配線２３の頭部２３Ａを覆うように配された絶縁膜２４がキャパシタ部分となる。すなわち、スタックキャパシタは、金属配線２３の頭部２３Ａの上面および側面に沿ってキャパシタ部分（絶縁膜２４）を有することで３次元的なキャパシタとなっている。そして、金属配線２３の頭部２３Ａの上面の面積を変えずに、側面の高さを高くすることによって表面積を拡大させることで、２次元的な面積を抑えつつ容量値を増大させることが可能となる。

（トレンチキャパシタ）
図４は、トレンチキャパシタの構成の一例を示す断面図である。図４に示すように、トレンチキャパシタは、シリコン基板３１の深さ方向に形成されたトレンチ３２と、このトレンチ３２の表面に形成された濃度が濃く、抵抗が低いｎ層３３と、このｎ層３３の表面に沿って形成された絶縁膜３４と、トレンチ３２内にｎ層３３および絶縁膜３４を介して埋め込まれた蓄積電極３５とを有するＭＩＭ構造のキャパシタとなっている。

このトレンチキャパシタでは、ｎ層３３の表面に沿って形成された絶縁膜３４がキャパシタ部分となる。すなわち、トレンチキャパシタは、トレンチ３２の周壁面および底面に沿ってキャパシタ部分（絶縁膜３４）を有することで３次元的なキャパシタとなっている。そして、トレンチ３２の底面の面積を変えずに、周壁面の高さを高く（トレンチ３２の深さを深く）することによって表面積を拡大させることで、２次元的な面積を抑えつつ容量値を増大させることが可能となる。

スタックキャパシタまたはトレンチキャパシタ（以下、「スタック／トレンチキャパシタ」と記す）を用いてＣＤＳ回路１５１のキャパシタＣ１１，Ｃ１２を形成するに当たっては、キャパシタＣ１１，Ｃ１２の各々を単一のスタック／トレンチキャパシタで形成することも可能である。スタックキャパシタの場合は、そのキャパシタ電極の下部にトランジスタ回路を形成して面積を節約することができる。

ただし、ここで用いる数百ｆＦ〜数ｐＦというような大きなスタック／トレンチキャパシタは現在実用化されていない。それよりも、複数のスタック／トレンチキャパシタ、好ましくは図５に示すように、同じ容量値を持つ小さなスタック／トレンチキャパシタを２次元的に多数配置するのが好ましい。ただし、複数のスタック／トレンチキャパシタの容量値が必ずしも同じである必要はなく、複数のスタック／トレンチキャパシタの容量値をそれぞれ異ならせることも可能である。

上述したように、画素アレイ部１２の垂直画素列ごとに配されるカラム回路１５に含まれるキャパシタ、本例ではＳ／Ｈ、ＣＤＳ回路１５１のキャパシタＣ１１，Ｃ１２を、従来の平面型キャパシタに代えて、スタック／トレンチキャパシタを用いて形成することで、当該スタック／トレンチキャパシタが、平面的な面積の大きさのみによって容量値が決まるのではなく、高さ／深さ方向における面積の大きさによっても容量値が決まる３次元的な構造となっているため、平面的な面積を大きくしなくても、深さ方向の面積が加味される分だけ容量値を大きく設定できる。また、高さ／深さ方向の面積を大きくすれば、その分だけ平面的な面積を小さくできるため、キャパシタの平面的な占有面積を小さくできる。これにより、キャパシタＣ１１，Ｃ１２の平面的な占有面積、ひいてはＳ／Ｈ、ＣＤＳ回路１５１の回路規模を小さくすることができるため、画素アレイ部１２のサイズの縮小と合わせて、本ＣＭＯＳイメージセンサのチップサイズを縮小できる。

また、キャパシタＣ１１，Ｃ１２の平面的な占有面積を変えることなく、換言すればＳ／Ｈ、ＣＤＳ回路１５１の回路規模を大きくすることなく、キャパシタＣ１１，Ｃ１２の容量値を増大できるため、画素１１の固定パターンノイズの除去効果を上げることができる。しかも、高精細化に伴って画素数が増えると、垂直信号線１２１に接続される画素数が増え、Ｓ／Ｈ、ＣＤＳ回路１５１のキャパシタＣ１１，Ｃ１２への負荷が増大することで、当該キャパシタＣ１１，Ｃ１２としてより大きい容量値のものが必要になったとしても、キャパシタＣ１１，Ｃ１２の平面的な占有面積を変えることなく容量値を増大できることで、より多画素化（高精細化）に対して容易に対処可能となる。

スタック／トレンチキャパシタは、ＤＲＡＭで実用化されているが、これは数十ｆＦ程度の小さな容量を持つものであり、ここで用いるような１ｐＦ程度の大きな容量を持つものは実用化されていない。当然、固体撮像装置の画素列ごとに配された信号処理回路に適用されてはいない。しかし、図５に示すように、数十ｆＦ程度の小さなスタック／トレンチキャパシタを、幅の細い領域にキャパシタ列として多数並べることによって、固体撮像装置の小さな画素ピッチの列ごとにおさまり、しかも製造しやすい信号処理回路を作ることができる。このように同じ容量値を持つ小さなスタック／トレンチキャパシタを２次元的に多数配置してキャパシタＣ１１，Ｃ１２を形成することで、単一のスタック／トレンチキャパシタで形成するのに比べて、小さなスタック／トレンチキャパシタの個数を選択することによって任意の大きな容量値を精度良く作ることができるとともに、容量値のばらつきを抑えることができるという利点もある。

さらに、画素サイズが異なる固体撮像装置に対しても、幅方向に並べるスタック／トレンチキャパシタの数を画素ピッチに合わせて調整し、容量は長さ方向の数で調整することで、再設計の手間無く、容易に適用することができる。また、平面キャパシタでは境界部の影響が大きく、固体撮像装置の細い画素ピッチで並べる場合、この見積もりが不正確だったり、分離幅を大きくとらなければならなかったりするが、同容量の小さなスタック／トレンチキャパシタを多数並べて大きなキャパシタをつくることで、境界部の影響が十分小さくなり、単純にスタック／トレンチキャパシタの個数で容量を設計することができ、分離幅も小さく済む。

なお、ここでは、Ｓ／Ｈ、ＣＤＳ回路１５１のキャパシタＣ１１，Ｃ１２の両方を、スタック／トレンチキャパシタを用いて形成するとしたが、いずか一方のみをスタック／トレンチキャパシタを用いて形成し、２次元型キャパシタ（平面型キャパシタ）と３次元型キャパシタとを混在させた構成を採ることも可能である。

［実施例２］
実施例１では、カラム回路１５としてＳ／Ｈ、ＣＤＳ回路１５１を用いる場合を例に挙げたが、本実施例２では、カラム回路１５としてＡ／Ｄ（アナログ／デジタル）変換回路１５２を用いるものとする。このＡＤ変換回路１５２も、画素アレイ部１２の垂直画素列ごとに配されることになる。

図６は、カラム回路１５の実施例２に係るＡ／Ｄ変換回路１５２の構成の一例を示す回路図である。図６に示すように、Ａ／Ｄ変換回路１５２は、２段のチョッパ型の比較器４１，４２とラッチ回路４３を用いた構成となっており、画素１１から垂直信号線１２１を通して出力されるアナログの信号を、画素１１の固定パターンノイズを抑圧しながらデジタルの信号に変換して出力する。図６から明らかなように、Ａ／Ｄ変換回路１５２でも、例えば３個のキャパシタＣ２１〜Ｃ２３が用いられている。

続いて、上記構成のＡ／Ｄ変換回路１５２の回路動作について説明する。先ず、画素１１からリセットレベルが出力されるとき、当該リセットレベルを取り込むスイッチＳ２３を閉じ、次いで比較器４１，４２の各スイッチＳ２１，Ｓ２２を同時に閉じ、しかる後スイッチＳ２１を先に開き、次いでスイッチＳ２２を開く。

次に、画素１１から信号レベルが出力されるとき、スイッチＳ２３によって当該信号レベルをサンプリングし、サンプリングが完了したらスイッチＳ２３を開き、ランプ（ＲＡＭＰ）波形をした基準電圧ＶｒｅｆをスイッチＳ２４を通して与える。すると、ランプ波形に応じてやがて、Ａ／Ｄ変換回路１５２の入力電圧が、比較器４１，４２の閾値電圧を越えるため、２段目の比較器４２の出力が反転する。そのときのｎビットカウンタ（図示せず）のカウント値が画素の信号となる。この信号の値がラッチ回路４３に記憶される。

このＡ／Ｄ変換回路１５２を構成するキャパシタＣ２１〜Ｃ２３の少なくとも一つを、実施例１で説明したと同様の構成のスタック／トレンチキャパシタを用いて、即ち好ましくは同じ容量値を持つ小さなスタック／トレンチキャパシタを２次元的に多数配置して形成するようにする。

このように、カラム回路１５としてＡ／Ｄ変換回路１５２を用いた構成のＣＭＯＳイメージセンサにおいても、Ａ／Ｄ変換回路１５２のキャパシタＣ２１〜Ｃ２３を、従来の平面型キャパシタに代えて、スタック／トレンチキャパシタを用いて形成することで、キャパシタＣ２１〜Ｃ２３の平面的な占有面積、ひいてはＡ／Ｄ変換回路１５２の回路規模を小さくすることができるため、画素アレイ部１２のサイズの縮小と合わせて、本ＣＭＯＳイメージセンサのチップサイズを縮小できる。また、キャパシタＣ２１〜Ｃ２３の平面的な占有面積を変えることなく、換言すればＡ／Ｄ変換回路１５２の回路規模を大きくすることなく、キャパシタＣ２１〜Ｃ２３の容量値を増大できるため、画素１１の固定パターンノイズの低減効果を上げることができる。

なお、ここでは、Ａ／Ｄ変換回路１５２のキャパシタＣ２１〜Ｃ２３の全てを、スタック／トレンチキャパシタを用いて形成するとしたが、いずか一つあるいは二つをスタック／トレンチキャパシタを用いて形成し、残りを従来の平面型キャパシタとし、２次元型キャパシタと３次元型キャパシタとを混在させた構成を採ることも可能である。

図７は、実施例２の変形例に係るＡ／Ｄ変換回路１５３の構成の一例を示す回路図である。本変形例では、ラッチ回路４３としてＤＲＡＭ４４を用いた構成となっている。そして、このＤＲＡＭ４４のキャパシタについては、実施例１で説明したと同様の構成のスタック／トレンチキャパシタを配置して形成するようにする。キャパシタＣ２１〜Ｃ２３にはスタック／トレンチキャパシタを２次元的に多数配置し、ＤＲＡＭ４４には同一のスタック／トレンチキャパシタを１ｂｉｔ当たり１個ずつ配置することで、同一の工程で全く異なる大きさと目的のキャパシタを作り分け、ＤＲＡＭの混載を無駄なく実現することができる。

なお、上記実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、ＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置全般、さらには画素で光電変換された信号電荷を垂直画素列ごとに配された垂直転送部で転送した後、各垂直列毎に垂直転送部の後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査によって順次読み出す水平スキャン方式の固体撮像装置にも適用可能である。

本発明に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像装置の撮像デバイスとして用いることができる他、カメラ付き携帯電話などの携帯機器の撮像デバイスとしても用いることができる。

本発明が適用されるＣＭＯＳイメージセンサの構成の一例を示すブロック図である。 １つの画素の画素回路および実施例１に係るＣＤＳ回路の構成の一例を示す回路図である。 スタックキャパシタの構成の一例を示す断面図である。 トレンチキャパシタの構成の一例を示す断面図である。 スタック／トレンチキャパシタの具体例を示す構成図である。 実施例２に係るＡ／Ｄ変換回路の構成の一例を示す回路図である。 実施例２の変形例に係るＡ／Ｄ変換回路の構成の一例を示す回路図である。

符号の説明

１１…画素、１２…画素アレイ部、１３…定電流部、１４…垂直選択回路、１５…Ｓ／Ｈ、ＣＤＳ回路１５１、１６…水平選択回路、１９…タイミングジェネレータ、１５１…ＣＤＳ（相関二重サンプリング）回路、１５２，１５３…Ａ／Ｄ変換回路

Claims (5)

1. 光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素から出力される信号の処理に用いるキャパシタを含み、前記画素アレイ部の画素列ごとに配された信号処理回路と、を備え、前記信号処理回路に含まれる前記キャパシタが、基板にコンタクトをとるために形成された金属配線の頭部の上面および側面に容量が形成されたスタックキャパシタを複数、行列状に配置して構成された、
   固体撮像装置の前記キャパシタの容量値を調整する方法であって、
   前記キャパシタを構成する複数のスタックキャパシタの行方向の数を、前記画素の行方向のピッチに合わせて調整し、
   前記キャパシタの容量値を、前記複数のスタックキャパシタの列方向の数と、各スタックキャパシタの前記金属配線の頭部の側面の高さと、を変えることで調整する、
   固体撮像装置のキャパシタ調整方法。
2. 前記信号処理回路は、サンプルホールド回路および相関二重サンプリング回路である
   請求項１記載の固体撮像装置のキャパシタ調整方法。
3. 前記信号処理回路は、前記キャパシタを含むアナログ／デジタル変換回路である
   請求項１記載の固体撮像装置のキャパシタ調整方法。
4. 前記アナログ／デジタル変換回路は、アナログ／デジタル変換後の信号を記憶するＤＲＡＭを有し、当該ＤＲＡＭのキャパシタが、前記複数のスタックキャパシタからなるキャパシタである
   請求項３記載の固体撮像装置のキャパシタ調整方法。
5. 光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部の各画素から出力される信号の処理に用いるキャパシタを含み、前記画素アレイ部の画素列ごとに配された信号処理回路と、
   を備え、
   前記信号処理回路の各々に含まれる前記キャパシタが、基板にコンタクトをとるために形成された金属配線の頭部の上面および側面に容量が形成されたスタックキャパシタを複数、行列状に配置して構成され、
   前記キャパシタを構成する複数のスタックキャパシタを行方向に並べる数が、前記画素の行方向のピッチに合わせて決められており、
   前記複数のスタックキャパシタを列方向に並べる数と、前記スタックキャパシタの前記金属配線の頭部の側面の高さとが、前記キャパシタの容量値に応じて決められている
   固体撮像装置。

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