JP3194375B2 - 特性評価用半導体装置および特性評価方法 - Google Patents
特性評価用半導体装置および特性評価方法Info
- Publication number
- JP3194375B2 JP3194375B2 JP36291098A JP36291098A JP3194375B2 JP 3194375 B2 JP3194375 B2 JP 3194375B2 JP 36291098 A JP36291098 A JP 36291098A JP 36291098 A JP36291098 A JP 36291098A JP 3194375 B2 JP3194375 B2 JP 3194375B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- capacitance
- semiconductor device
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は特性評価用半導体装
置および特性評価方法に関し、さらに言えば、半導体記
憶装置などに使用される容量素子の特性を測定する特性
評価用半導体装置および特性評価方法に関する。
置および特性評価方法に関し、さらに言えば、半導体記
憶装置などに使用される容量素子の特性を測定する特性
評価用半導体装置および特性評価方法に関する。
【0002】
【従来の技術】近年、半導体記憶装置は微細化・高集積
化が進んでおり、それに伴って、1ビットあたりのメモ
リセル面積を小さくすることが要求されている。特に、
ダイナミック・ランダム・アクセス・メモリ(Dynamic
Random Access Memory:DRAM)の場合、メモリセル
を構成する容量素子は、1メモリセル当たりの面積が小
さくなっても所定の容量値を持っていなければならな
い。このため、容量値を確保しながら小型化を可能とす
る新しい容量素子形成技術が種々提案・開発されてい
る。例えば、高誘電体膜を用いた容量素子製造技術、ヘ
ミスフェリカル・グレイン(Hemispherical Grain:H
SG)シリコンを用いた容量素子電極製造技術などがそ
の代表として挙げられる。
化が進んでおり、それに伴って、1ビットあたりのメモ
リセル面積を小さくすることが要求されている。特に、
ダイナミック・ランダム・アクセス・メモリ(Dynamic
Random Access Memory:DRAM)の場合、メモリセル
を構成する容量素子は、1メモリセル当たりの面積が小
さくなっても所定の容量値を持っていなければならな
い。このため、容量値を確保しながら小型化を可能とす
る新しい容量素子形成技術が種々提案・開発されてい
る。例えば、高誘電体膜を用いた容量素子製造技術、ヘ
ミスフェリカル・グレイン(Hemispherical Grain:H
SG)シリコンを用いた容量素子電極製造技術などがそ
の代表として挙げられる。
【0003】他方、半導体製造ラインにおいては、半導
体記憶装置の微細化に伴うプロセスの高度化・複雑化に
対応して、製造工程の途中での品質を検査・監視するた
めの技術が重要となっている。これは、例えば、ウェハ
の外観検査技術に代表される。製造ライン途中のある製
造工程でゴミが発生した場合、その製造工程を通過した
時点で半導体記憶装置は不良となる。したがって、その
半導体記憶装置を最終の製造工程まで至らしめることは
無駄であり、コストの上昇につながる。そればかりか、
そのゴミの発生した製造工程を他の半導体記憶装置が通
過した場合、その半導体記憶装置も不良となってしまう
可能性が高い。それを回避するためには、ゴミの発生を
より迅速に発見することが重要となる。そこで、半導体
製造ラインにおいては、それぞれの製造工程の要所要所
でウェハの外観検査を行うことにより、半導体記憶装置
の品質を製造工程毎に監視している。
体記憶装置の微細化に伴うプロセスの高度化・複雑化に
対応して、製造工程の途中での品質を検査・監視するた
めの技術が重要となっている。これは、例えば、ウェハ
の外観検査技術に代表される。製造ライン途中のある製
造工程でゴミが発生した場合、その製造工程を通過した
時点で半導体記憶装置は不良となる。したがって、その
半導体記憶装置を最終の製造工程まで至らしめることは
無駄であり、コストの上昇につながる。そればかりか、
そのゴミの発生した製造工程を他の半導体記憶装置が通
過した場合、その半導体記憶装置も不良となってしまう
可能性が高い。それを回避するためには、ゴミの発生を
より迅速に発見することが重要となる。そこで、半導体
製造ラインにおいては、それぞれの製造工程の要所要所
でウェハの外観検査を行うことにより、半導体記憶装置
の品質を製造工程毎に監視している。
【0004】容量素子の形成に関しても、上記のような
高度な技術の適用に伴い、製造工程途中で容量素子の電
気的特性(以下、特性という)を測定する技術がより重
要となる。容量値や容量絶縁膜に流れるリーク電流など
の容量素子の特性を最も確実に測定する方法は、容量素
子に実際に電圧を印加して容量素子を動作させ、容量素
子の特性を直接調べることである。しかしながら、メモ
リセル内部の容量素子の特性を直接に測定することは困
難である。
高度な技術の適用に伴い、製造工程途中で容量素子の電
気的特性(以下、特性という)を測定する技術がより重
要となる。容量値や容量絶縁膜に流れるリーク電流など
の容量素子の特性を最も確実に測定する方法は、容量素
子に実際に電圧を印加して容量素子を動作させ、容量素
子の特性を直接調べることである。しかしながら、メモ
リセル内部の容量素子の特性を直接に測定することは困
難である。
【0005】そこで、従来より、メモリセル内部の容量
素子と実質的に等価な容量素子を持つ特性評価用半導体
装置をウェハ上に形成し、この半導体装置の容量素子を
評価素子として用いる方法がある。
素子と実質的に等価な容量素子を持つ特性評価用半導体
装置をウェハ上に形成し、この半導体装置の容量素子を
評価素子として用いる方法がある。
【0006】図10は、従来の特性評価用半導体装置の
一例を示す。
一例を示す。
【0007】図10の半導体装置では、評価素子として
動作する容量素子120が形成されたp型シリコン基板
101を備えている。この基板101の表面にはn型拡
散層102が形成されており、拡散層102は酸化シリ
コンからなる分離絶縁膜103により図示しない他の素
子から分離されている。
動作する容量素子120が形成されたp型シリコン基板
101を備えている。この基板101の表面にはn型拡
散層102が形成されており、拡散層102は酸化シリ
コンからなる分離絶縁膜103により図示しない他の素
子から分離されている。
【0008】拡散層102の上には酸化シリコンからな
る第1層間絶縁膜104が形成されており、第1層間絶
縁膜104は分離絶縁膜103の表面を覆っている。第
1層間絶縁膜104にはコンタクト孔105が形成され
ており、コンタクト孔105から拡散層102の表面が
露出している。
る第1層間絶縁膜104が形成されており、第1層間絶
縁膜104は分離絶縁膜103の表面を覆っている。第
1層間絶縁膜104にはコンタクト孔105が形成され
ており、コンタクト孔105から拡散層102の表面が
露出している。
【0009】第1層間絶縁膜104の上には、n型多結
晶シリコンからなる電極106が選択的に形成されてい
る。電極106は、コンタクト孔105を介して拡散層
102に電気的に接続されている。
晶シリコンからなる電極106が選択的に形成されてい
る。電極106は、コンタクト孔105を介して拡散層
102に電気的に接続されている。
【0010】電極106の上には窒化シリコンからなる
容量絶縁膜107が選択的に形成されている。この容量
絶縁膜107は、電極106の露出面の全体を覆うと共
に、延在して第1層間絶縁膜104の表面の一部を覆っ
ている。容量絶縁膜107の上にはn型多結晶シリコン
からなる電極108が形成されている。電極108は、
容量絶縁膜107と完全に重なるように形成されてい
て、容量絶縁膜107を介して電極106に対向して配
置されている。それらの電極106、容量絶縁膜107
および電極108により容量素子120が構成される。
容量絶縁膜107が選択的に形成されている。この容量
絶縁膜107は、電極106の露出面の全体を覆うと共
に、延在して第1層間絶縁膜104の表面の一部を覆っ
ている。容量絶縁膜107の上にはn型多結晶シリコン
からなる電極108が形成されている。電極108は、
容量絶縁膜107と完全に重なるように形成されてい
て、容量絶縁膜107を介して電極106に対向して配
置されている。それらの電極106、容量絶縁膜107
および電極108により容量素子120が構成される。
【0011】層間絶縁膜104の上には、酸化シリコン
膜からなる第2層間絶縁膜109が形成されている。第
2層間絶縁膜109は、電極108の表面の全体を覆っ
ている。
膜からなる第2層間絶縁膜109が形成されている。第
2層間絶縁膜109は、電極108の表面の全体を覆っ
ている。
【0012】第2層間絶縁膜109の上には、アルミな
どの導電性材料からなる上層配線110a、110bが
形成されている。上層配線110aは、第2層間絶縁膜
109を貫通するコンタクト孔112aを介して電極1
08に電気的に接続されている。上層配線110bは、
第1および第2の層間絶縁膜104、109を共に貫通
するコンタクト孔112bを介して拡散層102に接続
されており、それにより拡散層102を介して電極10
6に電気的に接続されている。
どの導電性材料からなる上層配線110a、110bが
形成されている。上層配線110aは、第2層間絶縁膜
109を貫通するコンタクト孔112aを介して電極1
08に電気的に接続されている。上層配線110bは、
第1および第2の層間絶縁膜104、109を共に貫通
するコンタクト孔112bを介して拡散層102に接続
されており、それにより拡散層102を介して電極10
6に電気的に接続されている。
【0013】図10の従来の半導体装置では、電極10
6と電極108は上層配線110a、110bに電気的
に接続されているので、評価素子である容量素子120
の特性を測定するには、上層配線110a、110bに
所定の測定器を接続すればよい。こうして、測定された
特性がメモリセル内部の容量素子の特性となる。
6と電極108は上層配線110a、110bに電気的
に接続されているので、評価素子である容量素子120
の特性を測定するには、上層配線110a、110bに
所定の測定器を接続すればよい。こうして、測定された
特性がメモリセル内部の容量素子の特性となる。
【0014】関連する他の従来技術としては、特開平5
−102264号公報に開示されたDRAMセルの容量
測定方法がある。
−102264号公報に開示されたDRAMセルの容量
測定方法がある。
【0015】特開平5−102264号公報に開示され
た容量測定方法では、テストチップ内部にDRAMセル
と同じ構造のキャパシタを形成している。キャパシタは
ストレージノード、誘電体膜およびセルプレートから構
成され、ストレージノードは素子形成領域と電気的に接
続されている。さらに、絶縁膜を貫通するコンタクト孔
を介してセルプレートおよび素子形成領域にそれぞれ電
気的に接続される2つの電極が設けられている。そし
て、それらの電極間に電圧を印加することにより、キャ
パシタの容量値が測定される。
た容量測定方法では、テストチップ内部にDRAMセル
と同じ構造のキャパシタを形成している。キャパシタは
ストレージノード、誘電体膜およびセルプレートから構
成され、ストレージノードは素子形成領域と電気的に接
続されている。さらに、絶縁膜を貫通するコンタクト孔
を介してセルプレートおよび素子形成領域にそれぞれ電
気的に接続される2つの電極が設けられている。そし
て、それらの電極間に電圧を印加することにより、キャ
パシタの容量値が測定される。
【0016】関連するさらに他の従来技術としては、特
開平6−260614号公報に開示されたメモリセル容
量の評価用半導体装置および評価方法がある。
開平6−260614号公報に開示されたメモリセル容
量の評価用半導体装置および評価方法がある。
【0017】特開平6−260614号公報に開示され
た評価用半導体装置および評価方法では、評価用半導体
装置が転送トランジスタおよびメモリセル容量からなる
メモリセルとMOSトランジスタとを備えており、MO
Sトランジスタのゲートがメモリセル容量を構成するセ
ルプレート電極に電気的に接続されている。そして、メ
モリセル容量のストレージ電極に電圧変化を与え、その
電圧変化に対するセルプレート電極の電圧変化をMOS
トランジスタの電流電圧特性または電流値変化から求め
ることにより、メモリセル容量の容量値またはリーク電
流が測定される。
た評価用半導体装置および評価方法では、評価用半導体
装置が転送トランジスタおよびメモリセル容量からなる
メモリセルとMOSトランジスタとを備えており、MO
Sトランジスタのゲートがメモリセル容量を構成するセ
ルプレート電極に電気的に接続されている。そして、メ
モリセル容量のストレージ電極に電圧変化を与え、その
電圧変化に対するセルプレート電極の電圧変化をMOS
トランジスタの電流電圧特性または電流値変化から求め
ることにより、メモリセル容量の容量値またはリーク電
流が測定される。
【0018】
【発明が解決しようとする課題】図10の従来の特性評
価用半導体装置では、電極106と電極108に直接に
測定器を接続することができないので、上層配線110
a、110bを介して測定器を接続して特性が測定され
る。この場合、特性を測定するためには、電極108を
形成した後に、上層配線110a、110bを形成する
必要がある。したがって、電極108の形成の直後、す
なわち、容量素子120の形成が完了した直後に特性を
測定することができないという問題がある。
価用半導体装置では、電極106と電極108に直接に
測定器を接続することができないので、上層配線110
a、110bを介して測定器を接続して特性が測定され
る。この場合、特性を測定するためには、電極108を
形成した後に、上層配線110a、110bを形成する
必要がある。したがって、電極108の形成の直後、す
なわち、容量素子120の形成が完了した直後に特性を
測定することができないという問題がある。
【0019】そして、メモリセル内部の容量素子の特性
に不具合が生じた場合、上層配線110a、110bを
形成した後に実施される容量素子120の特性の測定に
より漸く不具合が生じたことが判明する。したがって、
第2層間絶縁膜109の形成から上層配線110a、1
10bの形成に至る製造工程を経る分だけ不具合の発見
が遅れ、不具合への対処が遅れることになる。その結
果、不具合を生じた半導体記憶装置の容量素子の形成が
完了した後の製造工程が無駄となるばかりか、不具合の
発生から発見に至るまでの期間に不具合の原因となる製
造工程を通過した他の半導体記憶装置の大半が不良とな
る。よって、半導体製造ラインでの歩留まりが低下する
という問題がある。
に不具合が生じた場合、上層配線110a、110bを
形成した後に実施される容量素子120の特性の測定に
より漸く不具合が生じたことが判明する。したがって、
第2層間絶縁膜109の形成から上層配線110a、1
10bの形成に至る製造工程を経る分だけ不具合の発見
が遅れ、不具合への対処が遅れることになる。その結
果、不具合を生じた半導体記憶装置の容量素子の形成が
完了した後の製造工程が無駄となるばかりか、不具合の
発生から発見に至るまでの期間に不具合の原因となる製
造工程を通過した他の半導体記憶装置の大半が不良とな
る。よって、半導体製造ラインでの歩留まりが低下する
という問題がある。
【0020】特開平5−102264号公報に開示され
た容量測定方法では、ストレージノードに直接に電圧を
印加することができない。このため、キャパシタの容量
値を測定する際には、2つの電極間に電圧が印加され
る。これらの電極は、キャパシタの形成が完了した後に
形成される。したがって、図10の従来の特性評価用半
導体装置と同様に、キャパシタの形成が完了した直後に
特性を測定することができないという問題があり、さら
に、半導体製造ラインでの歩留まりが低下するという問
題がある。
た容量測定方法では、ストレージノードに直接に電圧を
印加することができない。このため、キャパシタの容量
値を測定する際には、2つの電極間に電圧が印加され
る。これらの電極は、キャパシタの形成が完了した後に
形成される。したがって、図10の従来の特性評価用半
導体装置と同様に、キャパシタの形成が完了した直後に
特性を測定することができないという問題があり、さら
に、半導体製造ラインでの歩留まりが低下するという問
題がある。
【0021】特開平6−260614号公報に開示され
た評価用半導体装置および評価方法では、MOSトラン
ジスタのゲートに電圧を印加し、その後にセルプレート
電極の電圧変化を測定している。そして、同公報には開
示されていないが、MOSトランジスタのゲートへの電
圧の印加やセルプレート電極の電圧測定のための配線が
実質的に必要となり、その配線はメモリセル容量の形成
が完了した後に形成されることになる。したがって、図
10の従来の特性評価用半導体装置と同様に、メモリセ
ル容量の形成が完了した直後に特性を測定することがで
きないという問題があり、さらに、半導体製造ラインで
の歩留まりが低下するという問題がある。
た評価用半導体装置および評価方法では、MOSトラン
ジスタのゲートに電圧を印加し、その後にセルプレート
電極の電圧変化を測定している。そして、同公報には開
示されていないが、MOSトランジスタのゲートへの電
圧の印加やセルプレート電極の電圧測定のための配線が
実質的に必要となり、その配線はメモリセル容量の形成
が完了した後に形成されることになる。したがって、図
10の従来の特性評価用半導体装置と同様に、メモリセ
ル容量の形成が完了した直後に特性を測定することがで
きないという問題があり、さらに、半導体製造ラインで
の歩留まりが低下するという問題がある。
【0022】そこで、本発明の目的は、容量素子の形成
が完了した直後に特性を測定することのできる特性評価
用半導体装置および特性評価方法を提供することにあ
る。
が完了した直後に特性を測定することのできる特性評価
用半導体装置および特性評価方法を提供することにあ
る。
【0023】本発明の他の目的は、半導体製造ラインで
の歩留まりを向上することのできる特性評価用半導体装
置および特性評価方法を提供することにある。
の歩留まりを向上することのできる特性評価用半導体装
置および特性評価方法を提供することにある。
【0024】
【課題を解決するための手段】(1) 本発明の第1の
特性評価用半導体装置は、半導体基板上に形成された導
電層と、前記導電層上に形成された層間絶縁膜と、前記
層間絶縁膜上に形成された第1電極と、前記第1電極と
離れて前記層間絶縁膜上に形成され、且つ前記導電層を
介して前記第1電極に電気的に接続された第2電極と、
前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、
前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、前
記容量絶縁膜上に前記第3電極と離れて形成され、且つ
前記容量絶縁膜を介して前記第2電極に対向して配置さ
れた第4電極とを備え、前記第1電極と前記容量絶縁膜
と前記第3電極が評価素子として動作する第1容量素子
を構成すると共に、前記第2電極と前記容量絶縁膜と前
記第4電極が第2容量素子を構成し、それぞれ表面の露
出する前記第3および第4の電極が測定端子対を形成
し、 前記第2および第4の電極間に所定の電圧を供給す
ることによって前記容量絶縁膜が絶縁破壊し、もって前
記第2および第4の電極間を短絡する導電経路が形成さ
れることを特徴とする。
特性評価用半導体装置は、半導体基板上に形成された導
電層と、前記導電層上に形成された層間絶縁膜と、前記
層間絶縁膜上に形成された第1電極と、前記第1電極と
離れて前記層間絶縁膜上に形成され、且つ前記導電層を
介して前記第1電極に電気的に接続された第2電極と、
前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、
前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、前
記容量絶縁膜上に前記第3電極と離れて形成され、且つ
前記容量絶縁膜を介して前記第2電極に対向して配置さ
れた第4電極とを備え、前記第1電極と前記容量絶縁膜
と前記第3電極が評価素子として動作する第1容量素子
を構成すると共に、前記第2電極と前記容量絶縁膜と前
記第4電極が第2容量素子を構成し、それぞれ表面の露
出する前記第3および第4の電極が測定端子対を形成
し、 前記第2および第4の電極間に所定の電圧を供給す
ることによって前記容量絶縁膜が絶縁破壊し、もって前
記第2および第4の電極間を短絡する導電経路が形成さ
れることを特徴とする。
【0025】(2)本発明の第1の特性評価用半導体装
置では、第1電極と容量絶縁膜と第3電極が第1容量素
子を構成し、第2電極と容量絶縁膜と第4電極が第2容
量素子を構成しており、第1電極と第2電極は導電層を
介して互いに電気的に接続されている。換言すれば、第
1および第2の容量素子は互いに直列に接続されてい
る。そして、第1容量素子が評価素子として動作すると
共に、それぞれ表面の露出する第3および第4の電極が
測定端子対を形成する。
置では、第1電極と容量絶縁膜と第3電極が第1容量素
子を構成し、第2電極と容量絶縁膜と第4電極が第2容
量素子を構成しており、第1電極と第2電極は導電層を
介して互いに電気的に接続されている。換言すれば、第
1および第2の容量素子は互いに直列に接続されてい
る。そして、第1容量素子が評価素子として動作すると
共に、それぞれ表面の露出する第3および第4の電極が
測定端子対を形成する。
【0026】このため、測定端子対を介して特性を測定
し、その測定された特性に第1および第2の容量素子の
容量値に応じた定数を乗算すれば、評価素子である第1
容量素子の特性を求め得る。そして、第3および第4の
電極が測定端子対を形成しているので、測定のための上
層配線や他の電極を必要としない。よって、第1容量素
子の形成が完了した直後に特性を測定することができ
る。
し、その測定された特性に第1および第2の容量素子の
容量値に応じた定数を乗算すれば、評価素子である第1
容量素子の特性を求め得る。そして、第3および第4の
電極が測定端子対を形成しているので、測定のための上
層配線や他の電極を必要としない。よって、第1容量素
子の形成が完了した直後に特性を測定することができ
る。
【0027】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【0028】さらに、前記第2および第4の電極間に所
定の電圧を供給することによって前記容量絶縁膜が絶縁
破壊し、もって前記第2および第4の電極間を短絡する
導電経路が形成される。このため、第2容量素子が導通
状態になるので、測定端子対を介して測定される特性が
第1容量素子の特性に相当する。したがって、第1容量
素子の特性を直接に測定できる。 好ましくは、前記第1
および第2の容量素子の容量値が互いに等しく設定され
てなる。この場合、第1および第2の容量素子を同じ構
成とすればよいので、特性評価用半導体装置の作製が容
易になる利点がある。さらに、第1容量素子の特性を算
出し易くなる利点もある。
定の電圧を供給することによって前記容量絶縁膜が絶縁
破壊し、もって前記第2および第4の電極間を短絡する
導電経路が形成される。このため、第2容量素子が導通
状態になるので、測定端子対を介して測定される特性が
第1容量素子の特性に相当する。したがって、第1容量
素子の特性を直接に測定できる。 好ましくは、前記第1
および第2の容量素子の容量値が互いに等しく設定され
てなる。この場合、第1および第2の容量素子を同じ構
成とすればよいので、特性評価用半導体装置の作製が容
易になる利点がある。さらに、第1容量素子の特性を算
出し易くなる利点もある。
【0029】
【0030】(3) 本発明の第1の特性評価用半導体
装置の好ましい例では、前記第1容量素子の容量値が前
記第2容量素子の容量値より大きく設定される。この場
合、測定端子対を介して第2および第4の電極間に所定
の電圧を容易に印加することができる利点がある。すな
わち、測定端子対間に電圧を印加した場合、測定端子対
間の電圧が分圧されて第1および第2の容量素子(すな
わち、第1および第3の電極間と第2および第4の電極
間)のそれぞれに印加される。それらの分圧されて印加
される電圧の値は、対応する第1および第2の容量素子
の容量値に対して反比例する。このため、第2および第
4の電極間に印加される電圧の値は、第1および第3の
電極間に印加される電圧の値より大きくなる。こうし
て、第2および第4の電極間に所定の電圧を容易に印加
することができるのである。
装置の好ましい例では、前記第1容量素子の容量値が前
記第2容量素子の容量値より大きく設定される。この場
合、測定端子対を介して第2および第4の電極間に所定
の電圧を容易に印加することができる利点がある。すな
わち、測定端子対間に電圧を印加した場合、測定端子対
間の電圧が分圧されて第1および第2の容量素子(すな
わち、第1および第3の電極間と第2および第4の電極
間)のそれぞれに印加される。それらの分圧されて印加
される電圧の値は、対応する第1および第2の容量素子
の容量値に対して反比例する。このため、第2および第
4の電極間に印加される電圧の値は、第1および第3の
電極間に印加される電圧の値より大きくなる。こうし
て、第2および第4の電極間に所定の電圧を容易に印加
することができるのである。
【0031】本発明の第1の特性評価用半導体装置の他
の好ましい例では、前記第1容量素子の容量値が前記第
2容量素子の容量値の10倍以上に設定される。この場
合、第2および第4の電極間に印加される電圧の値は、
第1および第3の電極間に印加される電圧の値の10倍
となる。したがって、第2および第4の電極間に所定の
電圧を一層容易に印加することができる利点がある。
の好ましい例では、前記第1容量素子の容量値が前記第
2容量素子の容量値の10倍以上に設定される。この場
合、第2および第4の電極間に印加される電圧の値は、
第1および第3の電極間に印加される電圧の値の10倍
となる。したがって、第2および第4の電極間に所定の
電圧を一層容易に印加することができる利点がある。
【0032】この例において、第2および第4の電極間
に電圧を印加するには、第4電極と半導体基板との間に
電圧を印加してもよい。その場合にも、容易に導通経路
を形成することができる。
に電圧を印加するには、第4電極と半導体基板との間に
電圧を印加してもよい。その場合にも、容易に導通経路
を形成することができる。
【0033】本発明の第1の半導体装置のさらに他の好
ましい例では、前記第4電極の所定の箇所に圧力を印加
することによって前記第4電極が変形すると共に前記容
量絶縁膜が破断し、もって前記第4電極が前記第2電極
に接触せしめられる。この場合、第2容量素子が導通状
態になるので、測定端子対を介して測定される特性が第
1容量素子の特性に相当する。したがって、第1容量素
子の特性を直接に測定できる利点がある。
ましい例では、前記第4電極の所定の箇所に圧力を印加
することによって前記第4電極が変形すると共に前記容
量絶縁膜が破断し、もって前記第4電極が前記第2電極
に接触せしめられる。この場合、第2容量素子が導通状
態になるので、測定端子対を介して測定される特性が第
1容量素子の特性に相当する。したがって、第1容量素
子の特性を直接に測定できる利点がある。
【0034】(4) 本発明の第2の特性評価用半導体
装置は、半導体基板上に形成された導電層と、前記導電
層上に形成された層間絶縁膜と、前記層間絶縁膜上に形
成された第1電極と、前記第1電極と離れて前記層間絶
縁膜上に形成され、且つ前記導電層を介して前記第1電
極に電気的に接続された第2電極と、前記第1電極の露
出面に沿って形成され、且つ前記第1電極の露出面に接
触せしめられた容量絶縁膜と、前記容量絶縁膜上に形成
され、且つその容量絶縁膜を介して前記第1電極に対向
する第3電極とを備え、前記第1電極と前記容量絶縁膜
と前記第3電極が評価素子として動作する第1容量素子
を構成し、それぞれ表面の露出する前記第2および第3
の電極が測定端子対を形成することを特徴とする。
装置は、半導体基板上に形成された導電層と、前記導電
層上に形成された層間絶縁膜と、前記層間絶縁膜上に形
成された第1電極と、前記第1電極と離れて前記層間絶
縁膜上に形成され、且つ前記導電層を介して前記第1電
極に電気的に接続された第2電極と、前記第1電極の露
出面に沿って形成され、且つ前記第1電極の露出面に接
触せしめられた容量絶縁膜と、前記容量絶縁膜上に形成
され、且つその容量絶縁膜を介して前記第1電極に対向
する第3電極とを備え、前記第1電極と前記容量絶縁膜
と前記第3電極が評価素子として動作する第1容量素子
を構成し、それぞれ表面の露出する前記第2および第3
の電極が測定端子対を形成することを特徴とする。
【0035】(5) 本発明の第2の特性評価用半導体
装置では、第1電極と容量絶縁膜と第3電極が第1容量
素子を構成し、第1電極と第2電極は導電層を介して互
いに電気的に接続されている。そして、第1容量素子が
特性評価素子として動作すると共に、それぞれ表面の露
出する第2および第3の電極を測定端子対を形成する。
装置では、第1電極と容量絶縁膜と第3電極が第1容量
素子を構成し、第1電極と第2電極は導電層を介して互
いに電気的に接続されている。そして、第1容量素子が
特性評価素子として動作すると共に、それぞれ表面の露
出する第2および第3の電極を測定端子対を形成する。
【0036】このため、測定端子対を介して特性を測定
すれば、評価素子である第1容量素子の特性が得られ
る。そして、第2および第3の電極が測定端子対を形成
しているので、測定のための上層配線や他の電極を必要
としない。よって、第1容量素子の形成が完了した直後
に特性を測定することができる。
すれば、評価素子である第1容量素子の特性が得られ
る。そして、第2および第3の電極が測定端子対を形成
しているので、測定のための上層配線や他の電極を必要
としない。よって、第1容量素子の形成が完了した直後
に特性を測定することができる。
【0037】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【0038】(6) 本発明の第1の特性評価方法は、 (a) 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記半導体基板と前記第4電極の間に所定の電
圧を印加し、前記容量絶縁膜を絶縁破壊して前記第2お
よび第4の電極間を短絡する導電経路を形成するステッ
プと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記半導体基板と前記第4電極の間に所定の電
圧を印加し、前記容量絶縁膜を絶縁破壊して前記第2お
よび第4の電極間を短絡する導電経路を形成するステッ
プと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【0039】(7) 本発明の第1の特性評価方法で
は、上記(6)に記載した特性評価用半導体装置におい
て、その半導体基板と第4電極の間に所定の電圧が印加
される。この特性評価用半導体装置の半導体基板上には
導電層が形成されており、この導電層を介して第2およ
び第4の電極間に電圧が印加される。第2および第4の
電極間に印加された電圧は容量絶縁膜を絶縁破壊し、そ
れによって第2および第4の電極間を短絡する導電経路
が形成される。この導電経路は第2容量素子を導通状態
にするので、測定端子対間の特性を測定することにより
第1容量素子の特性が得られる。
は、上記(6)に記載した特性評価用半導体装置におい
て、その半導体基板と第4電極の間に所定の電圧が印加
される。この特性評価用半導体装置の半導体基板上には
導電層が形成されており、この導電層を介して第2およ
び第4の電極間に電圧が印加される。第2および第4の
電極間に印加された電圧は容量絶縁膜を絶縁破壊し、そ
れによって第2および第4の電極間を短絡する導電経路
が形成される。この導電経路は第2容量素子を導通状態
にするので、測定端子対間の特性を測定することにより
第1容量素子の特性が得られる。
【0040】このため、測定のための上層配線や電極を
必要としない。よって、第1容量素子の形成が完了した
直後に特性を測定することができ、さらに半導体製造ラ
インでの歩留まりが向上する。
必要としない。よって、第1容量素子の形成が完了した
直後に特性を測定することができ、さらに半導体製造ラ
インでの歩留まりが向上する。
【0041】(8) 本発明の第1の特性評価方法の好
ましい例では、前記第1および第2の容量素子の容量値
が互いに等しく設定されてなる。この場合、第1および
第2の容量素子を同じ構成とすればよいので、特性評価
用半導体装置の作製が容易になる利点がある。さらに、
第1容量素子の特性を算出し易くなる利点もある。
ましい例では、前記第1および第2の容量素子の容量値
が互いに等しく設定されてなる。この場合、第1および
第2の容量素子を同じ構成とすればよいので、特性評価
用半導体装置の作製が容易になる利点がある。さらに、
第1容量素子の特性を算出し易くなる利点もある。
【0042】
【0043】
【0044】
【0045】(8) 本発明の第2の特性評価方法は、(a) 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記測定端子対間に所定の電圧を印加し、前記
容量絶縁膜を絶縁破壊して前記第2および第4の電極間
を短絡する導電経路を形成するステップと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記測定端子対間に所定の電圧を印加し、前記
容量絶縁膜を絶縁破壊して前記第2および第4の電極間
を短絡する導電経路を形成するステップと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【0046】(9) 本発明の第2の特性評価方法で
は、上記(8)に記載の特性評価用半導体装置におい
て、その測定端子対間(すなわち、第3および第4の電
極間)に所定の電圧を印加する。この特性評価用半導体
装置の第1および第2の容量素子は互いに直列に接続さ
れているので、測定端子間に印加された電圧は分圧され
て第1および第2の容量素子(すなわち、第1および第
3の電極間と第2および第4の電極間)のそれぞれに印
加される。それらの分圧されて印加される電圧の値は、
対応する第1および第2の容量素子の容量値に対して反
比例する。したがって、第1および第2の容量素子の容
量値を適宜設定することで第2および第4の電極間に印
加される電圧の値を調整できる。こうして、第2および
第4の電極間に印加された電圧は容量絶縁膜を絶縁破壊
し、それによって第2および第4の電極間を短絡する導
電経路が形成される。この導電経路は第2容量素子を導
通状態にするので、測定端子対間の特性を測定すること
により第1容量素子の特性が得られる。
は、上記(8)に記載の特性評価用半導体装置におい
て、その測定端子対間(すなわち、第3および第4の電
極間)に所定の電圧を印加する。この特性評価用半導体
装置の第1および第2の容量素子は互いに直列に接続さ
れているので、測定端子間に印加された電圧は分圧され
て第1および第2の容量素子(すなわち、第1および第
3の電極間と第2および第4の電極間)のそれぞれに印
加される。それらの分圧されて印加される電圧の値は、
対応する第1および第2の容量素子の容量値に対して反
比例する。したがって、第1および第2の容量素子の容
量値を適宜設定することで第2および第4の電極間に印
加される電圧の値を調整できる。こうして、第2および
第4の電極間に印加された電圧は容量絶縁膜を絶縁破壊
し、それによって第2および第4の電極間を短絡する導
電経路が形成される。この導電経路は第2容量素子を導
通状態にするので、測定端子対間の特性を測定すること
により第1容量素子の特性が得られる。
【0047】このため、上記(6)に記載の特性評価方
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第1容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第1容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
【0048】(10) 本発明の第2の特性評価方法の
好ましい例では、前記第1容量素子の容量値が前記第2
容量素子の容量値より大きく設定されてなる。この場
合、第2および第4の電極間に印加される電圧の値は、
第1および第3の電極間に印加される電圧の値より大き
くなる。よって、第2および第4の電極間を短絡する導
電経路を容易に形成できる利点がある。
好ましい例では、前記第1容量素子の容量値が前記第2
容量素子の容量値より大きく設定されてなる。この場
合、第2および第4の電極間に印加される電圧の値は、
第1および第3の電極間に印加される電圧の値より大き
くなる。よって、第2および第4の電極間を短絡する導
電経路を容易に形成できる利点がある。
【0049】本発明の第2の特性評価方法の他の好まし
い例では、前記第1容量素子の容量値が前記第2容量素
子の容量値の10倍以上に設定されてなる。この場合、
第2および第4の電極間に印加される電圧の値は、第1
および第3の電極間に印加される電圧の値の10倍とな
る。したがって、第2および第4の電極間を短絡する導
電経路を一層容易に形成できる利点がある。
い例では、前記第1容量素子の容量値が前記第2容量素
子の容量値の10倍以上に設定されてなる。この場合、
第2および第4の電極間に印加される電圧の値は、第1
および第3の電極間に印加される電圧の値の10倍とな
る。したがって、第2および第4の電極間を短絡する導
電経路を一層容易に形成できる利点がある。
【0050】(11) 本発明の第3の特性評価方法
は、 (a) 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記第4電極の所定の箇所に圧力を印加し、前
記第4電極を変形させると共に前記容量絶縁膜を破断さ
せて前記第4電極を前記第2電極に接触させるステップ
と、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
は、 (a) 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第1電極と、 前記
第1電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第1電極に電気的に接続された第
2電極と、 前記第1および第2の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第1電極に対向して配置された第3
電極と、 前記容量絶縁膜上に前記第3電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第2電極に対向
して配置された第4電極とを備えており、 前記第1電極
と前記容量絶縁膜と前記第3電極が評価素子として動作
する第1容量素子を構成すると共に、前記第2電極と前
記容量絶縁膜と前記第4電極が第2容量素子を構成し、
それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成しているものと、 (b) 前記第4電極の所定の箇所に圧力を印加し、前
記第4電極を変形させると共に前記容量絶縁膜を破断さ
せて前記第4電極を前記第2電極に接触させるステップ
と、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【0051】(12) 本発明の第3の特性評価方法で
は、上記(11)に記載の特性評価用半導体装置におい
て、その第4電極の所定の箇所に圧力を印加して第4電
極を変形させる。それにより容量絶縁膜が破断し、第4
電極が第2電極に接触する。この第2電極と第4電極の
接触は第2容量素子を導通状態にするので、測定端子対
間の特性を測定することにより第1容量素子の特性が得
られる。
は、上記(11)に記載の特性評価用半導体装置におい
て、その第4電極の所定の箇所に圧力を印加して第4電
極を変形させる。それにより容量絶縁膜が破断し、第4
電極が第2電極に接触する。この第2電極と第4電極の
接触は第2容量素子を導通状態にするので、測定端子対
間の特性を測定することにより第1容量素子の特性が得
られる。
【0052】このため、上記(6)に記載の特性評価方
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第1容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第1容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
【0053】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【0054】(第1実施形態) [構成]図1は、本発明の第1実施形態の特性評価用半
導体装置を示す。図1(a)は要部概略平面図、図1
(b)はそのA−A線に沿った部分断面図である。この
半導体装置は、半導体記憶装置(DRAM)に含まれる
メモリセル内部の容量素子を評価するための半導体装置
であり、ウェハ上ではいわゆるテスト・エレメント・グ
ループ(Test Element Group、TEG)に属するもので
ある。なお、ここでは4つのメモリセルに対応する評価
素子を備えた半導体装置を例に説明する。
導体装置を示す。図1(a)は要部概略平面図、図1
(b)はそのA−A線に沿った部分断面図である。この
半導体装置は、半導体記憶装置(DRAM)に含まれる
メモリセル内部の容量素子を評価するための半導体装置
であり、ウェハ上ではいわゆるテスト・エレメント・グ
ループ(Test Element Group、TEG)に属するもので
ある。なお、ここでは4つのメモリセルに対応する評価
素子を備えた半導体装置を例に説明する。
【0055】図1の半導体装置は、4つの第1容量素子
20aと4つの第2容量素子20bが形成されたp型シ
リコン基板1を備えている。この基板1の表面にはn型
拡散層2が選択的に形成されており、拡散層2は酸化シ
リコンからなる分離絶縁膜3により図示しない他の素子
から分離されている。
20aと4つの第2容量素子20bが形成されたp型シ
リコン基板1を備えている。この基板1の表面にはn型
拡散層2が選択的に形成されており、拡散層2は酸化シ
リコンからなる分離絶縁膜3により図示しない他の素子
から分離されている。
【0056】拡散層2の上には酸化シリコンからなる層
間絶縁膜4が形成されており、層間絶縁膜4は分離絶縁
膜3の表面を覆っている。層間絶縁膜4にはそれを貫通
するコンタクト孔5が形成されており、コンタクト孔5
から拡散層2の表面が露出している。
間絶縁膜4が形成されており、層間絶縁膜4は分離絶縁
膜3の表面を覆っている。層間絶縁膜4にはそれを貫通
するコンタクト孔5が形成されており、コンタクト孔5
から拡散層2の表面が露出している。
【0057】層間絶縁膜4の上には、低抵抗のn型多結
晶シリコンからなる4つの電極6aと4つの電極6bが
選択的に形成されている。電極6a、6bは、それぞれ
離れて配置されると共に、互いに面積の等しい露出面を
有している。電極6a、6bは、コンタクト孔5を介し
て拡散層2に電気的に接続されている。
晶シリコンからなる4つの電極6aと4つの電極6bが
選択的に形成されている。電極6a、6bは、それぞれ
離れて配置されると共に、互いに面積の等しい露出面を
有している。電極6a、6bは、コンタクト孔5を介し
て拡散層2に電気的に接続されている。
【0058】電極6a、6bの上には高い誘電率を持つ
窒化シリコンからなる容量絶縁膜7a、7bが選択的に
形成されている。容量絶縁膜7aは、電極6aの露出面
の全体を覆うと共に、延在して層間絶縁膜4の表面の一
部を覆っている。容量絶縁膜7bは、電極6bの露出面
の全体を覆うと共に、延在して層間絶縁膜4の表面の一
部を覆っている。
窒化シリコンからなる容量絶縁膜7a、7bが選択的に
形成されている。容量絶縁膜7aは、電極6aの露出面
の全体を覆うと共に、延在して層間絶縁膜4の表面の一
部を覆っている。容量絶縁膜7bは、電極6bの露出面
の全体を覆うと共に、延在して層間絶縁膜4の表面の一
部を覆っている。
【0059】容量絶縁膜7aの上には低抵抗のn型多結
晶シリコンからなる電極8aが形成されている。電極8
aは、容量絶縁膜7aと重なるように選択的に形成され
ていて、容量絶縁膜7aを介して電極6aに対向して配
置されている。また、容量絶縁膜7bの上にはn型多結
晶シリコンからなる電極8bが形成されている。電極8
bは、容量絶縁膜7bと重なるように選択的に形成され
ていて、容量絶縁膜7bを介して電極6bに対向して配
置されている。
晶シリコンからなる電極8aが形成されている。電極8
aは、容量絶縁膜7aと重なるように選択的に形成され
ていて、容量絶縁膜7aを介して電極6aに対向して配
置されている。また、容量絶縁膜7bの上にはn型多結
晶シリコンからなる電極8bが形成されている。電極8
bは、容量絶縁膜7bと重なるように選択的に形成され
ていて、容量絶縁膜7bを介して電極6bに対向して配
置されている。
【0060】電極8aの表面は露出しており、電極8a
は層間絶縁膜4の上に延在して平面寸法の大きい第1パ
ッド領域(図示せず)を形成している。同様に、電極8
bの表面は露出しており、電極8bは層間絶縁膜4の上
に延在して平面寸法の大きい第2パッド領域(図示せ
ず)を形成している。これら第1および第2のパッド領
域は、測定端子22a、22bとして動作する。
は層間絶縁膜4の上に延在して平面寸法の大きい第1パ
ッド領域(図示せず)を形成している。同様に、電極8
bの表面は露出しており、電極8bは層間絶縁膜4の上
に延在して平面寸法の大きい第2パッド領域(図示せ
ず)を形成している。これら第1および第2のパッド領
域は、測定端子22a、22bとして動作する。
【0061】電極6a、容量絶縁膜7aおよび電極8a
は、メモリセル内部の容量素子と実質的に同じ構成を持
つ4つの第1容量素子20aを構成する。この第1容量
素子が評価素子として動作する。そして、電極8aは4
つの第1容量素子20aに共通な電極として動作する。
また、電極6b、容量絶縁膜7bおよび電極8bは、4
つの第2容量素子20bを構成する。そして、電極8b
は4つの第2容量素子20bに共通な電極として動作す
る。
は、メモリセル内部の容量素子と実質的に同じ構成を持
つ4つの第1容量素子20aを構成する。この第1容量
素子が評価素子として動作する。そして、電極8aは4
つの第1容量素子20aに共通な電極として動作する。
また、電極6b、容量絶縁膜7bおよび電極8bは、4
つの第2容量素子20bを構成する。そして、電極8b
は4つの第2容量素子20bに共通な電極として動作す
る。
【0062】第1および第2の電極6a、6bの露出面
は同じ面積を持たなくてもよいが、この実施形態では同
一の面積を持つように設定されている。その結果、第1
および第2の容量素子20a、20bは互いに等しい容
量値を持つ。
は同じ面積を持たなくてもよいが、この実施形態では同
一の面積を持つように設定されている。その結果、第1
および第2の容量素子20a、20bは互いに等しい容
量値を持つ。
【0063】[製造方法]図2は、図1の特性評価用半
導体装置の製造方法の各工程を示す。
導体装置の製造方法の各工程を示す。
【0064】まず最初に、p型シリコン基板1を準備
し、基板1の表面を選択的に酸化して、例えば厚さ50
0nmの酸化シリコン膜からなる絶縁分離膜3を形成す
る。次に、イオン注入法により、例えば30keVのエ
ネルギーで濃度1×1015/cm2の燐を導入し、図2
(a)に示すように、基板1の表面にn型拡散層2を形
成する。
し、基板1の表面を選択的に酸化して、例えば厚さ50
0nmの酸化シリコン膜からなる絶縁分離膜3を形成す
る。次に、イオン注入法により、例えば30keVのエ
ネルギーで濃度1×1015/cm2の燐を導入し、図2
(a)に示すように、基板1の表面にn型拡散層2を形
成する。
【0065】次に、CVD(Chemical Vapor Depositio
n:化学的気相成長)法を用いて、例えば0.8μmの
BPSG(BoroPhosphoSilicate Glass:ボロン・燐・
ガラス)からなる層間絶縁膜4を基板1の上に堆積させ
た後、リソグラフィ技術およびドライエッチング技術を
用いて、層間絶縁膜4を貫通するコンタクト孔5を形成
する。コンタクト孔5は、例えば内径が0.5μmの円
形であり、拡散層2を露出するものである。
n:化学的気相成長)法を用いて、例えば0.8μmの
BPSG(BoroPhosphoSilicate Glass:ボロン・燐・
ガラス)からなる層間絶縁膜4を基板1の上に堆積させ
た後、リソグラフィ技術およびドライエッチング技術を
用いて、層間絶縁膜4を貫通するコンタクト孔5を形成
する。コンタクト孔5は、例えば内径が0.5μmの円
形であり、拡散層2を露出するものである。
【0066】さらに、図2(b)に示すように、層間絶
縁膜4の上に、n型不純物が導入された多結晶シリコン
膜11をCVD法により堆積する。この多結晶シリコン
膜の厚さは例えば400nmであり、コンタクト孔5は
多結晶シリコン膜により埋め込まれる。
縁膜4の上に、n型不純物が導入された多結晶シリコン
膜11をCVD法により堆積する。この多結晶シリコン
膜の厚さは例えば400nmであり、コンタクト孔5は
多結晶シリコン膜により埋め込まれる。
【0067】引き続いて、リソグラフィ技術およびドラ
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極6a、6bを形成する。このとき、図2(c)に示
すように、電極6aと電極6bは互いに離れて形成され
る。また、電極6a、6bのコンタクト孔5の内部に埋
め込まれた部分は、拡散層2に接触する。
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極6a、6bを形成する。このとき、図2(c)に示
すように、電極6aと電極6bは互いに離れて形成され
る。また、電極6a、6bのコンタクト孔5の内部に埋
め込まれた部分は、拡散層2に接触する。
【0068】その後、基板1の全面にわたって、例えば
厚さ10nmの窒化シリコン膜12をCVD法により堆
積し、電極6a、6bと層間絶縁膜4の表面を覆う。こ
の時の状態は、図2(c)のようになる。
厚さ10nmの窒化シリコン膜12をCVD法により堆
積し、電極6a、6bと層間絶縁膜4の表面を覆う。こ
の時の状態は、図2(c)のようになる。
【0069】次に、窒化シリコン膜12の上に、例えば
厚さ200nmのn型多結晶シリコン膜(図示せず)を
CVD法により堆積する。さらに、リソグラフィ技術お
よびドライエッチング技術を用いて窒化シリコン膜12
と多結晶シリコン膜を共に加工し、容量絶縁膜7a、7
bと電極8a、8bを形成する。
厚さ200nmのn型多結晶シリコン膜(図示せず)を
CVD法により堆積する。さらに、リソグラフィ技術お
よびドライエッチング技術を用いて窒化シリコン膜12
と多結晶シリコン膜を共に加工し、容量絶縁膜7a、7
bと電極8a、8bを形成する。
【0070】こうして、図1に示す半導体装置10が得
られる。
られる。
【0071】[特性評価方法]まず最初に、特性評価方
法の原理について説明する。
法の原理について説明する。
【0072】上記の通り、図1の半導体装置では、電極
8aが4つの第1容量素子20aに共通な電極として動
作し、電極8bが4つの第2容量素子20bに共通な電
極として動作する。また、電極6aと電極6bは、拡散
層2を介して電気的に接続されている。このため、この
半導体装置には、図3に示す回路が構成される。
8aが4つの第1容量素子20aに共通な電極として動
作し、電極8bが4つの第2容量素子20bに共通な電
極として動作する。また、電極6aと電極6bは、拡散
層2を介して電気的に接続されている。このため、この
半導体装置には、図3に示す回路が構成される。
【0073】図3の回路は、4つの第1容量素子20a
(容量値:Ca)と4つの第2容量素子20b(容量
値:Cb)とを備えており、容量値CaとCbは互いに等
しく設定されている。第1容量素子20aのそれぞれが
共通接続された一端は、第2容量素子20bのそれぞれ
が共通接続された一端に接続されている。第1容量素子
20aのそれぞれが共通接続された他端は測定端子22
aに接続され、第2容量素子20bのそれぞれが共通接
続された他端は測定端子22bに接続されている。
(容量値:Ca)と4つの第2容量素子20b(容量
値:Cb)とを備えており、容量値CaとCbは互いに等
しく設定されている。第1容量素子20aのそれぞれが
共通接続された一端は、第2容量素子20bのそれぞれ
が共通接続された一端に接続されている。第1容量素子
20aのそれぞれが共通接続された他端は測定端子22
aに接続され、第2容量素子20bのそれぞれが共通接
続された他端は測定端子22bに接続されている。
【0074】図3の回路では、測定端子22a、22b
を介して第1容量素子20aの特性を測定することがで
きる。
を介して第1容量素子20aの特性を測定することがで
きる。
【0075】例えば、容量値を測定する場合、第1およ
び第2の容量素子20a、20bの容量値Ca、Cbは等
しい(すなわち、Ca=Cb)ので、測定端子22a、2
2b間の容量値をCMとすると、次の関係式が成立す
る。
び第2の容量素子20a、20bの容量値Ca、Cbは等
しい(すなわち、Ca=Cb)ので、測定端子22a、2
2b間の容量値をCMとすると、次の関係式が成立す
る。
【0076】 CM=4・Ca・Cb/(Ca+Cb)=2・Ca したがって、測定端子22a、22bを介して測定され
た容量値CMに定数「1/2」を乗算することにより、
第1容量素子20aの容量値Caが得られる。
た容量値CMに定数「1/2」を乗算することにより、
第1容量素子20aの容量値Caが得られる。
【0077】同様に、他の特性、例えば容量絶縁膜のリ
ーク特性の場合、測定された電流値に2を乗算すること
により、第1容量素子20aのリーク電流を得ることが
できる。
ーク特性の場合、測定された電流値に2を乗算すること
により、第1容量素子20aのリーク電流を得ることが
できる。
【0078】次に、容量値を測定する場合を例に挙げて
特性評価方法を説明する。図4は、図1の特性評価用半
導体装置を用いた特性評価方法を示す。
特性評価方法を説明する。図4は、図1の特性評価用半
導体装置を用いた特性評価方法を示す。
【0079】まず、上記の製造方法により、図1の半導
体装置を準備する。
体装置を準備する。
【0080】次に、測定端子22a、22bに容量値測
定器31を接続して容量値CMを測定する。その接続
は、所定の測定用プローバ(図示せず)を第1および第
2のパッド領域(図示せず)に接触させることによりな
される。それらの第1および第2のパッド領域の表面は
広い面積を持つため、容量値測定器31の接続を容易に
行うことができる。容量値測定器31は、測定端子22
a、22b間に所定の電圧を印加し、それにより測定端
子22a、22b間に流れる電流を検出してその電流値
から容量値を自動的に算出する。
定器31を接続して容量値CMを測定する。その接続
は、所定の測定用プローバ(図示せず)を第1および第
2のパッド領域(図示せず)に接触させることによりな
される。それらの第1および第2のパッド領域の表面は
広い面積を持つため、容量値測定器31の接続を容易に
行うことができる。容量値測定器31は、測定端子22
a、22b間に所定の電圧を印加し、それにより測定端
子22a、22b間に流れる電流を検出してその電流値
から容量値を自動的に算出する。
【0081】次に、測定された容量値CMに定数「1/
2」を乗算して第1容量素子20aの容量値Caを求め
る。
2」を乗算して第1容量素子20aの容量値Caを求め
る。
【0082】他の特性、例えば容量絶縁膜のリーク特性
の場合も、容量値測定器31を微少電流測定器とするこ
とで同様に求めることができる。
の場合も、容量値測定器31を微少電流測定器とするこ
とで同様に求めることができる。
【0083】上記のように、本発明の第1実施形態の特
性評価用半導体装置および特性評価方法では、半導体基
板1上に形成された第1および第2の容量素子20a、
20bが直列に接続されており、表面を露出する電極8
aと電極8bが測定端子22a、22bを形成してい
る。そして、測定端子22a、22bを介して測定され
た特性から評価素子である第1容量素子20aの特性が
求められる。この場合、図10の従来の特性評価用半導
体装置や特開平5−102264号公報および特開平6
−260614号公報に開示された従来技術のように測
定のための上層配線や電極を必要としない。よって、第
1容量素子20aの形成が完了した直後に特性を測定す
ることができる。
性評価用半導体装置および特性評価方法では、半導体基
板1上に形成された第1および第2の容量素子20a、
20bが直列に接続されており、表面を露出する電極8
aと電極8bが測定端子22a、22bを形成してい
る。そして、測定端子22a、22bを介して測定され
た特性から評価素子である第1容量素子20aの特性が
求められる。この場合、図10の従来の特性評価用半導
体装置や特開平5−102264号公報および特開平6
−260614号公報に開示された従来技術のように測
定のための上層配線や電極を必要としない。よって、第
1容量素子20aの形成が完了した直後に特性を測定す
ることができる。
【0084】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【0085】なお、上述した第1実施形態の特性評価用
半導体装置および特性評価方法では、4つの第1容量素
子20aと4つの第2容量素子20bを備えているが、
第1および第2の容量素子20a、20bの個数に制限
はなく、個数は任意に設定することが可能である。その
場合、乗算に用いられる定数は、第1および第2の容量
素子20a、20bの個数に応じて設定すればよい。さ
らに、第1および第2の容量素子20a、20bの容量
値を同一としたのは、特性評価用半導体装置の作製を容
易にするためであり、第1容量素子20aと第2容量素
子20bの容量値の比を適宜設定し、その比に対応した
定数を設定すればよい。
半導体装置および特性評価方法では、4つの第1容量素
子20aと4つの第2容量素子20bを備えているが、
第1および第2の容量素子20a、20bの個数に制限
はなく、個数は任意に設定することが可能である。その
場合、乗算に用いられる定数は、第1および第2の容量
素子20a、20bの個数に応じて設定すればよい。さ
らに、第1および第2の容量素子20a、20bの容量
値を同一としたのは、特性評価用半導体装置の作製を容
易にするためであり、第1容量素子20aと第2容量素
子20bの容量値の比を適宜設定し、その比に対応した
定数を設定すればよい。
【0086】(第2実施形態) [構成]図5は、本発明の第2実施形態の特性評価用半
導体装置を示す。
導体装置を示す。
【0087】図5の特性評価用半導体装置は、基板上に
形成される第2容量素子を1個とし、さらに第2容量素
子の容量値を小さくしている点において、図1の第1実
施形態の特性評価用半導体装置と異なる。それ以外は第
1実施形態の特性評価用半導体装置と同一であるため、
図5において図1の特性評価用半導体装置と同一または
対応する要素には同じ符号を付してその説明を省略す
る。
形成される第2容量素子を1個とし、さらに第2容量素
子の容量値を小さくしている点において、図1の第1実
施形態の特性評価用半導体装置と異なる。それ以外は第
1実施形態の特性評価用半導体装置と同一であるため、
図5において図1の特性評価用半導体装置と同一または
対応する要素には同じ符号を付してその説明を省略す
る。
【0088】図5の半導体装置では、層間絶縁膜4の上
に、電極6aから離れて配置された1つの電極46が選
択的に形成されている。この電極46は、電極6aに比
べて小さい面積の露出面を持つよう形成されている。電
極46は、電極6aと同様にコンタクト孔5を介して拡
散層2に電気的に接続されている。
に、電極6aから離れて配置された1つの電極46が選
択的に形成されている。この電極46は、電極6aに比
べて小さい面積の露出面を持つよう形成されている。電
極46は、電極6aと同様にコンタクト孔5を介して拡
散層2に電気的に接続されている。
【0089】電極46の露出面の全体は窒化シリコンか
らなる容量絶縁膜7bに覆われていて、その容量絶縁膜
7bの一部は延在して層間絶縁膜4の表面の一部を覆っ
ている。
らなる容量絶縁膜7bに覆われていて、その容量絶縁膜
7bの一部は延在して層間絶縁膜4の表面の一部を覆っ
ている。
【0090】容量絶縁膜7bの上にはn型多結晶シリコ
ンからなる電極48が選択的に形成されている。電極4
8は、容量絶縁膜7bと重なるように形成されていて、
容量絶縁膜7bを介して電極46に対向して配置されて
いる。
ンからなる電極48が選択的に形成されている。電極4
8は、容量絶縁膜7bと重なるように形成されていて、
容量絶縁膜7bを介して電極46に対向して配置されて
いる。
【0091】電極48の表面は露出しており、層間絶縁
膜4の上に延在した電極の一部が平面寸法の大きい第2
パッド領域(図示せず)を形成している。この第2パッ
ド領域は、測定端子22bとして動作する。
膜4の上に延在した電極の一部が平面寸法の大きい第2
パッド領域(図示せず)を形成している。この第2パッ
ド領域は、測定端子22bとして動作する。
【0092】電極46、容量絶縁膜7bおよび電極48
は、第2容量素子20cを構成する。電極46の露出面
の面積が比較的小さいため、電極46と電極48の対向
面の面積も減少して、第2容量素子20cの容量値は第
1容量素子20aより小さくなる。また、電極6aと電
極46が電気的に接続されており、それにより第2容量
素子20cは並列接続された4つの第1容量素子20a
に直列に接続される。
は、第2容量素子20cを構成する。電極46の露出面
の面積が比較的小さいため、電極46と電極48の対向
面の面積も減少して、第2容量素子20cの容量値は第
1容量素子20aより小さくなる。また、電極6aと電
極46が電気的に接続されており、それにより第2容量
素子20cは並列接続された4つの第1容量素子20a
に直列に接続される。
【0093】[特性評価方法]図6は、図5の特性評価
用半導体装置を用いた特性評価方法の各工程を示す。な
お、ここでは、一例として容量値を測定する場合につい
て説明する。
用半導体装置を用いた特性評価方法の各工程を示す。な
お、ここでは、一例として容量値を測定する場合につい
て説明する。
【0094】まず最初に、図5の特性評価用半導体装置
を準備し、図6(a)に示すように、基板1を接地する
と共に、基板1と電極48の間に直流電圧源32(電圧
値:Vd)を接続して電極48に電圧値(−Vd)の直流
電圧を印加する。この時、電極46は実質的に接地され
るので、電極46と電極48の間に電圧値(−Vd)の
直流電圧が印加される。
を準備し、図6(a)に示すように、基板1を接地する
と共に、基板1と電極48の間に直流電圧源32(電圧
値:Vd)を接続して電極48に電圧値(−Vd)の直流
電圧を印加する。この時、電極46は実質的に接地され
るので、電極46と電極48の間に電圧値(−Vd)の
直流電圧が印加される。
【0095】すなわち、電極48に電圧値(−Vd)の
直流電圧を印加することにより、正の電圧値を持つ誘導
電圧が電極46に生成される。拡散層2は電極46に電
気的に接続されているため、その誘導電圧は拡散層2に
印加される。その結果、p型の基板1とn型の拡散層2
が導通状態になるので、電極46は接地された基板1に
電気的に接続されることになる。こうして、電極46と
電極48の間に電圧値(−Vd)の直流電圧が印加され
る。
直流電圧を印加することにより、正の電圧値を持つ誘導
電圧が電極46に生成される。拡散層2は電極46に電
気的に接続されているため、その誘導電圧は拡散層2に
印加される。その結果、p型の基板1とn型の拡散層2
が導通状態になるので、電極46は接地された基板1に
電気的に接続されることになる。こうして、電極46と
電極48の間に電圧値(−Vd)の直流電圧が印加され
る。
【0096】そして、電圧値(−Vd)を所定の値(例
えば−15V)に設定することにより、容量絶縁膜7b
の一部分が絶縁破壊されて導電経路49が形成される。
この導電経路49により電極46と電極48との間が短
絡し、第2容量素子20cが導通状態となる。
えば−15V)に設定することにより、容量絶縁膜7b
の一部分が絶縁破壊されて導電経路49が形成される。
この導電経路49により電極46と電極48との間が短
絡し、第2容量素子20cが導通状態となる。
【0097】次に、図6(b)に示すように、測定端子
22a、22bに容量値測定器31を接続して容量値を
測定する。第2容量素子20cが導通状態であるため、
測定された容量値は並列接続された4つの第1容量素子
20aの容量値(すなわち、4Ca)に相当する。した
がって、測定された容量値から第1容量素子20aの容
量値Caが求まる。
22a、22bに容量値測定器31を接続して容量値を
測定する。第2容量素子20cが導通状態であるため、
測定された容量値は並列接続された4つの第1容量素子
20aの容量値(すなわち、4Ca)に相当する。した
がって、測定された容量値から第1容量素子20aの容
量値Caが求まる。
【0098】なお、容量値以外の測定に関しても、容量
値測定器31を所定の測定器に変更すれば、同様に行う
ことができる。
値測定器31を所定の測定器に変更すれば、同様に行う
ことができる。
【0099】また、図6(a)の工程以外にも他の工程
を用いて第2容量素子20cを導通状態とすることもで
きる。
を用いて第2容量素子20cを導通状態とすることもで
きる。
【0100】図7は、図6(a)に対応する他の工程を
示す。
示す。
【0101】まず最初に、図5の特性評価用半導体装置
を準備し、図7に示すように、測定端子22a、22b
間に直流電圧源32(電圧値:Vd)を接続して、電極
8aと電極48の間に電圧値Vdの直流電圧を印加す
る。第1および第2の容量素子20a、20cは直列に
接続されているので、電極8a、48間に印加された直
流電圧が分圧されて第1および第2の容量素子20a、
20c(すなわち、電極6a、8a間)にそれぞれ印加
される。それらの分圧されて印加される直流電圧は、第
1および第2の容量素子20a、20cの容量値に対し
て反比例すると共に、第1および第2の容量素子20
a、20cに蓄積される電荷の量に対して比例する。さ
らに、第1および第2の容量素子20a、20cに蓄積
される電荷の量は互いに等しくなる。そして、第1容量
素子20aよりも第2容量素子20cの容量値が小さい
ため、電極46、48間に印加される直流電圧の値は、
電極6a、8a間に印加される直流電圧の値よりも大き
くなる。
を準備し、図7に示すように、測定端子22a、22b
間に直流電圧源32(電圧値:Vd)を接続して、電極
8aと電極48の間に電圧値Vdの直流電圧を印加す
る。第1および第2の容量素子20a、20cは直列に
接続されているので、電極8a、48間に印加された直
流電圧が分圧されて第1および第2の容量素子20a、
20c(すなわち、電極6a、8a間)にそれぞれ印加
される。それらの分圧されて印加される直流電圧は、第
1および第2の容量素子20a、20cの容量値に対し
て反比例すると共に、第1および第2の容量素子20
a、20cに蓄積される電荷の量に対して比例する。さ
らに、第1および第2の容量素子20a、20cに蓄積
される電荷の量は互いに等しくなる。そして、第1容量
素子20aよりも第2容量素子20cの容量値が小さい
ため、電極46、48間に印加される直流電圧の値は、
電極6a、8a間に印加される直流電圧の値よりも大き
くなる。
【0102】ここで、電極46、48間に印加される直
流電圧の値が所定の値(例えば、15V)となるように
直流電圧源32の電圧値Vdを設定することにより、容
量絶縁膜7bのみが絶縁破壊される。こうして、図6
(a)の場合と同様な導通部分49が形成される。この
導電経路49により電極48と電極46との間が短絡
し、第2容量素子20cが導通状態となる。
流電圧の値が所定の値(例えば、15V)となるように
直流電圧源32の電圧値Vdを設定することにより、容
量絶縁膜7bのみが絶縁破壊される。こうして、図6
(a)の場合と同様な導通部分49が形成される。この
導電経路49により電極48と電極46との間が短絡
し、第2容量素子20cが導通状態となる。
【0103】それ以降の工程は、図6(b)の工程と同
一である。
一である。
【0104】なお、第1容量素子20aの容量値は、第
2容量素子20cの10倍以上に設定されるのが好まし
い。その場合、電極46、48間に印加される直流電圧
の値は、電極6a、8a間に印加される直流電圧の値の
10倍以上となる。このため、容量絶縁膜7bの絶縁破
壊が一層生じ易くなり、容易に第2容量素子20cを導
通状態とすることができる。
2容量素子20cの10倍以上に設定されるのが好まし
い。その場合、電極46、48間に印加される直流電圧
の値は、電極6a、8a間に印加される直流電圧の値の
10倍以上となる。このため、容量絶縁膜7bの絶縁破
壊が一層生じ易くなり、容易に第2容量素子20cを導
通状態とすることができる。
【0105】上記のように、本発明の第2実施形態の特
性評価用半導体装置および特性評価方法では、半導体基
板1上に形成された第1および第2の容量素子20a、
20cが直列に接続されており、表面を露出する電極8
aと電極48が測定端子22a、22bを形成してい
る。そして、電極46と電極48との間に所定の電圧を
印加して容量絶縁膜7bを絶縁破壊することで第2容量
素子20cを導通状態とし、測定端子22a、22bを
介して測定された特性から評価素子である第1容量素子
20aの特性を得る。このため、本発明の第1実施形態
の特性評価用半導体装置および特性評価方法と同様に、
測定のための上層配線や電極を必要としない。したがっ
て、第1容量素子20aの形成が完了した直後に特性を
測定することができる。
性評価用半導体装置および特性評価方法では、半導体基
板1上に形成された第1および第2の容量素子20a、
20cが直列に接続されており、表面を露出する電極8
aと電極48が測定端子22a、22bを形成してい
る。そして、電極46と電極48との間に所定の電圧を
印加して容量絶縁膜7bを絶縁破壊することで第2容量
素子20cを導通状態とし、測定端子22a、22bを
介して測定された特性から評価素子である第1容量素子
20aの特性を得る。このため、本発明の第1実施形態
の特性評価用半導体装置および特性評価方法と同様に、
測定のための上層配線や電極を必要としない。したがっ
て、第1容量素子20aの形成が完了した直後に特性を
測定することができる。
【0106】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【0107】なお、図6(a)および図7において、直
流電圧源32の代わりに交流電圧源やパルス電圧源など
を用いることも可能である。
流電圧源32の代わりに交流電圧源やパルス電圧源など
を用いることも可能である。
【0108】(第3実施形態)図8は、本発明の第3実
施形態の特性評価方法の工程を示す。
施形態の特性評価方法の工程を示す。
【0109】第3実施形態の特性評価方法は、図5の第
2実施形態の特性評価用半導体装置を用いたものであ
る。したがって、特性評価用半導体装置に関しては、図
8において図5の特性評価用半導体装置と同一の要素に
は同じ符号を付してその説明を省略する。
2実施形態の特性評価用半導体装置を用いたものであ
る。したがって、特性評価用半導体装置に関しては、図
8において図5の特性評価用半導体装置と同一の要素に
は同じ符号を付してその説明を省略する。
【0110】まず最初に、図5の特性評価用半導体装置
を準備する。
を準備する。
【0111】次に、電極48の表面にプローバ34の先
端を押し付けて電極46の頂部に向かう方向(図8の矢
印の方向)の圧力を印加する。電極48と容量絶縁膜7
bは薄い膜であるため、印加された圧力により電極48
と容量絶縁膜7bが変形する。窒化シリコン膜からなる
容量絶縁膜7bは多結晶シリコン膜からなる電極48よ
りも薄く、靱性が低いため、印加された圧力が一定の値
以上になると容量絶縁膜7bが破断する。その結果、図
8に示すように、電極48の変形部分が電極46の頂部
に接触し、それらが電気的に接続される。
端を押し付けて電極46の頂部に向かう方向(図8の矢
印の方向)の圧力を印加する。電極48と容量絶縁膜7
bは薄い膜であるため、印加された圧力により電極48
と容量絶縁膜7bが変形する。窒化シリコン膜からなる
容量絶縁膜7bは多結晶シリコン膜からなる電極48よ
りも薄く、靱性が低いため、印加された圧力が一定の値
以上になると容量絶縁膜7bが破断する。その結果、図
8に示すように、電極48の変形部分が電極46の頂部
に接触し、それらが電気的に接続される。
【0112】以降の工程は、図6(b)に示す第2実施
形態の特性評価方法の工程と同じに実施される。すなわ
ち、測定端子22a、22bに容量値測定器31を接続
して容量値を測定する。第2容量素子20cが導通状態
であるため、測定された容量値は並列接続された4つの
第1容量素子20aの容量値(すなわち、4Ca)に相
当する。したがって、測定された容量値から第1容量素
子20aの容量値Caが求まる。容量値以外の特性につ
いても同様にして求めることができる。
形態の特性評価方法の工程と同じに実施される。すなわ
ち、測定端子22a、22bに容量値測定器31を接続
して容量値を測定する。第2容量素子20cが導通状態
であるため、測定された容量値は並列接続された4つの
第1容量素子20aの容量値(すなわち、4Ca)に相
当する。したがって、測定された容量値から第1容量素
子20aの容量値Caが求まる。容量値以外の特性につ
いても同様にして求めることができる。
【0113】上記のように、本発明の第3実施形態の特
性評価方法では、第2容量絶縁膜48を破断し、それに
より電極48を電極6aに接触させることで第2容量素
子20cを導通状態とし、測定端子22a、22bを介
して測定された特性から評価素子である第1容量素子2
0aの特性を得る。したがって、第2実施形態の特性評
価方法と同様に、第1および第2の容量素子20aの形
成が完了した直後に特性を測定することができ、さらに
半導体製造ラインでの歩留まりが向上する。
性評価方法では、第2容量絶縁膜48を破断し、それに
より電極48を電極6aに接触させることで第2容量素
子20cを導通状態とし、測定端子22a、22bを介
して測定された特性から評価素子である第1容量素子2
0aの特性を得る。したがって、第2実施形態の特性評
価方法と同様に、第1および第2の容量素子20aの形
成が完了した直後に特性を測定することができ、さらに
半導体製造ラインでの歩留まりが向上する。
【0114】(第4実施形態)図9は、本発明の第4実
施形態の特性評価用半導体装置の製造工程を示す。
施形態の特性評価用半導体装置の製造工程を示す。
【0115】この実施形態の半導体装置は、以下のよう
に作製される。
に作製される。
【0116】まず最初に、p型シリコン基板1を準備
し、基板1の表面を選択的に酸化して、例えば厚さ50
0nmの酸化シリコン膜からなる絶縁分離膜3を形成す
る。次に、イオン注入法により、例えば30keVのエ
ネルギーで濃度1×1015/cm2の燐を導入し、基板
1の表面にn型拡散層2を形成する。
し、基板1の表面を選択的に酸化して、例えば厚さ50
0nmの酸化シリコン膜からなる絶縁分離膜3を形成す
る。次に、イオン注入法により、例えば30keVのエ
ネルギーで濃度1×1015/cm2の燐を導入し、基板
1の表面にn型拡散層2を形成する。
【0117】次に、CVD法を用いて、例えば0.8μ
mのBPSGからなる層間絶縁膜4を基板1の上に堆積
させた後、リソグラフィ技術およびドライエッチング技
術を用いて、層間絶縁膜4を貫通するコンタクト孔5を
形成する。コンタクト孔5は、例えば内径が0.5μm
の円形であり、拡散層2を露出するものである。
mのBPSGからなる層間絶縁膜4を基板1の上に堆積
させた後、リソグラフィ技術およびドライエッチング技
術を用いて、層間絶縁膜4を貫通するコンタクト孔5を
形成する。コンタクト孔5は、例えば内径が0.5μm
の円形であり、拡散層2を露出するものである。
【0118】さらに、層間絶縁膜4の上に、n型不純物
が導入された多結晶シリコン膜(図示せず)をCVD法
により堆積する。この多結晶シリコン膜の厚さは例えば
400nmであり、コンタクト孔5は多結晶シリコン膜
により埋め込まれる。
が導入された多結晶シリコン膜(図示せず)をCVD法
により堆積する。この多結晶シリコン膜の厚さは例えば
400nmであり、コンタクト孔5は多結晶シリコン膜
により埋め込まれる。
【0119】引き続いて、リソグラフィ技術およびドラ
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極6aと電極66を形成する。このとき、電極6aと
電極66は互いに離れて形成される。電極66の平面寸
法は、電極に比べて大きく設定され、例えばパッド領域
程度の大きさを持つ。電極6aと電極66のコンタクト
孔5の内部に埋め込まれた部分は、拡散層2に接触す
る。
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極6aと電極66を形成する。このとき、電極6aと
電極66は互いに離れて形成される。電極66の平面寸
法は、電極に比べて大きく設定され、例えばパッド領域
程度の大きさを持つ。電極6aと電極66のコンタクト
孔5の内部に埋め込まれた部分は、拡散層2に接触す
る。
【0120】その後、基板1の全面にわたって、例えば
厚さ10nmの窒化シリコン膜12をCVD法により堆
積し、電極6a、電極66および層間絶縁膜4の表面を
覆う。この時の状態は、図9(a)のようになる。
厚さ10nmの窒化シリコン膜12をCVD法により堆
積し、電極6a、電極66および層間絶縁膜4の表面を
覆う。この時の状態は、図9(a)のようになる。
【0121】次に、窒化シリコン膜12の上に、例えば
厚さ200nmのn型多結晶シリコン膜(図示せず)を
CVD法により堆積した後、リソグラフィ技術およびド
ライエッチング技術を用いて窒化シリコン膜12とn型
多結晶シリコン膜を共に加工して容量絶縁膜7aおよび
電極8aを形成する。この時、オーバエッチングによ
り、電極66の上面に形成された窒化シリコン膜12と
n型多結晶シリコン膜を除去する。その結果、図9
(b)に示すように、電極66の側面のみが窒化シリコ
ン膜67とn型多結晶シリコン膜68に覆われ、電極6
6の上面は露出する。
厚さ200nmのn型多結晶シリコン膜(図示せず)を
CVD法により堆積した後、リソグラフィ技術およびド
ライエッチング技術を用いて窒化シリコン膜12とn型
多結晶シリコン膜を共に加工して容量絶縁膜7aおよび
電極8aを形成する。この時、オーバエッチングによ
り、電極66の上面に形成された窒化シリコン膜12と
n型多結晶シリコン膜を除去する。その結果、図9
(b)に示すように、電極66の側面のみが窒化シリコ
ン膜67とn型多結晶シリコン膜68に覆われ、電極6
6の上面は露出する。
【0122】こうして、図9(b)の半導体装置が得ら
れる。
れる。
【0123】図9(b)の半導体装置では、図1の第1
実施形態の特性評価用半導体装置と同様に、電極6a、
容量絶縁膜7aおよび電極8aがメモリセル内部の容量
素子と実質的に同じ構成を持つ4つの第1容量素子20
aを構成し、この第1容量素子20aが評価素子として
動作する。電極6aは層間絶縁膜4上に延在して第1パ
ッド領域(図示せず)を形成し、この第1パッド領域が
測定端子22aとして動作する。
実施形態の特性評価用半導体装置と同様に、電極6a、
容量絶縁膜7aおよび電極8aがメモリセル内部の容量
素子と実質的に同じ構成を持つ4つの第1容量素子20
aを構成し、この第1容量素子20aが評価素子として
動作する。電極6aは層間絶縁膜4上に延在して第1パ
ッド領域(図示せず)を形成し、この第1パッド領域が
測定端子22aとして動作する。
【0124】他方、電極66は、コンタクト孔5を介し
て拡散層2に電気的に接続され、さらに電極6aと電気
的に接続されている。電極66の上面は露出しており、
その上面が測定端子22bを形成する。
て拡散層2に電気的に接続され、さらに電極6aと電気
的に接続されている。電極66の上面は露出しており、
その上面が測定端子22bを形成する。
【0125】このため、測定端子22a、22bを介し
て特性を測定すれば、測定された特性は並列接続された
4つの第1容量素子20aの特性となる。したがって、
測定された特性から第1容量素子20aの特性が求ま
る。
て特性を測定すれば、測定された特性は並列接続された
4つの第1容量素子20aの特性となる。したがって、
測定された特性から第1容量素子20aの特性が求ま
る。
【0126】なお、図9(b)の半導体装置の製造工程
では、電極66の上面に形成された窒化シリコン膜12
と多結晶シリコン膜を除去して電極66の上面を完全に
露出させているが、実用上は電極66が完全に露出しな
くても問題はない。それは、特性を測定する際にはプロ
ーバの先端部分が電極66の頂部に向かって押し付けら
れるので、窒化シリコン膜12が破断してプローバと電
極66の電気的な接続がなされるからである。
では、電極66の上面に形成された窒化シリコン膜12
と多結晶シリコン膜を除去して電極66の上面を完全に
露出させているが、実用上は電極66が完全に露出しな
くても問題はない。それは、特性を測定する際にはプロ
ーバの先端部分が電極66の頂部に向かって押し付けら
れるので、窒化シリコン膜12が破断してプローバと電
極66の電気的な接続がなされるからである。
【0127】上述したように、本発明の第4実施形態の
特性評価用半導体装置では、図1の第1実施形態の特性
評価用半導体装置と同様に、測定のための上層配線や電
極を必要としない。したがって、第1容量素子22aの
形成が完了した直後に特性を測定することができる。
特性評価用半導体装置では、図1の第1実施形態の特性
評価用半導体装置と同様に、測定のための上層配線や電
極を必要としない。したがって、第1容量素子22aの
形成が完了した直後に特性を測定することができる。
【0128】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【0129】なお、第1、第2および第4の実施形態の
特性評価用半導体装置では、電極6aと電極6b、電極
6aと電極46、および電極6aと電極66の電気的な
接続をn型拡散層2を介して行っているが、例えば不純
物を導入した多結晶シリコン膜や金属膜などを介して行
ってもよい。
特性評価用半導体装置では、電極6aと電極6b、電極
6aと電極46、および電極6aと電極66の電気的な
接続をn型拡散層2を介して行っているが、例えば不純
物を導入した多結晶シリコン膜や金属膜などを介して行
ってもよい。
【0130】また、電極6a、6b、46、66とn型
拡散層2の接続は、コンタクト孔5を介して行われれて
いるが、本発明はそれに限定されるものではない。
拡散層2の接続は、コンタクト孔5を介して行われれて
いるが、本発明はそれに限定されるものではない。
【0131】さらに、電極6a、6b、46、66に使
用される材料に関してもn型多結晶シリコンに限定され
るものではなく、導電性を有する任意の材料を使用でき
ることは言うまでもない。
用される材料に関してもn型多結晶シリコンに限定され
るものではなく、導電性を有する任意の材料を使用でき
ることは言うまでもない。
【0132】
【発明の効果】以上説明した通り、本発明の特性評価用
半導体装置および特性評価方法では、容量素子の形成が
完了した直後に特性を測定することができる。さらに、
半導体製造ラインでの歩留まりを向上することができ
る。
半導体装置および特性評価方法では、容量素子の形成が
完了した直後に特性を測定することができる。さらに、
半導体製造ラインでの歩留まりを向上することができ
る。
【図1】(a)は本発明の第1実施形態の特性評価用半
導体装置を示す要部概略平面図、(b)はそのA−A線
に沿った部分断面図である。
導体装置を示す要部概略平面図、(b)はそのA−A線
に沿った部分断面図である。
【図2】本発明の第1実施形態の特性評価用半導体装置
の製造方法の各工程を示す要部概略断面図である。
の製造方法の各工程を示す要部概略断面図である。
【図3】本発明の第1実施形態の特性評価用半導体装置
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図4】本発明の第1実施形態の特性評価方法を示す要
部概略断面図である。
部概略断面図である。
【図5】本発明の第2実施形態の特性評価用半導体装置
を示す要部概略断面図である。
を示す要部概略断面図である。
【図6】本発明の第2実施形態の特性評価方法の各工程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図7】本発明の第2実施形態の他の特性評価方法の一
工程を示す要部概略断面図である。
工程を示す要部概略断面図である。
【図8】本発明の第3実施形態の特性評価方法の一工程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図9】本発明の第4実施形態の特性評価用半導体装置
の製造方法の各工程を示す要部概略断面図である。
の製造方法の各工程を示す要部概略断面図である。
【図10】従来の特性評価用半導体装置を示す要部概略
断面図である。
断面図である。
1 p型シリコン基板 2 n型拡散層 3 分離絶縁膜 4 層間絶縁膜 5 コンタクト孔 6a、6b 電極 7a、7b 容量絶縁膜 8a、8b 電極 11 n型多結晶シリコン膜 12 窒化シリコン膜 20a 第1容量素子 20b、20c 第2容量素子 22a、22b 測定端子 31 容量値測定器 32 直流電圧源 34 プローバ 46 電極 48 電極 49 導通経路 66 電極 67 窒化シリコン膜 68 n型多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/66 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項1】 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第1電極と、 前記第1電極と離れて前記層間絶縁膜上に形成され、且
つ前記導電層を介して前記第1電極に電気的に接続され
た第2電極と、 前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、 前記容量絶縁膜上に前記第3電極と離れて形成され、且
つ前記容量絶縁膜を介して前記第2電極に対向して配置
された第4電極とを備え、 前記第1電極と前記容量絶縁膜と前記第3電極が評価素
子として動作する第1容量素子を構成すると共に、前記
第2電極と前記容量絶縁膜と前記第4電極が第2容量素
子を構成し、 それぞれ表面の露出する前記第3および第4の電極が測
定端子対を形成し、 前記第2および第4の電極間に所定の電圧を供給するこ
とによって前記容量絶縁膜が絶縁破壊し、もって前記第
2および第4の電極間を短絡する導電経路が形成される
ことを特徴とする特性評価用半導体装置。 - 【請求項2】 前記第1容量素子の容量値が前記第2容
量素子の容量値より大きく設定されてなる請求項1に記
載の特性評価用半導体装置。 - 【請求項3】 前記第1容量素子の容量値が前記第2容
量素子の容量値の10倍以上に設定されてなる請求項1
に記載の特性評価用半導体装置。 - 【請求項4】 前記第4電極の所定の箇所に圧力を印加
することによって前記第4電極が変形すると共に前記容
量絶縁膜が破断し、もって前記第4電極が前記第2電極
に接触せしめられる請求項1に記載の特性評価用半導体
装置。 - 【請求項5】 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第1電極と、 前記第1電極と離れて前記層間絶縁膜上に形成され、且
つ前記導電層を介して前記第1電極に電気的に接続され
た第2電極と、 前記第1電極の露出面に沿って形成され、且つ前記第1
電極の露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向する第3電極とを備え、 前記第1電極と前記容量絶縁膜と前記第3電極が評価素
子として動作する第1容量素子を構成し、 それぞれ表面の露出する前記第2および第3の電極が測
定端子対を形成する ことを特徴とする特性評価用半導体
装置。 - 【請求項6】 (a) 特性評価用半導体装置を準備す
るステップであって、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第1電極と、 前記第1電極と離れて前記層間絶縁膜上に形成され、且
つ前記導電層を介して前記第1電極に電気的に接続され
た第2電極と、 前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、 前記容量絶縁膜上に前記第3電極と離れて形成され、且
つ前記容量絶縁膜を介して前記第2電極に対向して配置
された第4電極とを備えており、 前記第1電極と前記容量絶縁膜と前記第3電極が評価素
子として動作する第1容量素子を構成すると共に、前記
第2電極と前記容量絶縁膜と前記第4電極が第2容量素
子を構成し、それぞれ表面の露出する前記第3および第
4の電極が測定端子対を形成しているものと、 (b) 前記半導体基板と前記第4電極の間に所定の電
圧を印加し、前記容量絶縁膜を絶縁破壊して前記第2お
よび第4の電極間を短絡する導電経路を形成す るステッ
プと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする特性評価方法。 - 【請求項7】 (a) 特性評価用半導体装置を準備す
るステップであって、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第1電極と、 前記第1電極と離れて前記層間絶縁膜上に形成され、且
つ前記導電層を介して前記第1電極に電気的に接続され
た第2電極と、 前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、 前記容量絶縁膜上に前記第3電極と離れて形成され、且
つ前記容量絶縁膜を介して前記第2電極に対向して配置
された第4電極とを備えており、 前記第1電極と前記容量絶縁膜と前記第3電極が評価素
子として動作する第1容量素子を構成すると共に、前記
第2電極と前記容量絶縁膜と前記第4電極が第2容量素
子を構成し、それぞれ表面の露出する前記第3および第
4の電極が測定端子対を形成しているものと、 (b) 前記測定端子対間に所定の電圧を印加し、前記
容量絶縁膜を絶縁破壊して前記第2および第4の電極間
を短絡する導電経路を形成するステップと、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする特性評価方法。 - 【請求項8】 前記第1容量素子の容量値が前記第2容
量素子の容量値より大きく設定されてなる請求項7に記
載の特性評価方法。 - 【請求項9】 前記第1容量素子の容量値が前記第2容
量素子の容量値の10倍以上に設定されてなる請求項7
に記載の特性評価方法。 - 【請求項10】 (a) 特性評価用半導体装置を準備
するステップであっ て、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第1電極と、 前記第1電極と離れて前記層間絶縁膜上に形成され、且
つ前記導電層を介して前記第1電極に電気的に接続され
た第2電極と、 前記第1および第2の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第1電極に対向して配置された第3電極と、 前記容量絶縁膜上に前記第3電極と離れて形成され、且
つ前記容量絶縁膜を介して前記第2電極に対向して配置
された第4電極とを備えており、 前記第1電極と前記容量絶縁膜と前記第3電極が評価素
子として動作する第1容量素子を構成すると共に、前記
第2電極と前記容量絶縁膜と前記第4電極が第2容量素
子を構成し、それぞれ表面の露出する前記第3および第
4の電極が測定端子対を形成しているものと、 (b) 前記第4電極の所定の箇所に圧力を印加し、前
記第4電極を変形させると共に前記容量絶縁膜を破断さ
せて前記第4電極を前記第2電極に接触させるステップ
と、 (c) 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする特性評価方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36291098A JP3194375B2 (ja) | 1998-12-21 | 1998-12-21 | 特性評価用半導体装置および特性評価方法 |
KR1019990059994A KR100362024B1 (ko) | 1998-12-21 | 1999-12-21 | 특성평가용 반도체장치 및 특성평가방법 |
US09/467,969 US6300647B1 (en) | 1998-12-21 | 1999-12-21 | Characteristic-evaluating storage capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36291098A JP3194375B2 (ja) | 1998-12-21 | 1998-12-21 | 特性評価用半導体装置および特性評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000188379A JP2000188379A (ja) | 2000-07-04 |
JP3194375B2 true JP3194375B2 (ja) | 2001-07-30 |
Family
ID=18478040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36291098A Expired - Fee Related JP3194375B2 (ja) | 1998-12-21 | 1998-12-21 | 特性評価用半導体装置および特性評価方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6300647B1 (ja) |
JP (1) | JP3194375B2 (ja) |
KR (1) | KR100362024B1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10045692A1 (de) * | 2000-09-15 | 2002-04-04 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen und Pufferkapazitäten |
JP3736740B2 (ja) * | 2000-12-12 | 2006-01-18 | シャープ株式会社 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
US20020173072A1 (en) * | 2001-05-18 | 2002-11-21 | Larson Thane M. | Data capture plate for substrate components |
JP3944455B2 (ja) * | 2003-01-31 | 2007-07-11 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
DE102004004584A1 (de) * | 2004-01-29 | 2005-08-25 | Infineon Technologies Ag | Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
JP4969771B2 (ja) * | 2004-07-12 | 2012-07-04 | ソニー株式会社 | 固体撮像装置及びそのキャパシタ調整方法 |
US8148223B2 (en) * | 2006-05-22 | 2012-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | 1T MIM memory for embedded ram application in soc |
US20080281718A1 (en) * | 2007-01-08 | 2008-11-13 | Barrett Morgan | Household network incorporating secure set-top devices |
JP5578894B2 (ja) * | 2010-03-12 | 2014-08-27 | 東芝情報システム株式会社 | 半導体装置の製造精度判定方法及びその装置 |
JP5618662B2 (ja) * | 2010-07-15 | 2014-11-05 | 三菱電機株式会社 | 半導体素子の特性測定方法および半導体装置の製造方法 |
JP2012049237A (ja) * | 2010-08-25 | 2012-03-08 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63124542A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体集積回路 |
JPH05102264A (ja) | 1991-10-09 | 1993-04-23 | Oki Electric Ind Co Ltd | Dramセルの容量測定法 |
JP2951142B2 (ja) | 1993-03-03 | 1999-09-20 | 三洋電機株式会社 | メモリセル容量の評価用半導体装置および評価方法 |
US6157045A (en) * | 1995-08-25 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device evaluation pattern and evaluation method |
JP3406127B2 (ja) | 1995-09-04 | 2003-05-12 | 三菱電機株式会社 | 半導体装置 |
US5783462A (en) * | 1997-01-22 | 1998-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS |
US5872018A (en) * | 1997-05-05 | 1999-02-16 | Vanguard International Semiconductor Corporation | Testchip design for process analysis in sub-micron DRAM fabrication |
-
1998
- 1998-12-21 JP JP36291098A patent/JP3194375B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-21 US US09/467,969 patent/US6300647B1/en not_active Expired - Fee Related
- 1999-12-21 KR KR1019990059994A patent/KR100362024B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6300647B1 (en) | 2001-10-09 |
JP2000188379A (ja) | 2000-07-04 |
KR100362024B1 (ko) | 2002-11-22 |
KR20000048302A (ko) | 2000-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0479138B2 (ja) | ||
JP3579576B2 (ja) | 半導体装置の金属配線構造の製造方法 | |
JP3194375B2 (ja) | 特性評価用半導体装置および特性評価方法 | |
JPH0629485A (ja) | 半導体装置およびその製造方法 | |
US5739052A (en) | Apparatus and method for detecting defects in insulative layers of MOS active devices | |
US5783462A (en) | Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS | |
JPH02256265A (ja) | 半導体装置 | |
US20080023701A1 (en) | Test module for semiconductor device | |
US6534786B2 (en) | Semiconductor device having a test element, and method of manufacturing the same | |
JPH11135749A (ja) | 半導体記憶装置 | |
US6831321B2 (en) | Semiconductor device with a capacitor electrode isolation film formed from the same layer as a capacitor electrode | |
JP4208558B2 (ja) | 半導体装置の評価方法および評価用デバイスの作製方法 | |
JP2585556B2 (ja) | 半導体集積回路装置 | |
JP3135968B2 (ja) | 半導体集積回路装置の製造方法 | |
JP3354333B2 (ja) | 半導体記憶装置 | |
JP2943399B2 (ja) | 半導体集積回路 | |
US6677608B2 (en) | Semiconductor device for detecting gate defects | |
KR20040008477A (ko) | 반도체 소자의 게이트전극의 불연속성 테스트 방법 | |
JP3332022B2 (ja) | 半導体装置のダメージ評価方法 | |
JPH0529574A (ja) | 半導体装置の製造方法 | |
JPS6070737A (ja) | 半導体装置 | |
US20030038317A1 (en) | Semiconductor device | |
JPH1167901A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH10270520A (ja) | 特性評価用半導体装置および特性評価方法 | |
JPH05145069A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |