JP3194375B2 - 特性評価用半導体装置および特性評価方法 - Google Patents

特性評価用半導体装置および特性評価方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特性評価用半導体装
置および特性評価方法に関し、さらに言えば、半導体記
憶装置などに使用される容量素子の特性を測定する特性
評価用半導体装置および特性評価方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は微細化・高集積
化が進んでおり、それに伴って、１ビットあたりのメモ
リセル面積を小さくすることが要求されている。特に、
ダイナミック・ランダム・アクセス・メモリ（Dynamic
Random Access Memory：ＤＲＡＭ）の場合、メモリセル
を構成する容量素子は、１メモリセル当たりの面積が小
さくなっても所定の容量値を持っていなければならな
い。このため、容量値を確保しながら小型化を可能とす
る新しい容量素子形成技術が種々提案・開発されてい
る。例えば、高誘電体膜を用いた容量素子製造技術、ヘ
ミスフェリカル・グレイン（Hemispherical Grain：Ｈ
ＳＧ）シリコンを用いた容量素子電極製造技術などがそ
の代表として挙げられる。
【０００３】他方、半導体製造ラインにおいては、半導
体記憶装置の微細化に伴うプロセスの高度化・複雑化に
対応して、製造工程の途中での品質を検査・監視するた
めの技術が重要となっている。これは、例えば、ウェハ
の外観検査技術に代表される。製造ライン途中のある製
造工程でゴミが発生した場合、その製造工程を通過した
時点で半導体記憶装置は不良となる。したがって、その
半導体記憶装置を最終の製造工程まで至らしめることは
無駄であり、コストの上昇につながる。そればかりか、
そのゴミの発生した製造工程を他の半導体記憶装置が通
過した場合、その半導体記憶装置も不良となってしまう
可能性が高い。それを回避するためには、ゴミの発生を
より迅速に発見することが重要となる。そこで、半導体
製造ラインにおいては、それぞれの製造工程の要所要所
でウェハの外観検査を行うことにより、半導体記憶装置
の品質を製造工程毎に監視している。
【０００４】容量素子の形成に関しても、上記のような
高度な技術の適用に伴い、製造工程途中で容量素子の電
気的特性（以下、特性という）を測定する技術がより重
要となる。容量値や容量絶縁膜に流れるリーク電流など
の容量素子の特性を最も確実に測定する方法は、容量素
子に実際に電圧を印加して容量素子を動作させ、容量素
子の特性を直接調べることである。しかしながら、メモ
リセル内部の容量素子の特性を直接に測定することは困
難である。
【０００５】そこで、従来より、メモリセル内部の容量
素子と実質的に等価な容量素子を持つ特性評価用半導体
装置をウェハ上に形成し、この半導体装置の容量素子を
評価素子として用いる方法がある。
【０００６】図１０は、従来の特性評価用半導体装置の
一例を示す。
【０００７】図１０の半導体装置では、評価素子として
動作する容量素子１２０が形成されたｐ型シリコン基板
１０１を備えている。この基板１０１の表面にはｎ型拡
散層１０２が形成されており、拡散層１０２は酸化シリ
コンからなる分離絶縁膜１０３により図示しない他の素
子から分離されている。
【０００８】拡散層１０２の上には酸化シリコンからな
る第１層間絶縁膜１０４が形成されており、第１層間絶
縁膜１０４は分離絶縁膜１０３の表面を覆っている。第
１層間絶縁膜１０４にはコンタクト孔１０５が形成され
ており、コンタクト孔１０５から拡散層１０２の表面が
露出している。
【０００９】第１層間絶縁膜１０４の上には、ｎ型多結
晶シリコンからなる電極１０６が選択的に形成されてい
る。電極１０６は、コンタクト孔１０５を介して拡散層
１０２に電気的に接続されている。
【００１０】電極１０６の上には窒化シリコンからなる
容量絶縁膜１０７が選択的に形成されている。この容量
絶縁膜１０７は、電極１０６の露出面の全体を覆うと共
に、延在して第１層間絶縁膜１０４の表面の一部を覆っ
ている。容量絶縁膜１０７の上にはｎ型多結晶シリコン
からなる電極１０８が形成されている。電極１０８は、
容量絶縁膜１０７と完全に重なるように形成されてい
て、容量絶縁膜１０７を介して電極１０６に対向して配
置されている。それらの電極１０６、容量絶縁膜１０７
および電極１０８により容量素子１２０が構成される。
【００１１】層間絶縁膜１０４の上には、酸化シリコン
膜からなる第２層間絶縁膜１０９が形成されている。第
２層間絶縁膜１０９は、電極１０８の表面の全体を覆っ
ている。
【００１２】第２層間絶縁膜１０９の上には、アルミな
どの導電性材料からなる上層配線１１０ａ、１１０ｂが
形成されている。上層配線１１０ａは、第２層間絶縁膜
１０９を貫通するコンタクト孔１１２ａを介して電極１
０８に電気的に接続されている。上層配線１１０ｂは、
第１および第２の層間絶縁膜１０４、１０９を共に貫通
するコンタクト孔１１２ｂを介して拡散層１０２に接続
されており、それにより拡散層１０２を介して電極１０
６に電気的に接続されている。
【００１３】図１０の従来の半導体装置では、電極１０
６と電極１０８は上層配線１１０ａ、１１０ｂに電気的
に接続されているので、評価素子である容量素子１２０
の特性を測定するには、上層配線１１０ａ、１１０ｂに
所定の測定器を接続すればよい。こうして、測定された
特性がメモリセル内部の容量素子の特性となる。
【００１４】関連する他の従来技術としては、特開平５
−１０２２６４号公報に開示されたＤＲＡＭセルの容量
測定方法がある。
【００１５】特開平５−１０２２６４号公報に開示され
た容量測定方法では、テストチップ内部にＤＲＡＭセル
と同じ構造のキャパシタを形成している。キャパシタは
ストレージノード、誘電体膜およびセルプレートから構
成され、ストレージノードは素子形成領域と電気的に接
続されている。さらに、絶縁膜を貫通するコンタクト孔
を介してセルプレートおよび素子形成領域にそれぞれ電
気的に接続される２つの電極が設けられている。そし
て、それらの電極間に電圧を印加することにより、キャ
パシタの容量値が測定される。
【００１６】関連するさらに他の従来技術としては、特
開平６−２６０６１４号公報に開示されたメモリセル容
量の評価用半導体装置および評価方法がある。
【００１７】特開平６−２６０６１４号公報に開示され
た評価用半導体装置および評価方法では、評価用半導体
装置が転送トランジスタおよびメモリセル容量からなる
メモリセルとＭＯＳトランジスタとを備えており、ＭＯ
Ｓトランジスタのゲートがメモリセル容量を構成するセ
ルプレート電極に電気的に接続されている。そして、メ
モリセル容量のストレージ電極に電圧変化を与え、その
電圧変化に対するセルプレート電極の電圧変化をＭＯＳ
トランジスタの電流電圧特性または電流値変化から求め
ることにより、メモリセル容量の容量値またはリーク電
流が測定される。
【００１８】
【発明が解決しようとする課題】図１０の従来の特性評
価用半導体装置では、電極１０６と電極１０８に直接に
測定器を接続することができないので、上層配線１１０
ａ、１１０ｂを介して測定器を接続して特性が測定され
る。この場合、特性を測定するためには、電極１０８を
形成した後に、上層配線１１０ａ、１１０ｂを形成する
必要がある。したがって、電極１０８の形成の直後、す
なわち、容量素子１２０の形成が完了した直後に特性を
測定することができないという問題がある。
【００１９】そして、メモリセル内部の容量素子の特性
に不具合が生じた場合、上層配線１１０ａ、１１０ｂを
形成した後に実施される容量素子１２０の特性の測定に
より漸く不具合が生じたことが判明する。したがって、
第２層間絶縁膜１０９の形成から上層配線１１０ａ、１
１０ｂの形成に至る製造工程を経る分だけ不具合の発見
が遅れ、不具合への対処が遅れることになる。その結
果、不具合を生じた半導体記憶装置の容量素子の形成が
完了した後の製造工程が無駄となるばかりか、不具合の
発生から発見に至るまでの期間に不具合の原因となる製
造工程を通過した他の半導体記憶装置の大半が不良とな
る。よって、半導体製造ラインでの歩留まりが低下する
という問題がある。
【００２０】特開平５−１０２２６４号公報に開示され
た容量測定方法では、ストレージノードに直接に電圧を
印加することができない。このため、キャパシタの容量
値を測定する際には、２つの電極間に電圧が印加され
る。これらの電極は、キャパシタの形成が完了した後に
形成される。したがって、図１０の従来の特性評価用半
導体装置と同様に、キャパシタの形成が完了した直後に
特性を測定することができないという問題があり、さら
に、半導体製造ラインでの歩留まりが低下するという問
題がある。
【００２１】特開平６−２６０６１４号公報に開示され
た評価用半導体装置および評価方法では、ＭＯＳトラン
ジスタのゲートに電圧を印加し、その後にセルプレート
電極の電圧変化を測定している。そして、同公報には開
示されていないが、ＭＯＳトランジスタのゲートへの電
圧の印加やセルプレート電極の電圧測定のための配線が
実質的に必要となり、その配線はメモリセル容量の形成
が完了した後に形成されることになる。したがって、図
１０の従来の特性評価用半導体装置と同様に、メモリセ
ル容量の形成が完了した直後に特性を測定することがで
きないという問題があり、さらに、半導体製造ラインで
の歩留まりが低下するという問題がある。
【００２２】そこで、本発明の目的は、容量素子の形成
が完了した直後に特性を測定することのできる特性評価
用半導体装置および特性評価方法を提供することにあ
る。
【００２３】本発明の他の目的は、半導体製造ラインで
の歩留まりを向上することのできる特性評価用半導体装
置および特性評価方法を提供することにある。
【００２４】
【課題を解決するための手段】（１） 本発明の第１の
特性評価用半導体装置は、半導体基板上に形成された導
電層と、前記導電層上に形成された層間絶縁膜と、前記
層間絶縁膜上に形成された第１電極と、前記第１電極と
離れて前記層間絶縁膜上に形成され、且つ前記導電層を
介して前記第１電極に電気的に接続された第２電極と、
前記第１および第２の電極の露出面に沿って形成され、
且つそれらの露出面に接触せしめられた容量絶縁膜と、
前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
して前記第１電極に対向して配置された第３電極と、前
記容量絶縁膜上に前記第３電極と離れて形成され、且つ
前記容量絶縁膜を介して前記第２電極に対向して配置さ
れた第４電極とを備え、前記第１電極と前記容量絶縁膜
と前記第３電極が評価素子として動作する第１容量素子
を構成すると共に、前記第２電極と前記容量絶縁膜と前
記第４電極が第２容量素子を構成し、それぞれ表面の露
出する前記第３および第４の電極が測定端子対を形成
し、 前記第２および第４の電極間に所定の電圧を供給す
ることによって前記容量絶縁膜が絶縁破壊し、もって前
記第２および第４の電極間を短絡する導電経路が形成さ
れることを特徴とする。
【００２５】（２）本発明の第１の特性評価用半導体装
置では、第１電極と容量絶縁膜と第３電極が第１容量素
子を構成し、第２電極と容量絶縁膜と第４電極が第２容
量素子を構成しており、第１電極と第２電極は導電層を
介して互いに電気的に接続されている。換言すれば、第
１および第２の容量素子は互いに直列に接続されてい
る。そして、第１容量素子が評価素子として動作すると
共に、それぞれ表面の露出する第３および第４の電極が
測定端子対を形成する。
【００２６】このため、測定端子対を介して特性を測定
し、その測定された特性に第１および第２の容量素子の
容量値に応じた定数を乗算すれば、評価素子である第１
容量素子の特性を求め得る。そして、第３および第４の
電極が測定端子対を形成しているので、測定のための上
層配線や他の電極を必要としない。よって、第１容量素
子の形成が完了した直後に特性を測定することができ
る。
【００２７】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【００２８】さらに、前記第２および第４の電極間に所
定の電圧を供給することによって前記容量絶縁膜が絶縁
破壊し、もって前記第２および第４の電極間を短絡する
導電経路が形成される。このため、第２容量素子が導通
状態になるので、測定端子対を介して測定される特性が
第１容量素子の特性に相当する。したがって、第１容量
素子の特性を直接に測定できる。 好ましくは、前記第１
および第２の容量素子の容量値が互いに等しく設定され
てなる。この場合、第１および第２の容量素子を同じ構
成とすればよいので、特性評価用半導体装置の作製が容
易になる利点がある。さらに、第１容量素子の特性を算
出し易くなる利点もある。
【００２９】
【００３０】（３） 本発明の第１の特性評価用半導体
装置の好ましい例では、前記第１容量素子の容量値が前
記第２容量素子の容量値より大きく設定される。この場
合、測定端子対を介して第２および第４の電極間に所定
の電圧を容易に印加することができる利点がある。すな
わち、測定端子対間に電圧を印加した場合、測定端子対
間の電圧が分圧されて第１および第２の容量素子（すな
わち、第１および第３の電極間と第２および第４の電極
間）のそれぞれに印加される。それらの分圧されて印加
される電圧の値は、対応する第１および第２の容量素子
の容量値に対して反比例する。このため、第２および第
４の電極間に印加される電圧の値は、第１および第３の
電極間に印加される電圧の値より大きくなる。こうし
て、第２および第４の電極間に所定の電圧を容易に印加
することができるのである。
【００３１】本発明の第１の特性評価用半導体装置の他
の好ましい例では、前記第１容量素子の容量値が前記第
２容量素子の容量値の１０倍以上に設定される。この場
合、第２および第４の電極間に印加される電圧の値は、
第１および第３の電極間に印加される電圧の値の１０倍
となる。したがって、第２および第４の電極間に所定の
電圧を一層容易に印加することができる利点がある。
【００３２】この例において、第２および第４の電極間
に電圧を印加するには、第４電極と半導体基板との間に
電圧を印加してもよい。その場合にも、容易に導通経路
を形成することができる。
【００３３】本発明の第１の半導体装置のさらに他の好
ましい例では、前記第４電極の所定の箇所に圧力を印加
することによって前記第４電極が変形すると共に前記容
量絶縁膜が破断し、もって前記第４電極が前記第２電極
に接触せしめられる。この場合、第２容量素子が導通状
態になるので、測定端子対を介して測定される特性が第
１容量素子の特性に相当する。したがって、第１容量素
子の特性を直接に測定できる利点がある。
【００３４】（４） 本発明の第２の特性評価用半導体
装置は、半導体基板上に形成された導電層と、前記導電
層上に形成された層間絶縁膜と、前記層間絶縁膜上に形
成された第１電極と、前記第１電極と離れて前記層間絶
縁膜上に形成され、且つ前記導電層を介して前記第１電
極に電気的に接続された第２電極と、前記第１電極の露
出面に沿って形成され、且つ前記第１電極の露出面に接
触せしめられた容量絶縁膜と、前記容量絶縁膜上に形成
され、且つその容量絶縁膜を介して前記第１電極に対向
する第３電極とを備え、前記第１電極と前記容量絶縁膜
と前記第３電極が評価素子として動作する第１容量素子
を構成し、それぞれ表面の露出する前記第２および第３
の電極が測定端子対を形成することを特徴とする。
【００３５】（５） 本発明の第２の特性評価用半導体
装置では、第１電極と容量絶縁膜と第３電極が第１容量
素子を構成し、第１電極と第２電極は導電層を介して互
いに電気的に接続されている。そして、第１容量素子が
特性評価素子として動作すると共に、それぞれ表面の露
出する第２および第３の電極を測定端子対を形成する。
【００３６】このため、測定端子対を介して特性を測定
すれば、評価素子である第１容量素子の特性が得られ
る。そして、第２および第３の電極が測定端子対を形成
しているので、測定のための上層配線や他の電極を必要
としない。よって、第１容量素子の形成が完了した直後
に特性を測定することができる。
【００３７】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【００３８】（６） 本発明の第１の特性評価方法は、 （ａ） 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第１電極と、 前記
第１電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第１電極に電気的に接続された第
２電極と、 前記第１および第２の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第１電極に対向して配置された第３
電極と、 前記容量絶縁膜上に前記第３電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第２電極に対向
して配置された第４電極とを備えており、 前記第１電極
と前記容量絶縁膜と前記第３電極が評価素子として動作
する第１容量素子を構成すると共に、前記第２電極と前
記容量絶縁膜と前記第４電極が第２容量素子を構成し、
それぞれ表面の露出する前記第３および第４の電極が測
定端子対を形成しているものと、 （ｂ） 前記半導体基板と前記第４電極の間に所定の電
圧を印加し、前記容量絶縁膜を絶縁破壊して前記第２お
よび第４の電極間を短絡する導電経路を形成するステッ
プと、 （ｃ） 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【００３９】（７） 本発明の第１の特性評価方法で
は、上記（６）に記載した特性評価用半導体装置におい
て、その半導体基板と第４電極の間に所定の電圧が印加
される。この特性評価用半導体装置の半導体基板上には
導電層が形成されており、この導電層を介して第２およ
び第４の電極間に電圧が印加される。第２および第４の
電極間に印加された電圧は容量絶縁膜を絶縁破壊し、そ
れによって第２および第４の電極間を短絡する導電経路
が形成される。この導電経路は第２容量素子を導通状態
にするので、測定端子対間の特性を測定することにより
第１容量素子の特性が得られる。
【００４０】このため、測定のための上層配線や電極を
必要としない。よって、第１容量素子の形成が完了した
直後に特性を測定することができ、さらに半導体製造ラ
インでの歩留まりが向上する。
【００４１】（８） 本発明の第１の特性評価方法の好
ましい例では、前記第１および第２の容量素子の容量値
が互いに等しく設定されてなる。この場合、第１および
第２の容量素子を同じ構成とすればよいので、特性評価
用半導体装置の作製が容易になる利点がある。さらに、
第１容量素子の特性を算出し易くなる利点もある。
【００４２】
【００４３】
【００４４】
【００４５】（８） 本発明の第２の特性評価方法は、（ａ） 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第１電極と、 前記
第１電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第１電極に電気的に接続された第
２電極と、 前記第１および第２の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第１電極に対向して配置された第３
電極と、 前記容量絶縁膜上に前記第３電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第２電極に対向
して配置された第４電極とを備えており、 前記第１電極
と前記容量絶縁膜と前記第３電極が評価素子として動作
する第１容量素子を構成すると共に、前記第２電極と前
記容量絶縁膜と前記第４電極が第２容量素子を構成し、
それぞれ表面の露出する前記第３および第４の電極が測
定端子対を形成しているものと、 （ｂ） 前記測定端子対間に所定の電圧を印加し、前記
容量絶縁膜を絶縁破壊して前記第２および第４の電極間
を短絡する導電経路を形成するステップと、 （ｃ） 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【００４６】（９） 本発明の第２の特性評価方法で
は、上記（８）に記載の特性評価用半導体装置におい
て、その測定端子対間（すなわち、第３および第４の電
極間）に所定の電圧を印加する。この特性評価用半導体
装置の第１および第２の容量素子は互いに直列に接続さ
れているので、測定端子間に印加された電圧は分圧され
て第１および第２の容量素子（すなわち、第１および第
３の電極間と第２および第４の電極間）のそれぞれに印
加される。それらの分圧されて印加される電圧の値は、
対応する第１および第２の容量素子の容量値に対して反
比例する。したがって、第１および第２の容量素子の容
量値を適宜設定することで第２および第４の電極間に印
加される電圧の値を調整できる。こうして、第２および
第４の電極間に印加された電圧は容量絶縁膜を絶縁破壊
し、それによって第２および第４の電極間を短絡する導
電経路が形成される。この導電経路は第２容量素子を導
通状態にするので、測定端子対間の特性を測定すること
により第１容量素子の特性が得られる。
【００４７】このため、上記（６）に記載の特性評価方
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第１容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
【００４８】（１０） 本発明の第２の特性評価方法の
好ましい例では、前記第１容量素子の容量値が前記第２
容量素子の容量値より大きく設定されてなる。この場
合、第２および第４の電極間に印加される電圧の値は、
第１および第３の電極間に印加される電圧の値より大き
くなる。よって、第２および第４の電極間を短絡する導
電経路を容易に形成できる利点がある。
【００４９】本発明の第２の特性評価方法の他の好まし
い例では、前記第１容量素子の容量値が前記第２容量素
子の容量値の１０倍以上に設定されてなる。この場合、
第２および第４の電極間に印加される電圧の値は、第１
および第３の電極間に印加される電圧の値の１０倍とな
る。したがって、第２および第４の電極間を短絡する導
電経路を一層容易に形成できる利点がある。
【００５０】（１１） 本発明の第３の特性評価方法
は、 （ａ） 特性評価用半導体装置を準備するステップであ
って、前記特性評価用半導体装置が、 半導体基板上に形
成された導電層と、 前記導電層上に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成された第１電極と、 前記
第１電極と離れて前記層間絶縁膜上に形成され、且つ前
記導電層を介して前記第１電極に電気的に接続された第
２電極と、 前記第１および第２の電極の露出面に沿って
形成され、且つそれらの露出面に接触せしめられた容量
絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量
絶縁膜を介して前記第１電極に対向して配置された第３
電極と、 前記容量絶縁膜上に前記第３電極と離れて形成
され、且つ前記容量絶縁膜を介して前記第２電極に対向
して配置された第４電極とを備えており、 前記第１電極
と前記容量絶縁膜と前記第３電極が評価素子として動作
する第１容量素子を構成すると共に、前記第２電極と前
記容量絶縁膜と前記第４電極が第２容量素子を構成し、
それぞれ表面の露出する前記第３および第４の電極が測
定端子対を形成しているものと、 （ｂ） 前記第４電極の所定の箇所に圧力を印加し、前
記第４電極を変形させると共に前記容量絶縁膜を破断さ
せて前記第４電極を前記第２電極に接触させるステップ
と、 （ｃ） 前記測定端子対間の特性を測定するステップと
を備えることを特徴とする。
【００５１】（１２） 本発明の第３の特性評価方法で
は、上記（１１）に記載の特性評価用半導体装置におい
て、その第４電極の所定の箇所に圧力を印加して第４電
極を変形させる。それにより容量絶縁膜が破断し、第４
電極が第２電極に接触する。この第２電極と第４電極の
接触は第２容量素子を導通状態にするので、測定端子対
間の特性を測定することにより第１容量素子の特性が得
られる。
【００５２】このため、上記（６）に記載の特性評価方
法と同様に、測定のための上層配線や電極を必要としな
い。よって、第１容量素子の形成が完了した直後に特性
を測定することができ、さらに半導体製造ラインでの歩
留まりが向上する。
【００５３】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
【００５４】（第１実施形態） ［構成］図１は、本発明の第１実施形態の特性評価用半
導体装置を示す。図１（ａ）は要部概略平面図、図１
（ｂ）はそのＡ−Ａ線に沿った部分断面図である。この
半導体装置は、半導体記憶装置（ＤＲＡＭ）に含まれる
メモリセル内部の容量素子を評価するための半導体装置
であり、ウェハ上ではいわゆるテスト・エレメント・グ
ループ（Test Element Group、ＴＥＧ）に属するもので
ある。なお、ここでは４つのメモリセルに対応する評価
素子を備えた半導体装置を例に説明する。
【００５５】図１の半導体装置は、４つの第１容量素子
２０ａと４つの第２容量素子２０ｂが形成されたｐ型シ
リコン基板１を備えている。この基板１の表面にはｎ型
拡散層２が選択的に形成されており、拡散層２は酸化シ
リコンからなる分離絶縁膜３により図示しない他の素子
から分離されている。
【００５６】拡散層２の上には酸化シリコンからなる層
間絶縁膜４が形成されており、層間絶縁膜４は分離絶縁
膜３の表面を覆っている。層間絶縁膜４にはそれを貫通
するコンタクト孔５が形成されており、コンタクト孔５
から拡散層２の表面が露出している。
【００５７】層間絶縁膜４の上には、低抵抗のｎ型多結
晶シリコンからなる４つの電極６ａと４つの電極６ｂが
選択的に形成されている。電極６ａ、６ｂは、それぞれ
離れて配置されると共に、互いに面積の等しい露出面を
有している。電極６ａ、６ｂは、コンタクト孔５を介し
て拡散層２に電気的に接続されている。
【００５８】電極６ａ、６ｂの上には高い誘電率を持つ
窒化シリコンからなる容量絶縁膜７ａ、７ｂが選択的に
形成されている。容量絶縁膜７ａは、電極６ａの露出面
の全体を覆うと共に、延在して層間絶縁膜４の表面の一
部を覆っている。容量絶縁膜７ｂは、電極６ｂの露出面
の全体を覆うと共に、延在して層間絶縁膜４の表面の一
部を覆っている。
【００５９】容量絶縁膜７ａの上には低抵抗のｎ型多結
晶シリコンからなる電極８ａが形成されている。電極８
ａは、容量絶縁膜７ａと重なるように選択的に形成され
ていて、容量絶縁膜７ａを介して電極６ａに対向して配
置されている。また、容量絶縁膜７ｂの上にはｎ型多結
晶シリコンからなる電極８ｂが形成されている。電極８
ｂは、容量絶縁膜７ｂと重なるように選択的に形成され
ていて、容量絶縁膜７ｂを介して電極６ｂに対向して配
置されている。
【００６０】電極８ａの表面は露出しており、電極８ａ
は層間絶縁膜４の上に延在して平面寸法の大きい第１パ
ッド領域（図示せず）を形成している。同様に、電極８
ｂの表面は露出しており、電極８ｂは層間絶縁膜４の上
に延在して平面寸法の大きい第２パッド領域（図示せ
ず）を形成している。これら第１および第２のパッド領
域は、測定端子２２ａ、２２ｂとして動作する。
【００６１】電極６ａ、容量絶縁膜７ａおよび電極８ａ
は、メモリセル内部の容量素子と実質的に同じ構成を持
つ４つの第１容量素子２０ａを構成する。この第１容量
素子が評価素子として動作する。そして、電極８ａは４
つの第１容量素子２０ａに共通な電極として動作する。
また、電極６ｂ、容量絶縁膜７ｂおよび電極８ｂは、４
つの第２容量素子２０ｂを構成する。そして、電極８ｂ
は４つの第２容量素子２０ｂに共通な電極として動作す
る。
【００６２】第１および第２の電極６ａ、６ｂの露出面
は同じ面積を持たなくてもよいが、この実施形態では同
一の面積を持つように設定されている。その結果、第１
および第２の容量素子２０ａ、２０ｂは互いに等しい容
量値を持つ。
【００６３】［製造方法］図２は、図１の特性評価用半
導体装置の製造方法の各工程を示す。
【００６４】まず最初に、ｐ型シリコン基板１を準備
し、基板１の表面を選択的に酸化して、例えば厚さ５０
０ｎｍの酸化シリコン膜からなる絶縁分離膜３を形成す
る。次に、イオン注入法により、例えば３０ｋｅＶのエ
ネルギーで濃度１×１０15／ｃｍ2の燐を導入し、図２
（ａ）に示すように、基板１の表面にｎ型拡散層２を形
成する。
【００６５】次に、ＣＶＤ（Chemical Vapor Depositio
n：化学的気相成長）法を用いて、例えば０．８μｍの
ＢＰＳＧ（BoroPhosphoSilicate Glass：ボロン・燐・
ガラス）からなる層間絶縁膜４を基板１の上に堆積させ
た後、リソグラフィ技術およびドライエッチング技術を
用いて、層間絶縁膜４を貫通するコンタクト孔５を形成
する。コンタクト孔５は、例えば内径が０．５μｍの円
形であり、拡散層２を露出するものである。
【００６６】さらに、図２（ｂ）に示すように、層間絶
縁膜４の上に、ｎ型不純物が導入された多結晶シリコン
膜１１をＣＶＤ法により堆積する。この多結晶シリコン
膜の厚さは例えば４００ｎｍであり、コンタクト孔５は
多結晶シリコン膜により埋め込まれる。
【００６７】引き続いて、リソグラフィ技術およびドラ
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極６ａ、６ｂを形成する。このとき、図２（ｃ）に示
すように、電極６ａと電極６ｂは互いに離れて形成され
る。また、電極６ａ、６ｂのコンタクト孔５の内部に埋
め込まれた部分は、拡散層２に接触する。
【００６８】その後、基板１の全面にわたって、例えば
厚さ１０ｎｍの窒化シリコン膜１２をＣＶＤ法により堆
積し、電極６ａ、６ｂと層間絶縁膜４の表面を覆う。こ
の時の状態は、図２（ｃ）のようになる。
【００６９】次に、窒化シリコン膜１２の上に、例えば
厚さ２００ｎｍのｎ型多結晶シリコン膜（図示せず）を
ＣＶＤ法により堆積する。さらに、リソグラフィ技術お
よびドライエッチング技術を用いて窒化シリコン膜１２
と多結晶シリコン膜を共に加工し、容量絶縁膜７ａ、７
ｂと電極８ａ、８ｂを形成する。
【００７０】こうして、図１に示す半導体装置１０が得
られる。
【００７１】［特性評価方法］まず最初に、特性評価方
法の原理について説明する。
【００７２】上記の通り、図１の半導体装置では、電極
８ａが４つの第１容量素子２０ａに共通な電極として動
作し、電極８ｂが４つの第２容量素子２０ｂに共通な電
極として動作する。また、電極６ａと電極６ｂは、拡散
層２を介して電気的に接続されている。このため、この
半導体装置には、図３に示す回路が構成される。
【００７３】図３の回路は、４つの第１容量素子２０ａ
（容量値：Ｃa）と４つの第２容量素子２０ｂ（容量
値：Ｃb）とを備えており、容量値ＣaとＣbは互いに等
しく設定されている。第１容量素子２０ａのそれぞれが
共通接続された一端は、第２容量素子２０ｂのそれぞれ
が共通接続された一端に接続されている。第１容量素子
２０ａのそれぞれが共通接続された他端は測定端子２２
ａに接続され、第２容量素子２０ｂのそれぞれが共通接
続された他端は測定端子２２ｂに接続されている。
【００７４】図３の回路では、測定端子２２ａ、２２ｂ
を介して第１容量素子２０ａの特性を測定することがで
きる。
【００７５】例えば、容量値を測定する場合、第１およ
び第２の容量素子２０ａ、２０ｂの容量値Ｃa、Ｃbは等
しい（すなわち、Ｃa＝Ｃb）ので、測定端子２２ａ、２
２ｂ間の容量値をＣMとすると、次の関係式が成立す
る。
【００７６】 ＣM＝４・Ｃa・Ｃb／（Ｃa＋Ｃb）＝２・Ｃa したがって、測定端子２２ａ、２２ｂを介して測定され
た容量値ＣMに定数「１／２」を乗算することにより、
第１容量素子２０ａの容量値Ｃaが得られる。
【００７７】同様に、他の特性、例えば容量絶縁膜のリ
ーク特性の場合、測定された電流値に２を乗算すること
により、第１容量素子２０ａのリーク電流を得ることが
できる。
【００７８】次に、容量値を測定する場合を例に挙げて
特性評価方法を説明する。図４は、図１の特性評価用半
導体装置を用いた特性評価方法を示す。
【００７９】まず、上記の製造方法により、図１の半導
体装置を準備する。
【００８０】次に、測定端子２２ａ、２２ｂに容量値測
定器３１を接続して容量値ＣMを測定する。その接続
は、所定の測定用プローバ（図示せず）を第１および第
２のパッド領域（図示せず）に接触させることによりな
される。それらの第１および第２のパッド領域の表面は
広い面積を持つため、容量値測定器３１の接続を容易に
行うことができる。容量値測定器３１は、測定端子２２
ａ、２２ｂ間に所定の電圧を印加し、それにより測定端
子２２ａ、２２ｂ間に流れる電流を検出してその電流値
から容量値を自動的に算出する。
【００８１】次に、測定された容量値ＣMに定数「１／
２」を乗算して第１容量素子２０ａの容量値Ｃaを求め
る。
【００８２】他の特性、例えば容量絶縁膜のリーク特性
の場合も、容量値測定器３１を微少電流測定器とするこ
とで同様に求めることができる。
【００８３】上記のように、本発明の第１実施形態の特
性評価用半導体装置および特性評価方法では、半導体基
板１上に形成された第１および第２の容量素子２０ａ、
２０ｂが直列に接続されており、表面を露出する電極８
ａと電極８ｂが測定端子２２ａ、２２ｂを形成してい
る。そして、測定端子２２ａ、２２ｂを介して測定され
た特性から評価素子である第１容量素子２０ａの特性が
求められる。この場合、図１０の従来の特性評価用半導
体装置や特開平５−１０２２６４号公報および特開平６
−２６０６１４号公報に開示された従来技術のように測
定のための上層配線や電極を必要としない。よって、第
１容量素子２０ａの形成が完了した直後に特性を測定す
ることができる。
【００８４】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【００８５】なお、上述した第１実施形態の特性評価用
半導体装置および特性評価方法では、４つの第１容量素
子２０ａと４つの第２容量素子２０ｂを備えているが、
第１および第２の容量素子２０ａ、２０ｂの個数に制限
はなく、個数は任意に設定することが可能である。その
場合、乗算に用いられる定数は、第１および第２の容量
素子２０ａ、２０ｂの個数に応じて設定すればよい。さ
らに、第１および第２の容量素子２０ａ、２０ｂの容量
値を同一としたのは、特性評価用半導体装置の作製を容
易にするためであり、第１容量素子２０ａと第２容量素
子２０ｂの容量値の比を適宜設定し、その比に対応した
定数を設定すればよい。
【００８６】（第２実施形態） ［構成］図５は、本発明の第２実施形態の特性評価用半
導体装置を示す。
【００８７】図５の特性評価用半導体装置は、基板上に
形成される第２容量素子を１個とし、さらに第２容量素
子の容量値を小さくしている点において、図１の第１実
施形態の特性評価用半導体装置と異なる。それ以外は第
１実施形態の特性評価用半導体装置と同一であるため、
図５において図１の特性評価用半導体装置と同一または
対応する要素には同じ符号を付してその説明を省略す
る。
【００８８】図５の半導体装置では、層間絶縁膜４の上
に、電極６ａから離れて配置された１つの電極４６が選
択的に形成されている。この電極４６は、電極６ａに比
べて小さい面積の露出面を持つよう形成されている。電
極４６は、電極６ａと同様にコンタクト孔５を介して拡
散層２に電気的に接続されている。
【００８９】電極４６の露出面の全体は窒化シリコンか
らなる容量絶縁膜７ｂに覆われていて、その容量絶縁膜
７ｂの一部は延在して層間絶縁膜４の表面の一部を覆っ
ている。
【００９０】容量絶縁膜７ｂの上にはｎ型多結晶シリコ
ンからなる電極４８が選択的に形成されている。電極４
８は、容量絶縁膜７ｂと重なるように形成されていて、
容量絶縁膜７ｂを介して電極４６に対向して配置されて
いる。
【００９１】電極４８の表面は露出しており、層間絶縁
膜４の上に延在した電極の一部が平面寸法の大きい第２
パッド領域（図示せず）を形成している。この第２パッ
ド領域は、測定端子２２ｂとして動作する。
【００９２】電極４６、容量絶縁膜７ｂおよび電極４８
は、第２容量素子２０ｃを構成する。電極４６の露出面
の面積が比較的小さいため、電極４６と電極４８の対向
面の面積も減少して、第２容量素子２０ｃの容量値は第
１容量素子２０ａより小さくなる。また、電極６ａと電
極４６が電気的に接続されており、それにより第２容量
素子２０ｃは並列接続された４つの第１容量素子２０ａ
に直列に接続される。
【００９３】［特性評価方法］図６は、図５の特性評価
用半導体装置を用いた特性評価方法の各工程を示す。な
お、ここでは、一例として容量値を測定する場合につい
て説明する。
【００９４】まず最初に、図５の特性評価用半導体装置
を準備し、図６（ａ）に示すように、基板１を接地する
と共に、基板１と電極４８の間に直流電圧源３２（電圧
値：Ｖd）を接続して電極４８に電圧値（−Ｖd）の直流
電圧を印加する。この時、電極４６は実質的に接地され
るので、電極４６と電極４８の間に電圧値（−Ｖd）の
直流電圧が印加される。
【００９５】すなわち、電極４８に電圧値（−Ｖd）の
直流電圧を印加することにより、正の電圧値を持つ誘導
電圧が電極４６に生成される。拡散層２は電極４６に電
気的に接続されているため、その誘導電圧は拡散層２に
印加される。その結果、ｐ型の基板１とｎ型の拡散層２
が導通状態になるので、電極４６は接地された基板１に
電気的に接続されることになる。こうして、電極４６と
電極４８の間に電圧値（−Ｖd）の直流電圧が印加され
る。
【００９６】そして、電圧値（−Ｖd）を所定の値（例
えば−１５Ｖ）に設定することにより、容量絶縁膜７ｂ
の一部分が絶縁破壊されて導電経路４９が形成される。
この導電経路４９により電極４６と電極４８との間が短
絡し、第２容量素子２０ｃが導通状態となる。
【００９７】次に、図６（ｂ）に示すように、測定端子
２２ａ、２２ｂに容量値測定器３１を接続して容量値を
測定する。第２容量素子２０ｃが導通状態であるため、
測定された容量値は並列接続された４つの第１容量素子
２０ａの容量値（すなわち、４Ｃa）に相当する。した
がって、測定された容量値から第１容量素子２０ａの容
量値Ｃaが求まる。
【００９８】なお、容量値以外の測定に関しても、容量
値測定器３１を所定の測定器に変更すれば、同様に行う
ことができる。
【００９９】また、図６（ａ）の工程以外にも他の工程
を用いて第２容量素子２０ｃを導通状態とすることもで
きる。
【０１００】図７は、図６（ａ）に対応する他の工程を
示す。
【０１０１】まず最初に、図５の特性評価用半導体装置
を準備し、図７に示すように、測定端子２２ａ、２２ｂ
間に直流電圧源３２（電圧値：Ｖｄ）を接続して、電極
８ａと電極４８の間に電圧値Ｖｄの直流電圧を印加す
る。第１および第２の容量素子２０ａ、２０ｃは直列に
接続されているので、電極８ａ、４８間に印加された直
流電圧が分圧されて第１および第２の容量素子２０ａ、
２０ｃ（すなわち、電極６ａ、８ａ間）にそれぞれ印加
される。それらの分圧されて印加される直流電圧は、第
１および第２の容量素子２０ａ、２０ｃの容量値に対し
て反比例すると共に、第１および第２の容量素子２０
ａ、２０ｃに蓄積される電荷の量に対して比例する。さ
らに、第１および第２の容量素子２０ａ、２０ｃに蓄積
される電荷の量は互いに等しくなる。そして、第１容量
素子２０ａよりも第２容量素子２０ｃの容量値が小さい
ため、電極４６、４８間に印加される直流電圧の値は、
電極６ａ、８ａ間に印加される直流電圧の値よりも大き
くなる。
【０１０２】ここで、電極４６、４８間に印加される直
流電圧の値が所定の値（例えば、１５Ｖ）となるように
直流電圧源３２の電圧値Ｖｄを設定することにより、容
量絶縁膜７ｂのみが絶縁破壊される。こうして、図６
（ａ）の場合と同様な導通部分４９が形成される。この
導電経路４９により電極４８と電極４６との間が短絡
し、第２容量素子２０ｃが導通状態となる。
【０１０３】それ以降の工程は、図６（ｂ）の工程と同
一である。
【０１０４】なお、第１容量素子２０ａの容量値は、第
２容量素子２０ｃの１０倍以上に設定されるのが好まし
い。その場合、電極４６、４８間に印加される直流電圧
の値は、電極６ａ、８ａ間に印加される直流電圧の値の
１０倍以上となる。このため、容量絶縁膜７ｂの絶縁破
壊が一層生じ易くなり、容易に第２容量素子２０ｃを導
通状態とすることができる。
【０１０５】上記のように、本発明の第２実施形態の特
性評価用半導体装置および特性評価方法では、半導体基
板１上に形成された第１および第２の容量素子２０ａ、
２０ｃが直列に接続されており、表面を露出する電極８
ａと電極４８が測定端子２２ａ、２２ｂを形成してい
る。そして、電極４６と電極４８との間に所定の電圧を
印加して容量絶縁膜７ｂを絶縁破壊することで第２容量
素子２０ｃを導通状態とし、測定端子２２ａ、２２ｂを
介して測定された特性から評価素子である第１容量素子
２０ａの特性を得る。このため、本発明の第１実施形態
の特性評価用半導体装置および特性評価方法と同様に、
測定のための上層配線や電極を必要としない。したがっ
て、第１容量素子２０ａの形成が完了した直後に特性を
測定することができる。
【０１０６】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【０１０７】なお、図６（ａ）および図７において、直
流電圧源３２の代わりに交流電圧源やパルス電圧源など
を用いることも可能である。
【０１０８】（第３実施形態）図８は、本発明の第３実
施形態の特性評価方法の工程を示す。
【０１０９】第３実施形態の特性評価方法は、図５の第
２実施形態の特性評価用半導体装置を用いたものであ
る。したがって、特性評価用半導体装置に関しては、図
８において図５の特性評価用半導体装置と同一の要素に
は同じ符号を付してその説明を省略する。
【０１１０】まず最初に、図５の特性評価用半導体装置
を準備する。
【０１１１】次に、電極４８の表面にプローバ３４の先
端を押し付けて電極４６の頂部に向かう方向（図８の矢
印の方向）の圧力を印加する。電極４８と容量絶縁膜７
ｂは薄い膜であるため、印加された圧力により電極４８
と容量絶縁膜７ｂが変形する。窒化シリコン膜からなる
容量絶縁膜７ｂは多結晶シリコン膜からなる電極４８よ
りも薄く、靱性が低いため、印加された圧力が一定の値
以上になると容量絶縁膜７ｂが破断する。その結果、図
８に示すように、電極４８の変形部分が電極４６の頂部
に接触し、それらが電気的に接続される。
【０１１２】以降の工程は、図６（ｂ）に示す第２実施
形態の特性評価方法の工程と同じに実施される。すなわ
ち、測定端子２２ａ、２２ｂに容量値測定器３１を接続
して容量値を測定する。第２容量素子２０ｃが導通状態
であるため、測定された容量値は並列接続された４つの
第１容量素子２０ａの容量値（すなわち、４Ｃa）に相
当する。したがって、測定された容量値から第１容量素
子２０ａの容量値Ｃaが求まる。容量値以外の特性につ
いても同様にして求めることができる。
【０１１３】上記のように、本発明の第３実施形態の特
性評価方法では、第２容量絶縁膜４８を破断し、それに
より電極４８を電極６ａに接触させることで第２容量素
子２０ｃを導通状態とし、測定端子２２ａ、２２ｂを介
して測定された特性から評価素子である第１容量素子２
０ａの特性を得る。したがって、第２実施形態の特性評
価方法と同様に、第１および第２の容量素子２０ａの形
成が完了した直後に特性を測定することができ、さらに
半導体製造ラインでの歩留まりが向上する。
【０１１４】（第４実施形態）図９は、本発明の第４実
施形態の特性評価用半導体装置の製造工程を示す。
【０１１５】この実施形態の半導体装置は、以下のよう
に作製される。
【０１１６】まず最初に、ｐ型シリコン基板１を準備
し、基板１の表面を選択的に酸化して、例えば厚さ５０
０ｎｍの酸化シリコン膜からなる絶縁分離膜３を形成す
る。次に、イオン注入法により、例えば３０ｋｅＶのエ
ネルギーで濃度１×１０15／ｃｍ2の燐を導入し、基板
１の表面にｎ型拡散層２を形成する。
【０１１７】次に、ＣＶＤ法を用いて、例えば０．８μ
ｍのＢＰＳＧからなる層間絶縁膜４を基板１の上に堆積
させた後、リソグラフィ技術およびドライエッチング技
術を用いて、層間絶縁膜４を貫通するコンタクト孔５を
形成する。コンタクト孔５は、例えば内径が０．５μｍ
の円形であり、拡散層２を露出するものである。
【０１１８】さらに、層間絶縁膜４の上に、ｎ型不純物
が導入された多結晶シリコン膜（図示せず）をＣＶＤ法
により堆積する。この多結晶シリコン膜の厚さは例えば
４００ｎｍであり、コンタクト孔５は多結晶シリコン膜
により埋め込まれる。
【０１１９】引き続いて、リソグラフィ技術およびドラ
イエッチング技術を用いて多結晶シリコン膜を加工し、
電極６ａと電極６６を形成する。このとき、電極６ａと
電極６６は互いに離れて形成される。電極６６の平面寸
法は、電極に比べて大きく設定され、例えばパッド領域
程度の大きさを持つ。電極６ａと電極６６のコンタクト
孔５の内部に埋め込まれた部分は、拡散層２に接触す
る。
【０１２０】その後、基板１の全面にわたって、例えば
厚さ１０ｎｍの窒化シリコン膜１２をＣＶＤ法により堆
積し、電極６ａ、電極６６および層間絶縁膜４の表面を
覆う。この時の状態は、図９（ａ）のようになる。
【０１２１】次に、窒化シリコン膜１２の上に、例えば
厚さ２００ｎｍのｎ型多結晶シリコン膜（図示せず）を
ＣＶＤ法により堆積した後、リソグラフィ技術およびド
ライエッチング技術を用いて窒化シリコン膜１２とｎ型
多結晶シリコン膜を共に加工して容量絶縁膜７ａおよび
電極８ａを形成する。この時、オーバエッチングによ
り、電極６６の上面に形成された窒化シリコン膜１２と
ｎ型多結晶シリコン膜を除去する。その結果、図９
（ｂ）に示すように、電極６６の側面のみが窒化シリコ
ン膜６７とｎ型多結晶シリコン膜６８に覆われ、電極６
６の上面は露出する。
【０１２２】こうして、図９（ｂ）の半導体装置が得ら
れる。
【０１２３】図９（ｂ）の半導体装置では、図１の第１
実施形態の特性評価用半導体装置と同様に、電極６ａ、
容量絶縁膜７ａおよび電極８ａがメモリセル内部の容量
素子と実質的に同じ構成を持つ４つの第１容量素子２０
ａを構成し、この第１容量素子２０ａが評価素子として
動作する。電極６ａは層間絶縁膜４上に延在して第１パ
ッド領域（図示せず）を形成し、この第１パッド領域が
測定端子２２ａとして動作する。
【０１２４】他方、電極６６は、コンタクト孔５を介し
て拡散層２に電気的に接続され、さらに電極６ａと電気
的に接続されている。電極６６の上面は露出しており、
その上面が測定端子２２ｂを形成する。
【０１２５】このため、測定端子２２ａ、２２ｂを介し
て特性を測定すれば、測定された特性は並列接続された
４つの第１容量素子２０ａの特性となる。したがって、
測定された特性から第１容量素子２０ａの特性が求ま
る。
【０１２６】なお、図９（ｂ）の半導体装置の製造工程
では、電極６６の上面に形成された窒化シリコン膜１２
と多結晶シリコン膜を除去して電極６６の上面を完全に
露出させているが、実用上は電極６６が完全に露出しな
くても問題はない。それは、特性を測定する際にはプロ
ーバの先端部分が電極６６の頂部に向かって押し付けら
れるので、窒化シリコン膜１２が破断してプローバと電
極６６の電気的な接続がなされるからである。
【０１２７】上述したように、本発明の第４実施形態の
特性評価用半導体装置では、図１の第１実施形態の特性
評価用半導体装置と同様に、測定のための上層配線や電
極を必要としない。したがって、第１容量素子２２ａの
形成が完了した直後に特性を測定することができる。
【０１２８】その結果、製造工程途中でメモリセル内部
の容量素子の特性に不具合が生じた場合、直ちに不具合
が発見されるので、不具合の生じた半導体記憶装置の容
量素子の形成が完了した後の製造工程が無駄になること
がない。さらに、不具合の原因となる製造工程が他の半
導体記憶装置に不具合を生じさせることがない。よっ
て、半導体製造ラインでの歩留まりが向上する。
【０１２９】なお、第１、第２および第４の実施形態の
特性評価用半導体装置では、電極６ａと電極６ｂ、電極
６ａと電極４６、および電極６ａと電極６６の電気的な
接続をｎ型拡散層２を介して行っているが、例えば不純
物を導入した多結晶シリコン膜や金属膜などを介して行
ってもよい。
【０１３０】また、電極６ａ、６ｂ、４６、６６とｎ型
拡散層２の接続は、コンタクト孔５を介して行われれて
いるが、本発明はそれに限定されるものではない。
【０１３１】さらに、電極６ａ、６ｂ、４６、６６に使
用される材料に関してもｎ型多結晶シリコンに限定され
るものではなく、導電性を有する任意の材料を使用でき
ることは言うまでもない。
【０１３２】
【発明の効果】以上説明した通り、本発明の特性評価用
半導体装置および特性評価方法では、容量素子の形成が
完了した直後に特性を測定することができる。さらに、
半導体製造ラインでの歩留まりを向上することができ
る。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態の特性評価用半
導体装置を示す要部概略平面図、（ｂ）はそのＡ−Ａ線
に沿った部分断面図である。
【図２】本発明の第１実施形態の特性評価用半導体装置
の製造方法の各工程を示す要部概略断面図である。
【図３】本発明の第１実施形態の特性評価用半導体装置
の回路構成を示す回路図である。
【図４】本発明の第１実施形態の特性評価方法を示す要
部概略断面図である。
【図５】本発明の第２実施形態の特性評価用半導体装置
を示す要部概略断面図である。
【図６】本発明の第２実施形態の特性評価方法の各工程
を示す要部概略断面図である。
【図７】本発明の第２実施形態の他の特性評価方法の一
工程を示す要部概略断面図である。
【図８】本発明の第３実施形態の特性評価方法の一工程
を示す要部概略断面図である。
【図９】本発明の第４実施形態の特性評価用半導体装置
の製造方法の各工程を示す要部概略断面図である。
【図１０】従来の特性評価用半導体装置を示す要部概略
断面図である。
【符号の説明】
１ ｐ型シリコン基板 ２ ｎ型拡散層 ３ 分離絶縁膜 ４ 層間絶縁膜 ５ コンタクト孔 ６ａ、６ｂ 電極 ７ａ、７ｂ 容量絶縁膜 ８ａ、８ｂ 電極 １１ ｎ型多結晶シリコン膜 １２ 窒化シリコン膜 ２０ａ 第１容量素子 ２０ｂ、２０ｃ 第２容量素子 ２２ａ、２２ｂ 測定端子 ３１ 容量値測定器 ３２ 直流電圧源 ３４ プローバ ４６ 電極 ４８ 電極 ４９ 導通経路 ６６ 電極 ６７ 窒化シリコン膜 ６８ ｎ型多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/66 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極と離れて前記層間絶縁膜上に形成され、且
    つ前記導電層を介して前記第１電極に電気的に接続され
    た第２電極と、 前記第１および第２の電極の露出面に沿って形成され、
    且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
    して前記第１電極に対向して配置された第３電極と、 前記容量絶縁膜上に前記第３電極と離れて形成され、且
    つ前記容量絶縁膜を介して前記第２電極に対向して配置
    された第４電極とを備え、 前記第１電極と前記容量絶縁膜と前記第３電極が評価素
    子として動作する第１容量素子を構成すると共に、前記
    第２電極と前記容量絶縁膜と前記第４電極が第２容量素
    子を構成し、 それぞれ表面の露出する前記第３および第４の電極が測
    定端子対を形成し、 前記第２および第４の電極間に所定の電圧を供給するこ
    とによって前記容量絶縁膜が絶縁破壊し、もって前記第
    ２および第４の電極間を短絡する導電経路が形成される
    ことを特徴とする特性評価用半導体装置。
  2. 【請求項２】 前記第１容量素子の容量値が前記第２容
    量素子の容量値より大きく設定されてなる請求項１に記
    載の特性評価用半導体装置。
  3. 【請求項３】 前記第１容量素子の容量値が前記第２容
    量素子の容量値の１０倍以上に設定されてなる請求項１
    に記載の特性評価用半導体装置。
  4. 【請求項４】 前記第４電極の所定の箇所に圧力を印加
    することによって前記第４電極が変形すると共に前記容
    量絶縁膜が破断し、もって前記第４電極が前記第２電極
    に接触せしめられる請求項１に記載の特性評価用半導体
    装置。
  5. 【請求項５】 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極と離れて前記層間絶縁膜上に形成され、且
    つ前記導電層を介して前記第１電極に電気的に接続され
    た第２電極と、 前記第１電極の露出面に沿って形成され、且つ前記第１
    電極の露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
    して前記第１電極に対向する第３電極とを備え、 前記第１電極と前記容量絶縁膜と前記第３電極が評価素
    子として動作する第１容量素子を構成し、 それぞれ表面の露出する前記第２および第３の電極が測
    定端子対を形成する ことを特徴とする特性評価用半導体
    装置。
  6. 【請求項６】 （ａ） 特性評価用半導体装置を準備す
    るステップであって、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極と離れて前記層間絶縁膜上に形成され、且
    つ前記導電層を介して前記第１電極に電気的に接続され
    た第２電極と、 前記第１および第２の電極の露出面に沿って形成され、
    且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
    して前記第１電極に対向して配置された第３電極と、 前記容量絶縁膜上に前記第３電極と離れて形成され、且
    つ前記容量絶縁膜を介して前記第２電極に対向して配置
    された第４電極とを備えており、 前記第１電極と前記容量絶縁膜と前記第３電極が評価素
    子として動作する第１容量素子を構成すると共に、前記
    第２電極と前記容量絶縁膜と前記第４電極が第２容量素
    子を構成し、それぞれ表面の露出する前記第３および第
    ４の電極が測定端子対を形成しているものと、 （ｂ） 前記半導体基板と前記第４電極の間に所定の電
    圧を印加し、前記容量絶縁膜を絶縁破壊して前記第２お
    よび第４の電極間を短絡する導電経路を形成す るステッ
    プと、 （ｃ） 前記測定端子対間の特性を測定するステップと
    を備えることを特徴とする特性評価方法。
  7. 【請求項７】 （ａ） 特性評価用半導体装置を準備す
    るステップであって、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極と離れて前記層間絶縁膜上に形成され、且
    つ前記導電層を介して前記第１電極に電気的に接続され
    た第２電極と、 前記第１および第２の電極の露出面に沿って形成され、
    且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
    して前記第１電極に対向して配置された第３電極と、 前記容量絶縁膜上に前記第３電極と離れて形成され、且
    つ前記容量絶縁膜を介して前記第２電極に対向して配置
    された第４電極とを備えており、 前記第１電極と前記容量絶縁膜と前記第３電極が評価素
    子として動作する第１容量素子を構成すると共に、前記
    第２電極と前記容量絶縁膜と前記第４電極が第２容量素
    子を構成し、それぞれ表面の露出する前記第３および第
    ４の電極が測定端子対を形成しているものと、 （ｂ） 前記測定端子対間に所定の電圧を印加し、前記
    容量絶縁膜を絶縁破壊して前記第２および第４の電極間
    を短絡する導電経路を形成するステップと、 （ｃ） 前記測定端子対間の特性を測定するステップと
    を備えることを特徴とする特性評価方法。
  8. 【請求項８】 前記第１容量素子の容量値が前記第２容
    量素子の容量値より大きく設定されてなる請求項７に記
    載の特性評価方法。
  9. 【請求項９】 前記第１容量素子の容量値が前記第２容
    量素子の容量値の１０倍以上に設定されてなる請求項７
    に記載の特性評価方法。
  10. 【請求項１０】 （ａ） 特性評価用半導体装置を準備
    するステップであっ て、前記特性評価用半導体装置が、 半導体基板上に形成された導電層と、 前記導電層上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極と離れて前記層間絶縁膜上に形成され、且
    つ前記導電層を介して前記第１電極に電気的に接続され
    た第２電極と、 前記第１および第２の電極の露出面に沿って形成され、
    且つそれらの露出面に接触せしめられた容量絶縁膜と、 前記容量絶縁膜上に形成され、且つその容量絶縁膜を介
    して前記第１電極に対向して配置された第３電極と、 前記容量絶縁膜上に前記第３電極と離れて形成され、且
    つ前記容量絶縁膜を介して前記第２電極に対向して配置
    された第４電極とを備えており、 前記第１電極と前記容量絶縁膜と前記第３電極が評価素
    子として動作する第１容量素子を構成すると共に、前記
    第２電極と前記容量絶縁膜と前記第４電極が第２容量素
    子を構成し、それぞれ表面の露出する前記第３および第
    ４の電極が測定端子対を形成しているものと、 （ｂ） 前記第４電極の所定の箇所に圧力を印加し、前
    記第４電極を変形させると共に前記容量絶縁膜を破断さ
    せて前記第４電極を前記第２電極に接触させるステップ
    と、 （ｃ） 前記測定端子対間の特性を測定するステップと
    を備えることを特徴とする特性評価方法。
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