JP3734717B2 - イメージセンサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子で構成された固体撮像装置に関し、特に、ＣＭＯＳプロセスで製造されるＸＹアドレス型固体撮像装置に関する。
【０００２】
【従来の技術】
近年、固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラ、あるいは携帯電話機等の種々の製品に内蔵されて大量に使われるようになってきている。固体撮像装置は大別して、電荷転送型イメージセンサで構成されたＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）固体撮像装置と、例えばＣＭＯＳ（相補型金属酸化物半導体）トランジスタでイメージセンサを構成したＸＹアドレス型固体撮像装置とがある。ＣＭＯＳイメージセンサを用いたＸＹアドレス型固体撮像装置（以下、適宜、ＣＭＯＳイメージセンサと略称する）はＭＯＳＦＥＴの製造プロセスと同一の技術で製造することができ、また単一電源で駆動して消費電力も小さく、さらに各種信号処理回路を同一チップ上に搭載できることから、ＣＣＤ固体撮像装置に代わるものとして有望視されている。
【０００３】
このＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を図６を用いて説明する。図６は、従来のＸＹアドレス型イメージセンサの１画素分の回路例を示している。図６に示す従来のＣＭＯＳイメージセンサは、各画素に例えばソースフォロワアンプ４０４を搭載したＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）構成を有している。フォトダイオード４００のカソード側は、ソースフォロワアンプ４０４のゲート電極とＭＯＳ型のリセットトランジスタ４０２に接続されている。また、ソースフォロワアンプ４０４は水平選択トランジスタ４０６を介して垂直選択線４０８に接続されている。
【０００４】
この従来のＣＭＯＳイメージセンサの動作を簡単に説明する。まず、所定のタイミングでリセット信号ＲＳＴがリセットトランジスタ４０２のゲート電極に印加されてリセットトランジスタ４０２がオンになる。これにより、フォトダイオード４００がリセット電位ＶＲに充電される。次いで光の入射と共にフォトダイオード４００の放電が開始してリセット電位ＶＲより電位が低下する。積分期間中に入射したフォトンは光電変換され、電子−正孔対を発生させる。電子はフローティング状態となっているフォトダイオード４００に蓄積され、正孔はグランドにバイアスされている半導体基板に吸収される。信号電子によるフォトダイオード４００の電位変化ΔＶPDは信号電荷をＱｓｉｇとしてΔＶPD＝Ｑｓｉｇ／Ｃｓで与えられる。所定時間の経過後に水平選択信号ＲＷｎが水平選択トランジスタ４０６のゲート電極に入力して水平選択トランジスタ４０６がオンになると、ソースフォロワアンプ４０４の電圧が信号電圧として垂直選択線４０８を介して取り出される。
【０００５】
ところが、電荷蓄積容量のフォトダイオード４００とソースフォロワアンプ４０４を搭載した上記従来のＡＰＳ構成では、しきい値電圧ＶＴのバラツキ等により信号電圧のＤＣレベルが変動する固定パターン雑音（Ｆｉｘｅｄ Ｐａｔｅｒｎ Ｎｏｉｓｅ；ＦＰＮ）が発生して画質が劣化するという問題がある。これを低減させるために相関二重サンプリング回路（Ｃｏｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；ＣＤＳ）が用いられている。まず、相関二重サンプリング回路で信号電圧をサンプリングしてからフォトダイオード４００をリセット電位ＶＲにリセットする。次いで、相関二重サンプリング回路でリセット電圧をサンプリングして、信号電圧とリセット電圧との差を求める。これにより、しきい値電圧ＶＴのばらつきの影響を相殺してＦＰＮを低減することができる。
【０００６】
ところがこの方法は、信号蓄積（積分）前のリセット電圧ではなく、信号蓄積後のリセット電圧をサンプリングして信号電圧との差を求めているので、信号電圧に重畳しているｋＴＣ雑音（熱雑音）と、サンプリングしたリセット電圧に重畳しているｋＴＣ雑音との間に全く相関がない。このため、リセット期間中にフォトダイオード４００からランダムに発生するｋＴＣ雑音をＣＤＳ回路で除去できず、Ｓ／Ｎ比がＣＣＤ固体撮像装置に比べて劣化してしまうという課題が残っている。
【０００７】
ｋＴＣ雑音は、リセットトランジスタ４０２をオン状態にしてフォトダイオード４００を初期電位にリセットする際に発生し、νｋＴＣ＝（ｋＴ／Ｃ）１／２で表されるランダム雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃはフォトダイオード４００に蓄積された全容量である。
【０００８】
次に、ｋＴＣ雑音を低減できるＣＭＯＳイメージセンサについて図７を用いて説明する。図７において、フォトダイオード４００の第１の静電容量Ｃ１とフローティングディフュージョン（ＦＤ）領域の第２の静電容量Ｃ２との間にエネルギー障壁を形成する転送用ゲートＦＴが設けられ、転送用ゲートＦＴとＭＯＳＦＥＴで構成された水平選択トランジスタ４０６との間にソースフォロワアンプ４０４が接続されている。第２の静電容量Ｃ２には、第２の静電容量Ｃ２に蓄積された電荷を除去するためのＭＯＳ型で構成されたリセットトランジスタ４０２が接続されている。ソースフォロワアンプ４０４のドレイン電極は電源ＶＤＤに接続され、ソース電極は水平選択トランジスタ４０６に接続されている。また、ソースフォロワアンプ４０４のゲート電極は第２の静電容量Ｃ２に接続されている。リセットトランジスタ４０２のドレイン電極にはリセット電位ＶＲが印加される。リセットトランジスタ４０２のソース電極は第２の静電容量Ｃ２に接続され、ゲート電極にはリセット信号ＲＳＴが入力するようになっている。
【０００９】
第１の静電容量Ｃ１に電荷が蓄積された後に転送用ゲートＦＴを導通してＦＤ領域の第２の静電容量Ｃ２に電荷を転送すると、ソースフォロワアンプ４０４のゲートの電位は次第に高くなる。所定時間の経過後に水平選択トランジスタ４０６がオンになるとソースフォロワアンプ４０４のソース電圧が垂直選択線４０８を介して出力され、第２の静電容量Ｃ２に蓄積された電荷量Ｑを検出できる。転送用ゲートＦＴを導通する前に一度だけリセットトランジスタ４０２を導通することで、第２の静電容量Ｃ２に蓄積されている電荷を全て除去でき、残像電荷による画質の劣化を抑制できる。
【００１０】
この構成によれば、信号蓄積前のリセット電圧をサンプリングしてから当該リセット後の信号電圧をサンプリングできるので、リセット電圧及び信号電圧にそれぞれ重畳するｋＴＣ雑音同士は高い相関を有している。このため、リセット電圧をサンプリングしてから信号電圧をサンプリングして相関二重サンプリング回路を用いてリセット電圧と信号電圧との差分を求めることにより、信号電圧のｋＴＣ雑音を低減することができる。
【００１１】
ところが、図７に示した従来のＣＭＯＳイメージセンサの構成は、上述のようにＦＰＮ及びｋＴＣ雑音を低減させることができるものの、素子構成が複雑になってしまうという問題を有している。図７に示した画素の素子構成は、図６に示した画素の素子構成と比べて、トランジスタの数が増えており、画素部が複雑化して受光部の開口率（フィルファクタ）が低下してしまうという問題を有している。
【００１２】
次に、ｋＴＣ雑音を低減できるＣＭＯＳイメージセンサの別の例について図８を用いて説明する。図８に示すＣＭＯＳイメージセンサは、図６に示した素子構成に加えて、リセットトランジスタ４０２のゲート電極に印加するリセット電圧を制御してｋＴＣ雑音を低減する制御回路を有している。
【００１３】
制御回路のオペアンプ４１２の非反転入力端子には基準リセット信号ＶＲが入力するようになっている。オペアンプ４１２の反転入力端子には、配線４１６を介して、フォトダイオード４００のカソード端子とリセットトランジスタ４０２との接続点の信号が入力されるようになっている。配線４１６は画素領域内に配置されている。また、オペアンプ４１２の反転入力端子には定電流源４１４が接続されている。オペアンプ４１２の出力端子はスイッチ回路４１０を介してリセットトランジスタ４０２のゲート電極に接続されている。
【００１４】
このような構成の制御回路により、所定のリセットタイミングでスイッチ回路４１０のゲート電極に信号Ｖｇが入力してスイッチ回路４１０がオンになると、フォトダイオード４００のカソード側の電位が常にリセット電圧ＶＲになるように、リセットトランジスタ４０２のゲート電圧が制御される。このようにすれば、信号電圧及びそれに続く信号蓄積後のリセット電圧にそれぞれ重畳するｋＴＣ雑音をほぼ一定レベルにさせることができる。このため、信号蓄積後のリセット電圧をサンプリングして信号電圧との差をＣＤＳ回路で求めることにより、ｋＴＣ雑音を低減できるようになる。しかしながらこの構成では配線４１６を画素領域内に配置する必要が生じるため、開口率が稼げないという問題が生じる。
【００１５】
【発明が解決しようとする課題】
以上説明したように、図６に示すＣＭＯＳイメージセンサでは、ｋＴＣ雑音を低減できないという問題を有している。一方、図７及び図８に示すＣＭＯＳイメージセンサでは、ｋＴＣ雑音の低減と引き替えに素子サイズが大きくなってしまい、広い開口率が得られないという問題を有している。
【００１６】
本発明の目的は、小さな素子サイズで広い開口率を有し、ｋＴＣ雑音を低減できるＸＹアドレス型固体撮像装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、光電変換素子の一端にソースフォロワトランジスタのゲートが接続され、該ソースフォロワトランジスタを介して該光電変換素子の一端の電位を画像データとして読み出すイメージセンサにおいて、該光電変換素子のリセット時に、反転入力端子が該ソースフォロワトランジスタのゲートであり、非反転入力端子が定電圧を印加された第１差動トランジスタのゲートである差動増幅器が構成され、該差動増幅器の出力を該反転入力端子に帰還することにより、該光電変換素子の一端を該定電圧に保持することを特徴とするイメージセンサによって達成される。
上記本発明のイメージセンサにおいて、前記差動増幅器の出力が、前記光電変換素子をリセットするためのリセットトランジスタを介して前記反転入力端子に帰還されることを特徴とする。
上記本発明のイメージセンサにおいて、前記光電変換素子、前記ソースフォロワトランジスタ、及び前記リセットトランジスタが画素を構成し、複数の該画素がマトリクス状に配置されていることを特徴とする。
上記本発明のイメージセンサにおいて、複数の前記画素の出力が一本の垂直選択線に共通接続され、各画素の前記画像データが該垂直選択線を介して読み出されることを特徴とする。
上記本発明のイメージセンサにおいて、前記差動増幅器を構成する前記第１差動トランジスタが、前記垂直選択線毎に設けられていることを特徴とする。
上記本発明のイメージセンサにおいて、前記第１差動トランジスタは、前記リセットトランジスタのオン動作に同期してオンする回路切換用トランジスタを介して、前記垂直選択線に接続されることを特徴とする。
上記本発明のイメージセンサにおいて、前記複数の画素のリセットトランジスタが、一本のリセット電圧供給線に共通接続されていることを特徴とする。
上記本発明のイメージセンサにおいて、前記差動増幅器はカレントミラー回路を備え、該カレントミラー回路が、前記リセット電圧供給線毎に設けられ、該リセット電圧供給線に共通接続されている複数のリセットトランジスタのそれぞれに該差動増幅器の出力を供給することを特徴とする。
上記本発明のイメージセンサにおいて、前記垂直選択線と前記リセット電圧供給線が、対をなして平行に配置されていることを特徴とする。
【００１８】
【発明の実施の形態】
本発明の一実施の形態によるＸＹアドレス型固体撮像装置について図１乃至図５を用いて説明する。まず、本実施の形態によるＸＹアドレス型固体撮像装置としてのＣＭＯＳイメージセンサの概略構成を図１を用いて説明する。図１は、ｍ行ｎ列の画素配列を有するＣＭＯＳイメージセンサ１の４×４画素分の回路例を示している。複数の画素領域Ｐ１１〜Ｐ４４がマトリクス状に配列され、複数の垂直選択線ＣＬ１〜ＣＬ４と水平選択線ＲＷ１〜ＲＷ４とが縦横に配置されている。各画素領域Ｐ１１〜Ｐ４４には光電変換素子としてフォトダイオード１０が形成されている。光電変換素子はフォトダイオード１０に代えて例えばフォトゲートを用いてもよい。
【００１９】
ＣＭＯＳイメージセンサ１は、各画素領域Ｐ１１〜Ｐ４４に例えばＭＯＳＦＥＴ（本実施形態ではｎ−ｃｈ（ｎチャネル）ＭＯＳＦＥＴを例示している）で構成されるソースフォロワアンプ１４や水平選択トランジスタ１６等が配置されたＡＰＳ構成を有している。
以下、行番号をｍとし、列番号をｎとして画素領域Ｐｍｎの回路構成について説明する。画素領域Ｐｍｎ内のフォトダイオード１０のカソード側は、例えばｎ−ｃｈＭＯＳＦＥＴのリセットトランジスタ１２のソース電極及びソースフォロワアンプ１４のゲート電極に接続されている。
【００２０】
各リセットトランジスタ１２のドレイン電極とソースフォロワアンプ１４のドレイン電極は、リセット電圧ＶＲが印加されるリセット電圧供給線ＶＲｎに接続されている。各リセットトランジスタ１２のゲート電極はリセット信号線ＲＳＴｍに接続されている。ソースフォロワアンプ１４のソース電極は例えばｎ−ｃｈＭＯＳＦＥＴの水平選択トランジスタ１６のドレイン電極に接続されている。各水平選択トランジスタ１６のゲート電極は水平選択信号ＲＷが供給される水平選択線ＲＷｍに接続されている。各水平選択トランジスタ１６のソース電極は垂直選択線ＣＬｎに接続されている。
【００２１】
水平選択線ＲＷｍは、垂直走査シフトレジスタ／リセット制御回路４に接続されている。垂直走査シフトレジスタ／リセット制御回路４内に設けられた不図示のシフトレジスタにより、所定のタイミングで水平選択線ＲＷｍに順次水平選択信号ＲＷが出力されるようになっている。リセット信号線ＲＳＴｍも垂直走査シフトレジスタ／リセット制御回路４に接続され、所定のタイミングで水平選択線ＲＷｍ毎に画素領域Ｐｍｎのリセットトランジスタ１２にリセット信号ＲＳＴを印加するようになっている。
【００２２】
リセット電圧供給線ＶＲｎは垂直選択線ＣＬｎにほぼ平行に配線され、垂直選択線ＣＬｎと共にそれぞれアンプ／ノイズキャンセル回路６に接続されている。垂直選択線ＣＬｎは、アンプ／ノイズキャンセル回路６内に設けられたＣＤＳ回路６ＣＬｎと、例えばｎ−ｃｈＭＯＳＦＥＴで構成される列選択トランジスタ２０とを介して信号共通出力線３０に接続されている。アンプ／ノイズキャンセル回路６内のＣＤＳ回路６ＣＬｎの構成については図２を用いて後程説明する。リセット電圧供給線ＶＲｎは、アンプ／ノイズキャンセル回路６内に回路主要部が設けられたｋＴＣ雑音低減回路６ＶＲｎに接続されている。ｋＴＣ雑音低減回路６ＶＲｎの構成については図３を用いて後程説明する。
【００２３】
複数の列選択トランジスタ２０のゲート電極には、水平走査シフトレジスタ８から列選択信号が所定タイミングで順次入力され、アンプ／ノイズキャンセル回路６により固定パターン雑音及びｋＴＣ雑音の除去された画像データが順次信号共通出力線３０に出力され、アンプ３２を介して外部システムに送出されるようになっている。
【００２４】
次に、ＣＭＯＳイメージセンサ１の動作について簡単に説明する。まず、リセット信号ＲＳＴによりリセットトランジスタ１２が所定のタイミングでオンになると、フォトダイオード１０がリセット電位ＶＲに充電される。次いで光の入射に伴いフォトダイオード１０の放電が始まり、リセット電位ＶＲより電位が低下する。所定時間の経過後に水平選択信号ＲＷが水平選択線ＲＷｍに出力されると当該水平選択線ＲＷｍに接続された水平選択トランジスタ１６のゲート電極に水平選択信号ＲＷが入力して水平選択トランジスタ１６がオンになる。これによりソースフォロワアンプ１４からの出力電圧が画素領域Ｐｍｎの画像データとして垂直選択線ＣＬｎに出力される。
【００２５】
次に、アンプ／ノイズキャンセル回路６の構成について説明する。アンプ／ノイズキャンセル回路６は、図２に示すように、垂直選択線ＣＬ１に接続されたサンプルホールド回路及び相関二重サンプリング回路を有している。図２において、図中左側の破線で示したブロックは、垂直選択線ＣＬ１に接続された複数の画素のうち例示として図１左上の画素領域Ｐ１１を示している。図中右側の破線で示したブロックは、サンプルホールド回路及び相関二重サンプリング回路を示している。
【００２６】
サンプルホールド回路には垂直選択線ＣＬ１に出力された信号の入力を制御するサンプルホールド用スイッチ４２が設けられている。サンプルホールド用スイッチ４２の入力側と垂直選択線ＣＬ１との接続点には定電流源４０が接続されている。サンプルホールド用スイッチ４２の出力側には、垂直選択線ＣＬ１に出力された信号を保持するサンプルホールド用容量４４の一電極側（これ以降、容量を構成する２つの電極及び、ゲート電極を除くトランジスタの２つの電極については、必要に応じて、一方を一電極、他方を他電極という）が接続されている。サンプルホールド用容量４４の他電極側には基準電圧源４６が接続されている。
【００２７】
サンプルホールド用スイッチ４２とサンプルホールド用容量４４の一電極側との接続点には相関二重サンプリング回路を構成するアンプ４８の入力端子が接続されている。アンプ４８の出力端子は相関二重サンプリング回路のＣＤＳ用容量５０の一電極側に接続され、ＣＤＳ用容量５０の他電極側はアンプ５４の入力端子に接続されている。
【００２８】
また、ＣＤＳ用容量５０の他電極側は、クランプスイッチ５２を介してサンプルホールド用容量４４の他電極側に接続されている。クランプスイッチ５２の開閉によりＣＤＳ用容量５０の他電極側を基準電圧源４６の基準電圧から切り離し、あるいは基準電圧に固定することができるようになっている。アンプ５４の出力端子は列選択トランジスタ２０を介して信号共通出力線３０に接続されている。
【００２９】
次に、サンプルホールド回路及び相関二重サンプリング回路の動作について図２を用いて説明する。まず、画素領域Ｐ１１から出力される信号の流れについて簡単に説明する。水平選択トランジスタ１６のゲート電極に水平選択信号ＲＷ１が入力すると、画素領域Ｐ１１のフォトダイオード１０により蓄積された電荷量に応じたソースフォロワアンプ１４の電圧変動が画像データを含む信号電圧ＶＳとして垂直選択線ＣＬ１に出力される。次いで、水平選択トランジスタ１６がオン状態を維持したままリセットトランジスタ１２のゲート電極にリセット信号ＲＳＴを入力してリセットトランジスタ１２をオン状態にさせ、フォトダイオード１０をリセット電位ＶＲにリセットすると共にリセット電圧ＶＲを垂直選択線ＣＬ１に出力する。以上の動作は、水平ブランキング期間に行われる。
【００３０】
上記の信号の流れにおいて、例えば、水平選択信号ＲＷ１が入力されて水平選択トランジスタ１６がオン状態になるのに同期して、サンプルホールド用スイッチ４２及びクランプスイッチ５２がオン状態になる。これにより、サンプルホールド回路の入力端子に信号電圧ＶＳが印加される。クランプスイッチ５２がオン状態なので信号電圧ＶＳはサンプルホールド回路のサンプルホールド用容量４４を充電すると共にＣＤＳ用容量５０も充電する。
【００３１】
次いで、クランプスイッチ５２をオフにしてから、リセット信号ＲＳＴを入力してリセットトランジスタ１２をオン状態にする。これにより、フォトダイオード１０はリセット電位ＶＲにリセットされ、垂直選択線ＣＬ１にはリセット電圧ＶＲが出力される。リセット電圧ＶＲはサンプルホールド回路の入力端子に入力されてサンプルホールド用容量４４に保持される。
【００３２】
この結果、ＣＤＳ用容量５０の出力側には信号電圧ＶＳとリセット電圧ＶＲの差に相当する差信号（ＶＳ−ＶＲ）が生じる。この信号はＣＤＳ用容量５０により保持される。こうすることにより、信号電圧ＶＳ及びリセット電圧ＶＲの双方に重畳している固定パターン雑音成分を除去したアナログ画像データを得ることができる。このアナログ画像データは、アンプ５４の出力端子から列選択トランジスタ２０を介して信号共通出力線３０に出力される。
【００３３】
アンプ／ノイズキャンセル回路６内には上記サンプルホールド回路及び相関二重サンプリング回路（以下、両回路を合わせてＣＤＳ回路という）６ＣＬｎが垂直選択線ＣＬｎにそれぞれ設けられている。
【００３４】
さらに本実施の形態によるアンプ／ノイズキャンセル回路６には、ＣＤＳ回路６ＣＬｎ毎に設けられ、ＣＤＳ回路６ＣＬｎと協働してｋＴＣ雑音を低減させるｋＴＣ雑音低減回路が設けられている。
【００３５】
以下、図３を用いて本実施の形態によるｋＴＣ雑音低減回路６ＶＲｎについて説明する。ｋＴＣ雑音低減回路６ＶＲｎは、回路構成の大部分がアンプ／ノイズキャンセル回路６内に形成されると共に、回路構成の一部が画素領域Ｐｍｎ内の素子を兼用している点に特徴を有している。図３において、図中左側の破線で示したブロックは、垂直選択線ＣＬ１に接続された画素領域Ｐ１１を例示している。図中右側の破線で示したブロックは、アンプ／ノイズキャンセル回路６内のＣＤＳ回路６ＣＬ１及びｋＴＣ雑音低減回路６ＶＲ１の主要部を示している。なお、図３での相関二重サンプリング回路は詳細な記載を省略して１つの回路ブロックとして示している。
【００３６】
図３において、アンプ／ノイズキャンセル回路６内に、画素領域Ｐ１１内に形成された水平選択トランジスタ１６とほぼ同一特性を有する回路切替用トランジスタ７２が設けられ、そのソース電極は垂直選択線ＣＬ１に接続されている。回路切替用トランジスタ７２のゲート電極には、回路切替信号ＳＷＸが入力するようになっている。回路切替信号ＳＷＸは、リセット信号ＲＳＴに同期して出力されるようになっている。
【００３７】
回路切替用トランジスタ７２のドレイン電極は、ソースフォロワアンプ１４とほぼ同一特性を有する第１差動トランジスタ６２のソース電極に接続されている。第１差動トランジスタ６２のドレイン電極は、例えばＭＯＳ型のトランジスタ６４の一電極側に接続され、トランジスタ６４の他電極側には電圧ＶＤＤが印加されるようになっている。第１差動トランジスタ６２のゲート電極には、リセット電圧ＶＲが入力されるようになっている。
【００３８】
一方、画素領域Ｐ１１内のリセットトランジスタ１２及びソースフォロワアンプ１４のドレイン電極は、リセット電圧ＶＲが印加されるリセット電圧供給線ＶＲ１を介して例えばＭＯＳ型のトランジスタ６６の一電極側に接続されている。トランジスタ６６の他電極側には電圧ＶＤＤが印加されるようになっている。リセット電圧供給線ＶＲ１は、複数の画素領域Ｐ１１、Ｐ２１、Ｐ３１、・・・の外で垂直選択線ＣＬ１に沿って形成され、画素領域Ｐ１１、Ｐ２１、Ｐ３１、・・・毎に形成された複数のリセットトランジスタ１２にリセット電圧ＶＲを供給するようになっている。
【００３９】
トランジスタ６６のゲート電極とトランジスタ６４のゲート電極とは共通接続されている。また、第１差動トランジスタ６２とトランジスタ６４との接続点に一電極側が接続され、他電極側がトランジスタ６４及びトランジスタ６６のゲート電極に接続された回路切替用トランジスタ６８が形成されている。回路切替用トランジスタ６８のゲート電極には、回路切替信号ＳＷＸが入力するようになっている。また、トランジスタ６４及びトランジスタ６６のゲート電極に一電極側が接続され、他電極側が接地された回路切替用トランジスタ７０が形成されている。回路切替用トランジスタ７０のゲート電極には、回路切替信号ＳＷＸと逆極性の回路切替信号／ＳＷＸが入力するようになっている。
【００４０】
ここで、画素領域Ｐ１１の水平選択トランジスタ１６及びアンプ／ノイズキャンセル回路６内の回路切替用トランジスタ６８、７２をオンにし、回路切替用トランジスタ７０をオフにして、画素領域Ｐ１１のソースフォロワアンプ１４を第１差動トランジスタ６２との差動対をなす第２差動トランジスタと見ることにより、図３の上記構成は、付加抵抗の代わりにカレントミラー回路を備えた差動増幅器となる。カレントミラー回路は、一電極側とゲート電極が直結されたｐ−ｃｈＭＯＳＦＥＴのトランジスタ６４と、トランジスタ６４の他電極側と共に電圧ＶＤＤが印加される他電極側を備えトランジスタ６４のゲート電極と共通接続されたゲート電極を有するｐ−ｃｈＭＯＳＦＥＴのトランジスタ６６とで構成される。
【００４１】
以上、図３を用いて説明した回路が本実施の形態によるｋＴＣ雑音低減回路６ＶＲ１の回路構成であり、図示は省略したが他のｋＴＣ雑音低減回路６ＶＲｎも同様の構成を有している。このように、ｋＴＣ雑音低減回路６ＶＲｎは回路構成の大部分がアンプ／ノイズキャンセル回路６内に形成されると共に、回路構成の一部を画素領域Ｐｍｎ内の素子で兼用している。
【００４２】
次に、図３に示すｋＴＣ雑音低減回路６ＶＲ１を例にとって、ｋＴＣ雑音を低減させる動作について説明する。まず、リセット期間の終了直前までは、水平選択トランジスタ１６及び回路切替用トランジスタ６８、７２はオン状態になっており、回路切替用トランジスタ７０はオフ状態になっている。従って、ｋＴＣ雑音低減回路６ＶＲ１の主要部が画素領域Ｐ１１内の素子と電気的に接続され、ｋＴＣ雑音低減回路６ＶＲ１は差動増幅器として機能してｋＴＣ雑音低減動作をしている状態になっている。
【００４３】
リセット信号ＲＳＴが非活性レベルになると、水平選択トランジスタ１６及び回路切替用トランジスタ６８、７２はオフ状態になり回路切替用トランジスタ７０はオン状態になる。これにより、ｋＴＣ雑音低減回路６ＶＲ１の主要部が画素領域Ｐ１１内の素子と電気的に分離され、ｋＴＣ雑音低減回路６ＶＲ１は差動増幅器として機能しなくなりｋＴＣ雑音低減動作をしない状態となる。一方、画素領域Ｐ１１内の各素子は本来の信号蓄積動作を行う。
【００４４】
次いで、所定時間の経過後に水平選択信号ＲＷ１が入力されて水平選択トランジスタ１６がオン状態になるのに同期して、ＣＤＳ回路６ＣＬ１のサンプルホールド用スイッチ４２及びクランプスイッチ５２が閉じて、垂直選択線ＣＬ１に出力された画素領域Ｐ１１のソースフォロワアンプ１４からの信号電圧ＶＳがサンプルホールド用容量４４及びＣＤＳ用容量５０に充電される。
【００４５】
次いで、クランプスイッチ５２をオフにすると共に回路切替用トランジスタ７０をオフ状態にして、回路切替用トランジスタ６８、７２をオン状態にする。これにより、ｋＴＣ雑音低減回路６ＶＲ１は再び差動増幅器として機能してｋＴＣ雑音低減の動作状態となる。この状態で、画素領域Ｐ１１のリセットトランジスタ１２のゲート電極にリセット信号ＲＳＴが印加されるのに同期して第１差動トランジスタ６２のゲート電極にリセット電圧ＶＲを供給する。
【００４６】
これにより、リセットトランジスタ１２がオン状態の間、フォトダイオード１０のカソード側の電位が常にリセット電圧ＶＲになるように、ｋＴＣ雑音低減回路６ＶＲ１のカレントミラー回路の出力側トランジスタ６６の出力電圧（＝リセット電圧ＶＲ）が制御される。このように、ｋＴＣ雑音低減回路６ＶＲ１はリセット動作時に増幅率が１のオペアンプとして機能する。
【００４７】
このようにすれば、フォトダイオード１０をリセットする毎に生じるｋＴＣ雑音をほぼ一定にして、信号蓄積前のｋＴＣ雑音を含む信号電圧ＶＳと信号蓄積後のリセット電圧ＶＲに重畳するｋＴＣ雑音同士に相関関係を生じさせることができる。ｋＴＣ雑音低減回路６ＶＲ１を用いてフォトダイオード１０をリセット電位ＶＲにリセットすると、垂直選択線ＣＬ１にはリセット電圧ＶＲが出力される。リセット電圧ＶＲはサンプルホールド回路の入力端子に入力されてサンプルホールド用容量４４に保持される。
【００４８】
この結果、ＣＤＳ回路６ＣＬ１のＣＤＳ用容量５０の出力側には信号電圧ＶＳとリセット電圧ＶＲの差に相当する差信号（ＶＳ−ＶＲ）が生じる。この信号はＣＤＳ用容量５０により保持される。こうすることにより、信号電圧ＶＳ及びリセット電圧ＶＲの双方に重畳している固定パターン雑音成分だけでなくｋＴＣ雑音も除去したアナログ画像データを得ることができる。このアナログ画像データは、アンプ５４の出力端子から列選択トランジスタ２０を介して信号共通出力線３０に出力される。
【００４９】
本実施の形態のｋＴＣ雑音低減回路６ＶＲｎによれば、回路主要部が画素領域外に配置され、また、ｋＴＣ雑音低減動作時に、画素領域内の素子を回路構成の一部として用いて回路を構成するようになっているので、画素の開口率を低下させずにｋＴＣ雑音を低減することができる。
【００５０】
なお、差動対をなす第１差動トランジスタ６２とソースフォロワアンプ１４の大きさ等を揃えてほぼ同特性にしても、両者間の配線距離に応じて変化するオフセット電圧が生じてしまう場合がある。しかもソースフォロワアンプ１４のトランジスタが小さいためオフセット電圧は数十ｍＶになる。これではフォトダイオード１０のカソード側に印加されるリセット電圧ＶＲが複数の画素領域毎にばらついてしまうので好ましくない。ある程度小さいオフセット電圧であれば、後段に配置されたＣＤＳ回路６ＣＬｎで除去することが可能だが、確実に除去するには図４の破線で囲んだオフセット補正回路を挿入することが望ましい。
【００５１】
図４は、オフセット補正回路８０の概略を示している。オフセット補正回路８０の主要部はアンプ／ノイズキャンセル回路６内に設けられている。オフセット補正回路８０は、第１差動トランジスタ６２のゲート電極に印加するリセット電圧ＶＲの入力段に挿入されたオフセット補正用トランジスタ８２を有している。オフセット補正用トランジスタ８２の一電極側は第１差動トランジスタ６２のゲート電極に接続されている。またオフセット補正回路８０は、ｋＴＣ雑音低減回路６ＶＲ１が差動増幅器として機能した際に、制御されたリセット電圧ＶＲが出力されるリセット電圧供給線ＶＲ１に一電極側が接続されたオフセット補正用トランジスタ８６を有している。オフセット補正用トランジスタ８６の他電極側には、オフセット補正用トランジスタ８４及びオフセット補正用容量８８の一電極側が接続されている。オフセット補正用トランジスタ８４の他電極側はオフセット補正用トランジスタ８２の他電極側に接続され、オフセット補正用容量８８の他電極側はオフセット補正用トランジスタ８２の一電極側（つまり、第１差動トランジスタ６２のゲート電極）に接続されている。
【００５２】
以上の構成のオフセット補正回路８０によるオフセット電圧除去動作について説明する。まず、リセット信号ＲＳＴがリセットトランジスタ１２のゲート電極に印加されるのに同期して、回路切替用トランジスタ６８、７０、７２が動作して、ｋＴＣ雑音低減回路６ＶＲ１が差動増幅器として機能するようになる。このリセット期間の初期において、オフセット補正用トランジスタ８２、８６はオン状態になり、オフセット補正用トランジスタ８４はオフ状態になっている。このため、第１差動トランジスタ６２のゲート電極にはリセット電圧ＶＲが印加され、差動増幅器を介してリセット電圧供給線ＶＲ１にはオフセット電圧ＶＯを含む電圧値ＶＲ＋ＶＯが出力される。従って、オフセット補正用容量８８にはオフセット電圧ＶＯが保持される。
【００５３】
次いで、オフセット補正用トランジスタ８２、８６がオフになりオフセット補正用トランジスタ８４がオンになると、第１差動トランジスタ６２のゲート電極には電圧値ＶＲ−ＶＯがリセット電圧として印加される。これにより、差動増幅器を介してリセット電圧供給線ＶＲ１に所望のリセット電圧ＶＲが出力されるようになる。本動作はリセット期間の初期の段階で行われる。こうすることにより、各画素領域Ｐｍｎ毎にばらつきのないリセット電圧ＶＲを供給することができるようになる。
【００５４】
図５は、本実施の形態のＸＹアドレス型固体撮像装置によるｋＴＣ雑音低減効果を比較例と共に示したシミュレーション図である。図において横軸は時間を表し、縦軸は電圧値を表している。図中破線αが本実施の形態のＸＹアドレス型固体撮像装置による効果を示す曲線であり、実線βは従来のＸＹアドレス型固体撮像装置を示す曲線である。図５は、時刻１２０ｎｓｅｃにリセット信号ＲＳＴがリセットトランジスタに入力して、フォトダイオードのカソード側の電位が約１．９Ｖになってから約２００ｎｓｅｃ後に１０ｍＶのＤＣ成分のｋＴＣ雑音が重畳した場合におけるＣＤＳ回路からの出力電圧値を示している。図示のように、従来のＸＹアドレス型固体撮像装置では、ＣＤＳ回路でｋＴＣ雑音を低減することができず、重畳したｋＴＣ雑音レベルとほぼ同一レベルの約１０ｍＶの雑音成分が現われている。それに対して、本実施の形態によるＸＹアドレス型固体撮像装置では、ＣＤＳ回路からの出力電圧値の変動はわずかに０．２５ｍＶ程度でありきわめて優れたｋＴＣ雑音低減効果を得ることができている。
【００５５】
以上説明した実施の形態によるＸＹアドレス型固体撮像装置は、以下のようにまとめられる。
（付記１）
入射光を光電変換する光電変換素子と、前記光電変換素子をリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、水平選択線に出力された水平選択信号に基づいて前記電圧を画像データとして垂直選択線に出力する水平選択トランジスタとを備えた画素領域と、
前記リセット時に発生するｋＴＣ雑音を低減させるｋＴＣ雑音低減回路と
を有することを特徴とするＸＹアドレス型固体撮像装置。
【００５６】
（付記２）
付記１記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、ｋＴＣ雑音低減動作時に、前記画素領域内の素子を回路構成の一部として用いること
を特徴とするＸＹアドレス型固体撮像装置。
【００５７】
（付記３）
付記２記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記動作時に前記画素領域内の素子と電気的に接続し、非動作時に前記画素領域内の素子と電気的に分離する回路切替用トランジスタを有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００５８】
（付記４）
付記１乃至３のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記画素領域外で前記垂直選択線に沿って形成され、前記リセットトランジスタにリセット電圧を供給するリセット電圧供給線を有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００５９】
（付記５）
付記３又は４に記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記動作時に差動増幅器を構成する第１差動トランジスタを有し、
前記画素領域内の前記増幅用トランジスタは、前記ｋＴＣ雑音低減回路の動作時に、前記第１差動トランジスタと対をなす第２差動トランジスタとして用いられること
を特徴とするＸＹアドレス型固体撮像装置。
【００６０】
（付記６）
付記５記載のＸＹアドレス型固体撮像装置において、
前記回路切替用トランジスタは、前記第１差動トランジスタと前記垂直選択線との間に設けられていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６１】
（付記７）
付記５又は６に記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記差動増幅器内にカレントミラー回路を備えていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６２】
（付記８）
付記７記載のＸＹアドレス型固体撮像装置において、
前記カレントミラー回路は、前記リセット電圧供給線に接続されていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６３】
（付記９）
付記１乃至８のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記画像データに重畳する固定パターン雑音を除去するノイズキャンセル回路をさらに有し、
前記ｋＴＣ雑音低減回路のうち、前記画素領域内の素子を除く回路は、前記ノイズキャンセル回路内に配置されていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６４】
（付記１０）
付記９記載のＸＹアドレス型固体撮像装置において、
前記ノイズキャンセル回路は、雑音除去後の前記画像データに対応する電荷を保持する相関二重サンプリング回路を前記垂直選択線毎に有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００６５】
（付記１１）
付記５乃至１０のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記増幅用トランジスタと前記第１差動トランジスタとの間の配線距離に応じて変化するオフセット電圧を補正するオフセット補正用回路をさらに有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００６６】
【発明の効果】
以上の通り、本発明によれば、小さな素子サイズで広い開口率を有し、ｋＴＣ雑音を低減できるＸＹアドレス型固体撮像装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＣＭＯＳイメージセンサ１の４×４画素分の回路例を示す図である。
【図２】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のサンプルホールド回路及び相関二重サンプリング回路の回路例を示す図である。
【図３】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のｋＴＣ雑音低減回路の回路例を示す図である。
【図４】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のオフセット電圧補正回路の回路例を示す図である。
【図５】本発明の一実施の形態によるＣＭＯＳイメージセンサ１の効果を示す図である。
【図６】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を示す図である。
【図７】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置の他の例を示す図である。
【図８】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置のさらに他の例を示す図である。
【符号の説明】
１ ＣＭＯＳイメージセンサ
４ 垂直走査シフトレジスタ／リセット制御回路
６ アンプ／ノイズキャンセル回路
６ＣＬ１〜６ＣＬ４、６ＣＬｎ ＣＤＳ回路
６ＶＲ１〜６ＶＲ４、６ＶＲｎ ｋＴＣ雑音低減回路
８ 水平走査シフトレジスタ
１０、４００ フォトダイオード
１２、４０２ リセットトランジスタ
１４、４０４ ソースフォロワアンプ
１６、４０６ 水平選択トランジスタ
２０ 列選択トランジスタ
３０ 信号共通出力線
４８、５４、４１２ アンプ
４０、４１４ 定電流電源
４２ サンプルホールド用スイッチ
４４ サンプルホールド用容量
４６ 基準電圧源
５０ ＣＤＳ用容量
５２ クランプスイッチ
６２ 第１差動トランジスタ
６４、６６ トランジスタ（カレントミラー回路用）
６８、７０、７２ 回路切替用トランジスタ
８０ オフセット補正回路
８２、８４、８６ オフセット補正用トランジスタ
８８ オフセット補正用容量
ＣＬ１〜ＣＬ４、ＣＬｎ 垂直選択線
Ｐ１１〜Ｐ４４、Ｐｍｎ 画素領域
ＲＳＴ リセット信号
ＲＳＴ１〜ＲＳＴ４、ＲＳＴｍ リセット信号線
ＲＷ１〜ＲＷ４、ＲＷｎ 水平選択線
ＶＲ リセット電圧
ＶＲ１〜ＶＲ４、ＶＲｎ リセット電圧供給線
【発明の属する技術分野】
本発明は、半導体素子で構成された固体撮像装置に関し、特に、ＣＭＯＳプロセスで製造されるＸＹアドレス型固体撮像装置に関する。
【０００２】
【従来の技術】
近年、固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラ、あるいは携帯電話機等の種々の製品に内蔵されて大量に使われるようになってきている。固体撮像装置は大別して、電荷転送型イメージセンサで構成されたＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）固体撮像装置と、例えばＣＭＯＳ（相補型金属酸化物半導体）トランジスタでイメージセンサを構成したＸＹアドレス型固体撮像装置とがある。ＣＭＯＳイメージセンサを用いたＸＹアドレス型固体撮像装置（以下、適宜、ＣＭＯＳイメージセンサと略称する）はＭＯＳＦＥＴの製造プロセスと同一の技術で製造することができ、また単一電源で駆動して消費電力も小さく、さらに各種信号処理回路を同一チップ上に搭載できることから、ＣＣＤ固体撮像装置に代わるものとして有望視されている。
【０００３】
このＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を図６を用いて説明する。図６は、従来のＸＹアドレス型イメージセンサの１画素分の回路例を示している。図６に示す従来のＣＭＯＳイメージセンサは、各画素に例えばソースフォロワアンプ４０４を搭載したＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）構成を有している。フォトダイオード４００のカソード側は、ソースフォロワアンプ４０４のゲート電極とＭＯＳ型のリセットトランジスタ４０２に接続されている。また、ソースフォロワアンプ４０４は水平選択トランジスタ４０６を介して垂直選択線４０８に接続されている。
【０００４】
この従来のＣＭＯＳイメージセンサの動作を簡単に説明する。まず、所定のタイミングでリセット信号ＲＳＴがリセットトランジスタ４０２のゲート電極に印加されてリセットトランジスタ４０２がオンになる。これにより、フォトダイオード４００がリセット電位ＶＲに充電される。次いで光の入射と共にフォトダイオード４００の放電が開始してリセット電位ＶＲより電位が低下する。積分期間中に入射したフォトンは光電変換され、電子−正孔対を発生させる。電子はフローティング状態となっているフォトダイオード４００に蓄積され、正孔はグランドにバイアスされている半導体基板に吸収される。信号電子によるフォトダイオード４００の電位変化ΔＶPDは信号電荷をＱｓｉｇとしてΔＶPD＝Ｑｓｉｇ／Ｃｓで与えられる。所定時間の経過後に水平選択信号ＲＷｎが水平選択トランジスタ４０６のゲート電極に入力して水平選択トランジスタ４０６がオンになると、ソースフォロワアンプ４０４の電圧が信号電圧として垂直選択線４０８を介して取り出される。
【０００５】
ところが、電荷蓄積容量のフォトダイオード４００とソースフォロワアンプ４０４を搭載した上記従来のＡＰＳ構成では、しきい値電圧ＶＴのバラツキ等により信号電圧のＤＣレベルが変動する固定パターン雑音（Ｆｉｘｅｄ Ｐａｔｅｒｎ Ｎｏｉｓｅ；ＦＰＮ）が発生して画質が劣化するという問題がある。これを低減させるために相関二重サンプリング回路（Ｃｏｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；ＣＤＳ）が用いられている。まず、相関二重サンプリング回路で信号電圧をサンプリングしてからフォトダイオード４００をリセット電位ＶＲにリセットする。次いで、相関二重サンプリング回路でリセット電圧をサンプリングして、信号電圧とリセット電圧との差を求める。これにより、しきい値電圧ＶＴのばらつきの影響を相殺してＦＰＮを低減することができる。
【０００６】
ところがこの方法は、信号蓄積（積分）前のリセット電圧ではなく、信号蓄積後のリセット電圧をサンプリングして信号電圧との差を求めているので、信号電圧に重畳しているｋＴＣ雑音（熱雑音）と、サンプリングしたリセット電圧に重畳しているｋＴＣ雑音との間に全く相関がない。このため、リセット期間中にフォトダイオード４００からランダムに発生するｋＴＣ雑音をＣＤＳ回路で除去できず、Ｓ／Ｎ比がＣＣＤ固体撮像装置に比べて劣化してしまうという課題が残っている。
【０００７】
ｋＴＣ雑音は、リセットトランジスタ４０２をオン状態にしてフォトダイオード４００を初期電位にリセットする際に発生し、νｋＴＣ＝（ｋＴ／Ｃ）１／２で表されるランダム雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃはフォトダイオード４００に蓄積された全容量である。
【０００８】
次に、ｋＴＣ雑音を低減できるＣＭＯＳイメージセンサについて図７を用いて説明する。図７において、フォトダイオード４００の第１の静電容量Ｃ１とフローティングディフュージョン（ＦＤ）領域の第２の静電容量Ｃ２との間にエネルギー障壁を形成する転送用ゲートＦＴが設けられ、転送用ゲートＦＴとＭＯＳＦＥＴで構成された水平選択トランジスタ４０６との間にソースフォロワアンプ４０４が接続されている。第２の静電容量Ｃ２には、第２の静電容量Ｃ２に蓄積された電荷を除去するためのＭＯＳ型で構成されたリセットトランジスタ４０２が接続されている。ソースフォロワアンプ４０４のドレイン電極は電源ＶＤＤに接続され、ソース電極は水平選択トランジスタ４０６に接続されている。また、ソースフォロワアンプ４０４のゲート電極は第２の静電容量Ｃ２に接続されている。リセットトランジスタ４０２のドレイン電極にはリセット電位ＶＲが印加される。リセットトランジスタ４０２のソース電極は第２の静電容量Ｃ２に接続され、ゲート電極にはリセット信号ＲＳＴが入力するようになっている。
【０００９】
第１の静電容量Ｃ１に電荷が蓄積された後に転送用ゲートＦＴを導通してＦＤ領域の第２の静電容量Ｃ２に電荷を転送すると、ソースフォロワアンプ４０４のゲートの電位は次第に高くなる。所定時間の経過後に水平選択トランジスタ４０６がオンになるとソースフォロワアンプ４０４のソース電圧が垂直選択線４０８を介して出力され、第２の静電容量Ｃ２に蓄積された電荷量Ｑを検出できる。転送用ゲートＦＴを導通する前に一度だけリセットトランジスタ４０２を導通することで、第２の静電容量Ｃ２に蓄積されている電荷を全て除去でき、残像電荷による画質の劣化を抑制できる。
【００１０】
この構成によれば、信号蓄積前のリセット電圧をサンプリングしてから当該リセット後の信号電圧をサンプリングできるので、リセット電圧及び信号電圧にそれぞれ重畳するｋＴＣ雑音同士は高い相関を有している。このため、リセット電圧をサンプリングしてから信号電圧をサンプリングして相関二重サンプリング回路を用いてリセット電圧と信号電圧との差分を求めることにより、信号電圧のｋＴＣ雑音を低減することができる。
【００１１】
ところが、図７に示した従来のＣＭＯＳイメージセンサの構成は、上述のようにＦＰＮ及びｋＴＣ雑音を低減させることができるものの、素子構成が複雑になってしまうという問題を有している。図７に示した画素の素子構成は、図６に示した画素の素子構成と比べて、トランジスタの数が増えており、画素部が複雑化して受光部の開口率（フィルファクタ）が低下してしまうという問題を有している。
【００１２】
次に、ｋＴＣ雑音を低減できるＣＭＯＳイメージセンサの別の例について図８を用いて説明する。図８に示すＣＭＯＳイメージセンサは、図６に示した素子構成に加えて、リセットトランジスタ４０２のゲート電極に印加するリセット電圧を制御してｋＴＣ雑音を低減する制御回路を有している。
【００１３】
制御回路のオペアンプ４１２の非反転入力端子には基準リセット信号ＶＲが入力するようになっている。オペアンプ４１２の反転入力端子には、配線４１６を介して、フォトダイオード４００のカソード端子とリセットトランジスタ４０２との接続点の信号が入力されるようになっている。配線４１６は画素領域内に配置されている。また、オペアンプ４１２の反転入力端子には定電流源４１４が接続されている。オペアンプ４１２の出力端子はスイッチ回路４１０を介してリセットトランジスタ４０２のゲート電極に接続されている。
【００１４】
このような構成の制御回路により、所定のリセットタイミングでスイッチ回路４１０のゲート電極に信号Ｖｇが入力してスイッチ回路４１０がオンになると、フォトダイオード４００のカソード側の電位が常にリセット電圧ＶＲになるように、リセットトランジスタ４０２のゲート電圧が制御される。このようにすれば、信号電圧及びそれに続く信号蓄積後のリセット電圧にそれぞれ重畳するｋＴＣ雑音をほぼ一定レベルにさせることができる。このため、信号蓄積後のリセット電圧をサンプリングして信号電圧との差をＣＤＳ回路で求めることにより、ｋＴＣ雑音を低減できるようになる。しかしながらこの構成では配線４１６を画素領域内に配置する必要が生じるため、開口率が稼げないという問題が生じる。
【００１５】
【発明が解決しようとする課題】
以上説明したように、図６に示すＣＭＯＳイメージセンサでは、ｋＴＣ雑音を低減できないという問題を有している。一方、図７及び図８に示すＣＭＯＳイメージセンサでは、ｋＴＣ雑音の低減と引き替えに素子サイズが大きくなってしまい、広い開口率が得られないという問題を有している。
【００１６】
本発明の目的は、小さな素子サイズで広い開口率を有し、ｋＴＣ雑音を低減できるＸＹアドレス型固体撮像装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、光電変換素子の一端にソースフォロワトランジスタのゲートが接続され、該ソースフォロワトランジスタを介して該光電変換素子の一端の電位を画像データとして読み出すイメージセンサにおいて、該光電変換素子のリセット時に、反転入力端子が該ソースフォロワトランジスタのゲートであり、非反転入力端子が定電圧を印加された第１差動トランジスタのゲートである差動増幅器が構成され、該差動増幅器の出力を該反転入力端子に帰還することにより、該光電変換素子の一端を該定電圧に保持することを特徴とするイメージセンサによって達成される。
上記本発明のイメージセンサにおいて、前記差動増幅器の出力が、前記光電変換素子をリセットするためのリセットトランジスタを介して前記反転入力端子に帰還されることを特徴とする。
上記本発明のイメージセンサにおいて、前記光電変換素子、前記ソースフォロワトランジスタ、及び前記リセットトランジスタが画素を構成し、複数の該画素がマトリクス状に配置されていることを特徴とする。
上記本発明のイメージセンサにおいて、複数の前記画素の出力が一本の垂直選択線に共通接続され、各画素の前記画像データが該垂直選択線を介して読み出されることを特徴とする。
上記本発明のイメージセンサにおいて、前記差動増幅器を構成する前記第１差動トランジスタが、前記垂直選択線毎に設けられていることを特徴とする。
上記本発明のイメージセンサにおいて、前記第１差動トランジスタは、前記リセットトランジスタのオン動作に同期してオンする回路切換用トランジスタを介して、前記垂直選択線に接続されることを特徴とする。
上記本発明のイメージセンサにおいて、前記複数の画素のリセットトランジスタが、一本のリセット電圧供給線に共通接続されていることを特徴とする。
上記本発明のイメージセンサにおいて、前記差動増幅器はカレントミラー回路を備え、該カレントミラー回路が、前記リセット電圧供給線毎に設けられ、該リセット電圧供給線に共通接続されている複数のリセットトランジスタのそれぞれに該差動増幅器の出力を供給することを特徴とする。
上記本発明のイメージセンサにおいて、前記垂直選択線と前記リセット電圧供給線が、対をなして平行に配置されていることを特徴とする。
【００１８】
【発明の実施の形態】
本発明の一実施の形態によるＸＹアドレス型固体撮像装置について図１乃至図５を用いて説明する。まず、本実施の形態によるＸＹアドレス型固体撮像装置としてのＣＭＯＳイメージセンサの概略構成を図１を用いて説明する。図１は、ｍ行ｎ列の画素配列を有するＣＭＯＳイメージセンサ１の４×４画素分の回路例を示している。複数の画素領域Ｐ１１〜Ｐ４４がマトリクス状に配列され、複数の垂直選択線ＣＬ１〜ＣＬ４と水平選択線ＲＷ１〜ＲＷ４とが縦横に配置されている。各画素領域Ｐ１１〜Ｐ４４には光電変換素子としてフォトダイオード１０が形成されている。光電変換素子はフォトダイオード１０に代えて例えばフォトゲートを用いてもよい。
【００１９】
ＣＭＯＳイメージセンサ１は、各画素領域Ｐ１１〜Ｐ４４に例えばＭＯＳＦＥＴ（本実施形態ではｎ−ｃｈ（ｎチャネル）ＭＯＳＦＥＴを例示している）で構成されるソースフォロワアンプ１４や水平選択トランジスタ１６等が配置されたＡＰＳ構成を有している。
以下、行番号をｍとし、列番号をｎとして画素領域Ｐｍｎの回路構成について説明する。画素領域Ｐｍｎ内のフォトダイオード１０のカソード側は、例えばｎ−ｃｈＭＯＳＦＥＴのリセットトランジスタ１２のソース電極及びソースフォロワアンプ１４のゲート電極に接続されている。
【００２０】
各リセットトランジスタ１２のドレイン電極とソースフォロワアンプ１４のドレイン電極は、リセット電圧ＶＲが印加されるリセット電圧供給線ＶＲｎに接続されている。各リセットトランジスタ１２のゲート電極はリセット信号線ＲＳＴｍに接続されている。ソースフォロワアンプ１４のソース電極は例えばｎ−ｃｈＭＯＳＦＥＴの水平選択トランジスタ１６のドレイン電極に接続されている。各水平選択トランジスタ１６のゲート電極は水平選択信号ＲＷが供給される水平選択線ＲＷｍに接続されている。各水平選択トランジスタ１６のソース電極は垂直選択線ＣＬｎに接続されている。
【００２１】
水平選択線ＲＷｍは、垂直走査シフトレジスタ／リセット制御回路４に接続されている。垂直走査シフトレジスタ／リセット制御回路４内に設けられた不図示のシフトレジスタにより、所定のタイミングで水平選択線ＲＷｍに順次水平選択信号ＲＷが出力されるようになっている。リセット信号線ＲＳＴｍも垂直走査シフトレジスタ／リセット制御回路４に接続され、所定のタイミングで水平選択線ＲＷｍ毎に画素領域Ｐｍｎのリセットトランジスタ１２にリセット信号ＲＳＴを印加するようになっている。
【００２２】
リセット電圧供給線ＶＲｎは垂直選択線ＣＬｎにほぼ平行に配線され、垂直選択線ＣＬｎと共にそれぞれアンプ／ノイズキャンセル回路６に接続されている。垂直選択線ＣＬｎは、アンプ／ノイズキャンセル回路６内に設けられたＣＤＳ回路６ＣＬｎと、例えばｎ−ｃｈＭＯＳＦＥＴで構成される列選択トランジスタ２０とを介して信号共通出力線３０に接続されている。アンプ／ノイズキャンセル回路６内のＣＤＳ回路６ＣＬｎの構成については図２を用いて後程説明する。リセット電圧供給線ＶＲｎは、アンプ／ノイズキャンセル回路６内に回路主要部が設けられたｋＴＣ雑音低減回路６ＶＲｎに接続されている。ｋＴＣ雑音低減回路６ＶＲｎの構成については図３を用いて後程説明する。
【００２３】
複数の列選択トランジスタ２０のゲート電極には、水平走査シフトレジスタ８から列選択信号が所定タイミングで順次入力され、アンプ／ノイズキャンセル回路６により固定パターン雑音及びｋＴＣ雑音の除去された画像データが順次信号共通出力線３０に出力され、アンプ３２を介して外部システムに送出されるようになっている。
【００２４】
次に、ＣＭＯＳイメージセンサ１の動作について簡単に説明する。まず、リセット信号ＲＳＴによりリセットトランジスタ１２が所定のタイミングでオンになると、フォトダイオード１０がリセット電位ＶＲに充電される。次いで光の入射に伴いフォトダイオード１０の放電が始まり、リセット電位ＶＲより電位が低下する。所定時間の経過後に水平選択信号ＲＷが水平選択線ＲＷｍに出力されると当該水平選択線ＲＷｍに接続された水平選択トランジスタ１６のゲート電極に水平選択信号ＲＷが入力して水平選択トランジスタ１６がオンになる。これによりソースフォロワアンプ１４からの出力電圧が画素領域Ｐｍｎの画像データとして垂直選択線ＣＬｎに出力される。
【００２５】
次に、アンプ／ノイズキャンセル回路６の構成について説明する。アンプ／ノイズキャンセル回路６は、図２に示すように、垂直選択線ＣＬ１に接続されたサンプルホールド回路及び相関二重サンプリング回路を有している。図２において、図中左側の破線で示したブロックは、垂直選択線ＣＬ１に接続された複数の画素のうち例示として図１左上の画素領域Ｐ１１を示している。図中右側の破線で示したブロックは、サンプルホールド回路及び相関二重サンプリング回路を示している。
【００２６】
サンプルホールド回路には垂直選択線ＣＬ１に出力された信号の入力を制御するサンプルホールド用スイッチ４２が設けられている。サンプルホールド用スイッチ４２の入力側と垂直選択線ＣＬ１との接続点には定電流源４０が接続されている。サンプルホールド用スイッチ４２の出力側には、垂直選択線ＣＬ１に出力された信号を保持するサンプルホールド用容量４４の一電極側（これ以降、容量を構成する２つの電極及び、ゲート電極を除くトランジスタの２つの電極については、必要に応じて、一方を一電極、他方を他電極という）が接続されている。サンプルホールド用容量４４の他電極側には基準電圧源４６が接続されている。
【００２７】
サンプルホールド用スイッチ４２とサンプルホールド用容量４４の一電極側との接続点には相関二重サンプリング回路を構成するアンプ４８の入力端子が接続されている。アンプ４８の出力端子は相関二重サンプリング回路のＣＤＳ用容量５０の一電極側に接続され、ＣＤＳ用容量５０の他電極側はアンプ５４の入力端子に接続されている。
【００２８】
また、ＣＤＳ用容量５０の他電極側は、クランプスイッチ５２を介してサンプルホールド用容量４４の他電極側に接続されている。クランプスイッチ５２の開閉によりＣＤＳ用容量５０の他電極側を基準電圧源４６の基準電圧から切り離し、あるいは基準電圧に固定することができるようになっている。アンプ５４の出力端子は列選択トランジスタ２０を介して信号共通出力線３０に接続されている。
【００２９】
次に、サンプルホールド回路及び相関二重サンプリング回路の動作について図２を用いて説明する。まず、画素領域Ｐ１１から出力される信号の流れについて簡単に説明する。水平選択トランジスタ１６のゲート電極に水平選択信号ＲＷ１が入力すると、画素領域Ｐ１１のフォトダイオード１０により蓄積された電荷量に応じたソースフォロワアンプ１４の電圧変動が画像データを含む信号電圧ＶＳとして垂直選択線ＣＬ１に出力される。次いで、水平選択トランジスタ１６がオン状態を維持したままリセットトランジスタ１２のゲート電極にリセット信号ＲＳＴを入力してリセットトランジスタ１２をオン状態にさせ、フォトダイオード１０をリセット電位ＶＲにリセットすると共にリセット電圧ＶＲを垂直選択線ＣＬ１に出力する。以上の動作は、水平ブランキング期間に行われる。
【００３０】
上記の信号の流れにおいて、例えば、水平選択信号ＲＷ１が入力されて水平選択トランジスタ１６がオン状態になるのに同期して、サンプルホールド用スイッチ４２及びクランプスイッチ５２がオン状態になる。これにより、サンプルホールド回路の入力端子に信号電圧ＶＳが印加される。クランプスイッチ５２がオン状態なので信号電圧ＶＳはサンプルホールド回路のサンプルホールド用容量４４を充電すると共にＣＤＳ用容量５０も充電する。
【００３１】
次いで、クランプスイッチ５２をオフにしてから、リセット信号ＲＳＴを入力してリセットトランジスタ１２をオン状態にする。これにより、フォトダイオード１０はリセット電位ＶＲにリセットされ、垂直選択線ＣＬ１にはリセット電圧ＶＲが出力される。リセット電圧ＶＲはサンプルホールド回路の入力端子に入力されてサンプルホールド用容量４４に保持される。
【００３２】
この結果、ＣＤＳ用容量５０の出力側には信号電圧ＶＳとリセット電圧ＶＲの差に相当する差信号（ＶＳ−ＶＲ）が生じる。この信号はＣＤＳ用容量５０により保持される。こうすることにより、信号電圧ＶＳ及びリセット電圧ＶＲの双方に重畳している固定パターン雑音成分を除去したアナログ画像データを得ることができる。このアナログ画像データは、アンプ５４の出力端子から列選択トランジスタ２０を介して信号共通出力線３０に出力される。
【００３３】
アンプ／ノイズキャンセル回路６内には上記サンプルホールド回路及び相関二重サンプリング回路（以下、両回路を合わせてＣＤＳ回路という）６ＣＬｎが垂直選択線ＣＬｎにそれぞれ設けられている。
【００３４】
さらに本実施の形態によるアンプ／ノイズキャンセル回路６には、ＣＤＳ回路６ＣＬｎ毎に設けられ、ＣＤＳ回路６ＣＬｎと協働してｋＴＣ雑音を低減させるｋＴＣ雑音低減回路が設けられている。
【００３５】
以下、図３を用いて本実施の形態によるｋＴＣ雑音低減回路６ＶＲｎについて説明する。ｋＴＣ雑音低減回路６ＶＲｎは、回路構成の大部分がアンプ／ノイズキャンセル回路６内に形成されると共に、回路構成の一部が画素領域Ｐｍｎ内の素子を兼用している点に特徴を有している。図３において、図中左側の破線で示したブロックは、垂直選択線ＣＬ１に接続された画素領域Ｐ１１を例示している。図中右側の破線で示したブロックは、アンプ／ノイズキャンセル回路６内のＣＤＳ回路６ＣＬ１及びｋＴＣ雑音低減回路６ＶＲ１の主要部を示している。なお、図３での相関二重サンプリング回路は詳細な記載を省略して１つの回路ブロックとして示している。
【００３６】
図３において、アンプ／ノイズキャンセル回路６内に、画素領域Ｐ１１内に形成された水平選択トランジスタ１６とほぼ同一特性を有する回路切替用トランジスタ７２が設けられ、そのソース電極は垂直選択線ＣＬ１に接続されている。回路切替用トランジスタ７２のゲート電極には、回路切替信号ＳＷＸが入力するようになっている。回路切替信号ＳＷＸは、リセット信号ＲＳＴに同期して出力されるようになっている。
【００３７】
回路切替用トランジスタ７２のドレイン電極は、ソースフォロワアンプ１４とほぼ同一特性を有する第１差動トランジスタ６２のソース電極に接続されている。第１差動トランジスタ６２のドレイン電極は、例えばＭＯＳ型のトランジスタ６４の一電極側に接続され、トランジスタ６４の他電極側には電圧ＶＤＤが印加されるようになっている。第１差動トランジスタ６２のゲート電極には、リセット電圧ＶＲが入力されるようになっている。
【００３８】
一方、画素領域Ｐ１１内のリセットトランジスタ１２及びソースフォロワアンプ１４のドレイン電極は、リセット電圧ＶＲが印加されるリセット電圧供給線ＶＲ１を介して例えばＭＯＳ型のトランジスタ６６の一電極側に接続されている。トランジスタ６６の他電極側には電圧ＶＤＤが印加されるようになっている。リセット電圧供給線ＶＲ１は、複数の画素領域Ｐ１１、Ｐ２１、Ｐ３１、・・・の外で垂直選択線ＣＬ１に沿って形成され、画素領域Ｐ１１、Ｐ２１、Ｐ３１、・・・毎に形成された複数のリセットトランジスタ１２にリセット電圧ＶＲを供給するようになっている。
【００３９】
トランジスタ６６のゲート電極とトランジスタ６４のゲート電極とは共通接続されている。また、第１差動トランジスタ６２とトランジスタ６４との接続点に一電極側が接続され、他電極側がトランジスタ６４及びトランジスタ６６のゲート電極に接続された回路切替用トランジスタ６８が形成されている。回路切替用トランジスタ６８のゲート電極には、回路切替信号ＳＷＸが入力するようになっている。また、トランジスタ６４及びトランジスタ６６のゲート電極に一電極側が接続され、他電極側が接地された回路切替用トランジスタ７０が形成されている。回路切替用トランジスタ７０のゲート電極には、回路切替信号ＳＷＸと逆極性の回路切替信号／ＳＷＸが入力するようになっている。
【００４０】
ここで、画素領域Ｐ１１の水平選択トランジスタ１６及びアンプ／ノイズキャンセル回路６内の回路切替用トランジスタ６８、７２をオンにし、回路切替用トランジスタ７０をオフにして、画素領域Ｐ１１のソースフォロワアンプ１４を第１差動トランジスタ６２との差動対をなす第２差動トランジスタと見ることにより、図３の上記構成は、付加抵抗の代わりにカレントミラー回路を備えた差動増幅器となる。カレントミラー回路は、一電極側とゲート電極が直結されたｐ−ｃｈＭＯＳＦＥＴのトランジスタ６４と、トランジスタ６４の他電極側と共に電圧ＶＤＤが印加される他電極側を備えトランジスタ６４のゲート電極と共通接続されたゲート電極を有するｐ−ｃｈＭＯＳＦＥＴのトランジスタ６６とで構成される。
【００４１】
以上、図３を用いて説明した回路が本実施の形態によるｋＴＣ雑音低減回路６ＶＲ１の回路構成であり、図示は省略したが他のｋＴＣ雑音低減回路６ＶＲｎも同様の構成を有している。このように、ｋＴＣ雑音低減回路６ＶＲｎは回路構成の大部分がアンプ／ノイズキャンセル回路６内に形成されると共に、回路構成の一部を画素領域Ｐｍｎ内の素子で兼用している。
【００４２】
次に、図３に示すｋＴＣ雑音低減回路６ＶＲ１を例にとって、ｋＴＣ雑音を低減させる動作について説明する。まず、リセット期間の終了直前までは、水平選択トランジスタ１６及び回路切替用トランジスタ６８、７２はオン状態になっており、回路切替用トランジスタ７０はオフ状態になっている。従って、ｋＴＣ雑音低減回路６ＶＲ１の主要部が画素領域Ｐ１１内の素子と電気的に接続され、ｋＴＣ雑音低減回路６ＶＲ１は差動増幅器として機能してｋＴＣ雑音低減動作をしている状態になっている。
【００４３】
リセット信号ＲＳＴが非活性レベルになると、水平選択トランジスタ１６及び回路切替用トランジスタ６８、７２はオフ状態になり回路切替用トランジスタ７０はオン状態になる。これにより、ｋＴＣ雑音低減回路６ＶＲ１の主要部が画素領域Ｐ１１内の素子と電気的に分離され、ｋＴＣ雑音低減回路６ＶＲ１は差動増幅器として機能しなくなりｋＴＣ雑音低減動作をしない状態となる。一方、画素領域Ｐ１１内の各素子は本来の信号蓄積動作を行う。
【００４４】
次いで、所定時間の経過後に水平選択信号ＲＷ１が入力されて水平選択トランジスタ１６がオン状態になるのに同期して、ＣＤＳ回路６ＣＬ１のサンプルホールド用スイッチ４２及びクランプスイッチ５２が閉じて、垂直選択線ＣＬ１に出力された画素領域Ｐ１１のソースフォロワアンプ１４からの信号電圧ＶＳがサンプルホールド用容量４４及びＣＤＳ用容量５０に充電される。
【００４５】
次いで、クランプスイッチ５２をオフにすると共に回路切替用トランジスタ７０をオフ状態にして、回路切替用トランジスタ６８、７２をオン状態にする。これにより、ｋＴＣ雑音低減回路６ＶＲ１は再び差動増幅器として機能してｋＴＣ雑音低減の動作状態となる。この状態で、画素領域Ｐ１１のリセットトランジスタ１２のゲート電極にリセット信号ＲＳＴが印加されるのに同期して第１差動トランジスタ６２のゲート電極にリセット電圧ＶＲを供給する。
【００４６】
これにより、リセットトランジスタ１２がオン状態の間、フォトダイオード１０のカソード側の電位が常にリセット電圧ＶＲになるように、ｋＴＣ雑音低減回路６ＶＲ１のカレントミラー回路の出力側トランジスタ６６の出力電圧（＝リセット電圧ＶＲ）が制御される。このように、ｋＴＣ雑音低減回路６ＶＲ１はリセット動作時に増幅率が１のオペアンプとして機能する。
【００４７】
このようにすれば、フォトダイオード１０をリセットする毎に生じるｋＴＣ雑音をほぼ一定にして、信号蓄積前のｋＴＣ雑音を含む信号電圧ＶＳと信号蓄積後のリセット電圧ＶＲに重畳するｋＴＣ雑音同士に相関関係を生じさせることができる。ｋＴＣ雑音低減回路６ＶＲ１を用いてフォトダイオード１０をリセット電位ＶＲにリセットすると、垂直選択線ＣＬ１にはリセット電圧ＶＲが出力される。リセット電圧ＶＲはサンプルホールド回路の入力端子に入力されてサンプルホールド用容量４４に保持される。
【００４８】
この結果、ＣＤＳ回路６ＣＬ１のＣＤＳ用容量５０の出力側には信号電圧ＶＳとリセット電圧ＶＲの差に相当する差信号（ＶＳ−ＶＲ）が生じる。この信号はＣＤＳ用容量５０により保持される。こうすることにより、信号電圧ＶＳ及びリセット電圧ＶＲの双方に重畳している固定パターン雑音成分だけでなくｋＴＣ雑音も除去したアナログ画像データを得ることができる。このアナログ画像データは、アンプ５４の出力端子から列選択トランジスタ２０を介して信号共通出力線３０に出力される。
【００４９】
本実施の形態のｋＴＣ雑音低減回路６ＶＲｎによれば、回路主要部が画素領域外に配置され、また、ｋＴＣ雑音低減動作時に、画素領域内の素子を回路構成の一部として用いて回路を構成するようになっているので、画素の開口率を低下させずにｋＴＣ雑音を低減することができる。
【００５０】
なお、差動対をなす第１差動トランジスタ６２とソースフォロワアンプ１４の大きさ等を揃えてほぼ同特性にしても、両者間の配線距離に応じて変化するオフセット電圧が生じてしまう場合がある。しかもソースフォロワアンプ１４のトランジスタが小さいためオフセット電圧は数十ｍＶになる。これではフォトダイオード１０のカソード側に印加されるリセット電圧ＶＲが複数の画素領域毎にばらついてしまうので好ましくない。ある程度小さいオフセット電圧であれば、後段に配置されたＣＤＳ回路６ＣＬｎで除去することが可能だが、確実に除去するには図４の破線で囲んだオフセット補正回路を挿入することが望ましい。
【００５１】
図４は、オフセット補正回路８０の概略を示している。オフセット補正回路８０の主要部はアンプ／ノイズキャンセル回路６内に設けられている。オフセット補正回路８０は、第１差動トランジスタ６２のゲート電極に印加するリセット電圧ＶＲの入力段に挿入されたオフセット補正用トランジスタ８２を有している。オフセット補正用トランジスタ８２の一電極側は第１差動トランジスタ６２のゲート電極に接続されている。またオフセット補正回路８０は、ｋＴＣ雑音低減回路６ＶＲ１が差動増幅器として機能した際に、制御されたリセット電圧ＶＲが出力されるリセット電圧供給線ＶＲ１に一電極側が接続されたオフセット補正用トランジスタ８６を有している。オフセット補正用トランジスタ８６の他電極側には、オフセット補正用トランジスタ８４及びオフセット補正用容量８８の一電極側が接続されている。オフセット補正用トランジスタ８４の他電極側はオフセット補正用トランジスタ８２の他電極側に接続され、オフセット補正用容量８８の他電極側はオフセット補正用トランジスタ８２の一電極側（つまり、第１差動トランジスタ６２のゲート電極）に接続されている。
【００５２】
以上の構成のオフセット補正回路８０によるオフセット電圧除去動作について説明する。まず、リセット信号ＲＳＴがリセットトランジスタ１２のゲート電極に印加されるのに同期して、回路切替用トランジスタ６８、７０、７２が動作して、ｋＴＣ雑音低減回路６ＶＲ１が差動増幅器として機能するようになる。このリセット期間の初期において、オフセット補正用トランジスタ８２、８６はオン状態になり、オフセット補正用トランジスタ８４はオフ状態になっている。このため、第１差動トランジスタ６２のゲート電極にはリセット電圧ＶＲが印加され、差動増幅器を介してリセット電圧供給線ＶＲ１にはオフセット電圧ＶＯを含む電圧値ＶＲ＋ＶＯが出力される。従って、オフセット補正用容量８８にはオフセット電圧ＶＯが保持される。
【００５３】
次いで、オフセット補正用トランジスタ８２、８６がオフになりオフセット補正用トランジスタ８４がオンになると、第１差動トランジスタ６２のゲート電極には電圧値ＶＲ−ＶＯがリセット電圧として印加される。これにより、差動増幅器を介してリセット電圧供給線ＶＲ１に所望のリセット電圧ＶＲが出力されるようになる。本動作はリセット期間の初期の段階で行われる。こうすることにより、各画素領域Ｐｍｎ毎にばらつきのないリセット電圧ＶＲを供給することができるようになる。
【００５４】
図５は、本実施の形態のＸＹアドレス型固体撮像装置によるｋＴＣ雑音低減効果を比較例と共に示したシミュレーション図である。図において横軸は時間を表し、縦軸は電圧値を表している。図中破線αが本実施の形態のＸＹアドレス型固体撮像装置による効果を示す曲線であり、実線βは従来のＸＹアドレス型固体撮像装置を示す曲線である。図５は、時刻１２０ｎｓｅｃにリセット信号ＲＳＴがリセットトランジスタに入力して、フォトダイオードのカソード側の電位が約１．９Ｖになってから約２００ｎｓｅｃ後に１０ｍＶのＤＣ成分のｋＴＣ雑音が重畳した場合におけるＣＤＳ回路からの出力電圧値を示している。図示のように、従来のＸＹアドレス型固体撮像装置では、ＣＤＳ回路でｋＴＣ雑音を低減することができず、重畳したｋＴＣ雑音レベルとほぼ同一レベルの約１０ｍＶの雑音成分が現われている。それに対して、本実施の形態によるＸＹアドレス型固体撮像装置では、ＣＤＳ回路からの出力電圧値の変動はわずかに０．２５ｍＶ程度でありきわめて優れたｋＴＣ雑音低減効果を得ることができている。
【００５５】
以上説明した実施の形態によるＸＹアドレス型固体撮像装置は、以下のようにまとめられる。
（付記１）
入射光を光電変換する光電変換素子と、前記光電変換素子をリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、水平選択線に出力された水平選択信号に基づいて前記電圧を画像データとして垂直選択線に出力する水平選択トランジスタとを備えた画素領域と、
前記リセット時に発生するｋＴＣ雑音を低減させるｋＴＣ雑音低減回路と
を有することを特徴とするＸＹアドレス型固体撮像装置。
【００５６】
（付記２）
付記１記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、ｋＴＣ雑音低減動作時に、前記画素領域内の素子を回路構成の一部として用いること
を特徴とするＸＹアドレス型固体撮像装置。
【００５７】
（付記３）
付記２記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記動作時に前記画素領域内の素子と電気的に接続し、非動作時に前記画素領域内の素子と電気的に分離する回路切替用トランジスタを有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００５８】
（付記４）
付記１乃至３のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記画素領域外で前記垂直選択線に沿って形成され、前記リセットトランジスタにリセット電圧を供給するリセット電圧供給線を有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００５９】
（付記５）
付記３又は４に記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記動作時に差動増幅器を構成する第１差動トランジスタを有し、
前記画素領域内の前記増幅用トランジスタは、前記ｋＴＣ雑音低減回路の動作時に、前記第１差動トランジスタと対をなす第２差動トランジスタとして用いられること
を特徴とするＸＹアドレス型固体撮像装置。
【００６０】
（付記６）
付記５記載のＸＹアドレス型固体撮像装置において、
前記回路切替用トランジスタは、前記第１差動トランジスタと前記垂直選択線との間に設けられていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６１】
（付記７）
付記５又は６に記載のＸＹアドレス型固体撮像装置において、
前記ｋＴＣ雑音低減回路は、前記差動増幅器内にカレントミラー回路を備えていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６２】
（付記８）
付記７記載のＸＹアドレス型固体撮像装置において、
前記カレントミラー回路は、前記リセット電圧供給線に接続されていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６３】
（付記９）
付記１乃至８のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記画像データに重畳する固定パターン雑音を除去するノイズキャンセル回路をさらに有し、
前記ｋＴＣ雑音低減回路のうち、前記画素領域内の素子を除く回路は、前記ノイズキャンセル回路内に配置されていること
を特徴とするＸＹアドレス型固体撮像装置。
【００６４】
（付記１０）
付記９記載のＸＹアドレス型固体撮像装置において、
前記ノイズキャンセル回路は、雑音除去後の前記画像データに対応する電荷を保持する相関二重サンプリング回路を前記垂直選択線毎に有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００６５】
（付記１１）
付記５乃至１０のいずれか１項に記載のＸＹアドレス型固体撮像装置において、
前記増幅用トランジスタと前記第１差動トランジスタとの間の配線距離に応じて変化するオフセット電圧を補正するオフセット補正用回路をさらに有していること
を特徴とするＸＹアドレス型固体撮像装置。
【００６６】
【発明の効果】
以上の通り、本発明によれば、小さな素子サイズで広い開口率を有し、ｋＴＣ雑音を低減できるＸＹアドレス型固体撮像装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＣＭＯＳイメージセンサ１の４×４画素分の回路例を示す図である。
【図２】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のサンプルホールド回路及び相関二重サンプリング回路の回路例を示す図である。
【図３】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のｋＴＣ雑音低減回路の回路例を示す図である。
【図４】本発明の一実施の形態によるＣＭＯＳイメージセンサ１のオフセット電圧補正回路の回路例を示す図である。
【図５】本発明の一実施の形態によるＣＭＯＳイメージセンサ１の効果を示す図である。
【図６】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を示す図である。
【図７】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置の他の例を示す図である。
【図８】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置のさらに他の例を示す図である。
【符号の説明】
１ ＣＭＯＳイメージセンサ
４ 垂直走査シフトレジスタ／リセット制御回路
６ アンプ／ノイズキャンセル回路
６ＣＬ１〜６ＣＬ４、６ＣＬｎ ＣＤＳ回路
６ＶＲ１〜６ＶＲ４、６ＶＲｎ ｋＴＣ雑音低減回路
８ 水平走査シフトレジスタ
１０、４００ フォトダイオード
１２、４０２ リセットトランジスタ
１４、４０４ ソースフォロワアンプ
１６、４０６ 水平選択トランジスタ
２０ 列選択トランジスタ
３０ 信号共通出力線
４８、５４、４１２ アンプ
４０、４１４ 定電流電源
４２ サンプルホールド用スイッチ
４４ サンプルホールド用容量
４６ 基準電圧源
５０ ＣＤＳ用容量
５２ クランプスイッチ
６２ 第１差動トランジスタ
６４、６６ トランジスタ（カレントミラー回路用）
６８、７０、７２ 回路切替用トランジスタ
８０ オフセット補正回路
８２、８４、８６ オフセット補正用トランジスタ
８８ オフセット補正用容量
ＣＬ１〜ＣＬ４、ＣＬｎ 垂直選択線
Ｐ１１〜Ｐ４４、Ｐｍｎ 画素領域
ＲＳＴ リセット信号
ＲＳＴ１〜ＲＳＴ４、ＲＳＴｍ リセット信号線
ＲＷ１〜ＲＷ４、ＲＷｎ 水平選択線
ＶＲ リセット電圧
ＶＲ１〜ＶＲ４、ＶＲｎ リセット電圧供給線
Claims (9)
- 光電変換素子の一端にソースフォロワトランジスタのゲートが接続され、該ソースフォロワトランジスタを介して該光電変換素子の一端の電位を画像データとして読み出すイメージセンサにおいて、
該光電変換素子のリセット時に、反転入力端子が該ソースフォロワトランジスタのゲートであり、非反転入力端子が定電圧を印加された第１差動トランジスタのゲートである差動増幅器が構成され、該差動増幅器の出力を該反転入力端子に帰還することにより、該光電変換素子の一端を該定電圧に保持することを特徴とするイメージセンサ。 - 請求項１記載のイメージセンサにおいて、
前記差動増幅器の出力が、前記光電変換素子をリセットするためのリセットトランジスタを介して前記反転入力端子に帰還されることを特徴とするイメージセンサ。 - 請求項２記載のイメージセンサにおいて、
前記光電変換素子、前記ソースフォロワトランジスタ、及び前記リセットトランジスタが画素を構成し、複数の該画素がマトリクス状に配置されていることを特徴とするイメージセンサ。 - 請求項３記載のイメージセンサにおいて、
複数の前記画素の出力が一本の垂直選択線に共通接続され、各画素の前記画像データが該垂直選択線を介して読み出されることを特徴とするイメージセンサ。 - 請求項４記載のイメージセンサにおいて、
前記差動増幅器を構成する前記第１差動トランジスタが、前記垂直選択線毎に設けられていることを特徴とするイメージセンサ。 - 請求項５記載のイメージセンサにおいて、
前記第１差動トランジスタは、前記リセットトランジスタのオン動作に同期してオンする回路切換用トランジスタを介して、前記垂直選択線に接続されることを特徴とするイメージセンサ。 - 請求項６記載のイメージセンサにおいて、
前記複数の画素のリセットトランジスタが、一本のリセット電圧供給線に共通接続されていることを特徴とするイメージセンサ。 - 請求項７記載のイメージセンサにおいて、
前記差動増幅器はカレントミラー回路を備え、該カレントミラー回路が、前記リセット電圧供給線毎に設けられ、該リセット電圧供給線に共通接続されている複数のリセットトランジスタのそれぞれに該差動増幅器の出力を供給することを特徴とするイメージセンサ。 - 請求項８記載のイメージセンサにおいて、
前記垂直選択線と前記リセット電圧供給線が、対をなして平行に配置されていることを特徴とするイメージセンサ。
Priority Applications (7)
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