JP4961232B2

JP4961232B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4961232B2
Application number: JP2007069784A
Authority: JP
Inventors: 圭介田中
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2012-06-27
Anticipated expiration: 2027-03-19
Also published as: JP2008235382A

Description

本発明は、半導体装置の製造工程（プロセス）で生じるウェハ等の基板の段差を抑制し、ホトエッチング（「ホトリソグラフィ」ともいう。）の際のデフォーカス（defocus、露光工程におけるフォーカス（焦点）ずれ）によるパターン不良が発生することを防止する半導体装置の製造方法に関するものである。 The present invention suppresses a step of a substrate such as a wafer that occurs in a manufacturing process (process) of a semiconductor device, and defocuses during defocusing (photofocusing). The present invention relates to a method for manufacturing a semiconductor device that prevents occurrence of pattern defects due to deviation.

半導体装置の製造方法において、ウェア等の基板上に絶縁膜を介して配線パターンを形成するためのホトエッチング工程では、例えば、次の（１）〜（７）のような処理が行われる。 In the method for manufacturing a semiconductor device, the following processes (1) to (7) are performed, for example, in a photoetching process for forming a wiring pattern on a substrate such as wear via an insulating film.

（１）金属膜の形成
基板上に形成した絶縁膜の全面に、配線パターン用の金属膜を被着する。 (1) Formation of metal film A metal film for wiring pattern is deposited on the entire surface of the insulating film formed on the substrate.

（２）ホトレジスト塗布
金属膜の全面にホトレジストを塗布する。 (2) Photoresist application A photoresist is applied to the entire surface of the metal film.

（３）位置合わせ・露光
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスクのパターンと基板上のパターンとの相対的な位置を合わせる必要がある。これをマスク合わせという。その後、紫外光（以下「ＵＶ光」という。）をホトマスクを通してホトレジストに照射する（露光）。 (3) Positioning / Exposure In the manufacturing process of a semiconductor device, since the photoetching process is performed several times, it is necessary to match the relative positions of the pattern of the photomask and the pattern on the substrate. This is called mask alignment. Thereafter, the photoresist is irradiated with ultraviolet light (hereinafter referred to as “UV light”) through a photomask (exposure).

（４）現像
露光後、有機溶剤等で現像レジストパターンを得る（現像）。 (4) Development After exposure, a development resist pattern is obtained with an organic solvent or the like (development).

（５）エッチング
レジストパターンをマスクにして、金属膜をエッチングし、配線パターンを形成する。 (5) Etching Using the resist pattern as a mask, the metal film is etched to form a wiring pattern.

（６）レジスト除去
エッチング後、不必要になったレジストパターンを除去する（レジスト除去）。 (6) Resist removal After etching, an unnecessary resist pattern is removed (resist removal).

（７）絶縁膜形成
配線パターンを保護するため、この配線パターン上に絶縁膜を形成する。 (7) Insulating film formation In order to protect the wiring pattern, an insulating film is formed on the wiring pattern.

この絶縁膜の段差を抑えるため、従来、例えば、下記の文献等に記載されているように、回転可能な研磨パッドを用いてウェハ上の絶縁膜表面を平坦化する化学的機械的研磨（Chemical Mechanical Polishing、以下「ＣＭＰ」という。）が用いられている。 In order to suppress the step of the insulating film, chemical mechanical polishing (Chemical polishing) that planarizes the surface of the insulating film on the wafer using a rotatable polishing pad, for example, as described in the following documents, etc. Mechanical Polishing, hereinafter referred to as “CMP”) is used.

特開２００３−１４０３１９号公報JP 2003-140319 A

図３（Ａ）、（Ｂ）は、前記特許文献１等に記載された従来の半導体装置の製造方法における一部の製造工程図である。 3A and 3B are partial manufacturing process diagrams in the conventional method for manufacturing a semiconductor device described in Patent Document 1 and the like.

図３（Ａ）の絶縁膜形成工程において、ウェハ等の基板１上に絶縁膜を介して形成された配線パターン２−１上に、高密度プラズマＣＶＤ（high DensityPlasma-Chemical Vapor Deposition、以下「ＨＤ−ＣＶＤ」という。）等により、被研磨膜（例えば、二酸化シリコン（ＳｉＯ２）等の酸化膜や層間絶縁膜）３−１が堆積される。被研磨膜３−１の表面は、配線パターン２−１の凹凸等に依存して局所的な凹凸や段差が生じる。これにより、高集積化のための多層配線構造等において、層間のショート、配線間のショート、オープン等の不具合が生じて歩留まりや信頼性低下の原因となるため、平坦化処理が必要になる。 In the insulating film forming step of FIG. 3A, a high density plasma CVD (High Density Plasma-Chemical Vapor Deposition, hereinafter referred to as “HD”) is formed on the wiring pattern 2-1 formed on the substrate 1 such as a wafer via the insulating film. A film to be polished (for example, an oxide film such as silicon dioxide (SiO 2) or an interlayer insulating film) 3-1 is deposited by “-CVD”) or the like. The surface of the film to be polished 3-1 has local unevenness and steps depending on the unevenness of the wiring pattern 2-1. As a result, in a multi-layer wiring structure or the like for high integration, a defect such as a short circuit between layers, a short circuit between wirings, and an open occurs, resulting in a decrease in yield and reliability. Therefore, a flattening process is necessary.

図３（Ｂ）の平坦化工程において、ＣＭＰを用いて被研磨膜３−１を平坦化すると、平坦化後の被研磨膜３−１ａにおいて、下地の配線パターン密度（基板上の配線パターンが配置される面積が基板全体の面積に占める割合）によって研磨レートに差が生じる。例えば、図３（Ｂ）に示す被研磨膜３−１ａの左側の配線パターン密度が高い領域（密な領域）の膜厚Ｄ１に比べて、右側の配線パターン密度が低い領域（疎な領域）の膜厚Ｄ２が小さくなり（Ｄ１＞Ｄ２）、残膜厚差（＝Ｄ１−Ｄ２、このＣＭＰ後の残膜厚差を以下「グローバル段差」という。）が生じる。このグローバル段差の発生を抑えるために、図４（Ａ）、（Ｂ）に示すような方法が提案されている。 In the planarization step of FIG. 3B, when the polishing target film 3-1 is planarized using CMP, the underlying wiring pattern density (the wiring pattern on the substrate is changed) in the polished target film 3-1a. The polishing rate varies depending on the ratio of the area to be disposed to the total area of the substrate. For example, a region (sparse region) where the wiring pattern density on the right side is lower than the film thickness D1 of a region (dense region) where the wiring pattern density on the left side of the film 3-1a to be polished shown in FIG. The film thickness D2 becomes smaller (D1> D2), and a remaining film thickness difference (= D1-D2, the remaining film thickness difference after CMP is hereinafter referred to as “global step”) is generated. In order to suppress the occurrence of this global level difference, methods as shown in FIGS. 4A and 4B have been proposed.

図４（Ａ）、（Ｂ）は、前記特許文献１等に記載された従来の半導体装置の製造方法における一部の製造工程図であり、従来の図３中の要素と共通の要素には共通の符号が付されている。 4A and 4B are partial manufacturing process diagrams in the conventional method for manufacturing a semiconductor device described in Patent Document 1 and the like. Elements common to those in FIG. The common code | symbol is attached | subjected.

図４（Ａ）の配線パターン形成工程において、ウェハ等の基板１上に絶縁膜を介して配線パターン２−１を形成する場合に、配線パターン２−１の例えば右側の疎な領域にダミー（疑似）配線パターン４を形成し、これらの配線パターン２−１及びダミー配線パターン４の上に、ＨＤ−ＣＶＤ等により堆積する被研磨膜３−１の表面を平らにする工夫をしている。 4A, when the wiring pattern 2-1 is formed on the substrate 1 such as a wafer via an insulating film, a dummy (for example, a sparse region on the right side of the wiring pattern 2-1 is formed. A pseudo) wiring pattern 4 is formed, and the surface of the film to be polished 3-1 deposited by HD-CVD or the like is flattened on the wiring pattern 2-1 and the dummy wiring pattern 4.

これにより、図４（Ｂ）の平坦化工程において、ＣＭＰを用いて被研磨膜３−１を平坦化すると、平坦化後の被研磨膜３−１ａにおいて、下地のパターン密度が均一化されているので、図４（Ｂ）の左側の領域の膜厚Ｄ１と右側の領域の膜厚Ｄ２とがほぼ等しくなり、グローバル段差の発生を抑えることが可能になる。 4B, when the polishing target film 3-1 is flattened using CMP in the flattening step of FIG. 4B, the pattern density of the base is uniformized in the flattened polishing film 3-1a. Therefore, the film thickness D1 in the left region and the film thickness D2 in the right region in FIG. 4B are substantially equal, and the occurrence of a global step can be suppressed.

図５は、従来の半導体装置の製造方法における課題を説明するための製造工程図であり、従来の図３及び図４中の要素と共通の要素には共通の符号が付されている。 FIG. 5 is a manufacturing process diagram for explaining a problem in the conventional method of manufacturing a semiconductor device, and common elements to those in FIGS. 3 and 4 are denoted by common reference numerals.

従来の図４に示すようなダミー配線パターン４を形成する製造方法では、例えば、メタル配線のような遮光性（非透明性）のダミー配線パターン４を生成すべき箇所の下側に位置する基板１上に、光電変換素子（例えば、光センサのような受光素子）５を作成する場合、この上に、図５の破線で示されるようなダミー配線パターン４を配置すると、上方から被研磨膜３−１ａを通して入射される光が受光素子５まで到達しないため、ダミー配線パターン４の配置を行えない箇所が発生するので、ダミー配線パターン方法を採用できない。 In the conventional manufacturing method for forming the dummy wiring pattern 4 as shown in FIG. 4, for example, a substrate located below the portion where the light-shielding (non-transparent) dummy wiring pattern 4 such as a metal wiring is to be generated. When a photoelectric conversion element (for example, a light receiving element such as an optical sensor) 5 is formed on 1, a dummy wiring pattern 4 as shown by a broken line in FIG. Since the light incident through 3-1a does not reach the light receiving element 5, a portion where the dummy wiring pattern 4 cannot be arranged is generated, so the dummy wiring pattern method cannot be adopted.

しかしながら、ダミー配線パターン方法を採用しない場合、特に、多層配線構造では、例えば、１層目の被研磨膜３−１ａ上に、２層目の配線パターン２−２が形成され、更に、この上に、２層目の被研磨膜３−２ａ、及び３層目の配線パターン２−３等が順に積層され、各層の被研磨膜３−１ａ，３−２ａ，・・・毎にＣＭＰが繰り返される。この結果、図５の実線で示すように、多層配線でＣＭＰを繰り返す場合は、左側の領域の全膜厚Ｄ１１と右側の領域の全膜厚Ｄ１２とのグローバル段差（＝Ｄ１１−Ｄ１２）が著しく増大し、ホトエッチング工程において、例えば、右側の領域における２層目の被研磨膜３−２ａを生成する際の露光時の焦点深度が確保できなくなり、パターン不良が発生するという課題があった。 However, when the dummy wiring pattern method is not adopted, particularly in the multilayer wiring structure, for example, a second-layer wiring pattern 2-2 is formed on the first-layer polishing film 3-1a. In addition, a second layer of the polished film 3-2a, a third layer of the wiring pattern 2-3, and the like are sequentially stacked, and CMP is repeated for each of the layers of the polished film 3-1a, 3-2a,. It is. As a result, as shown by the solid line in FIG. 5, when CMP is repeated with multilayer wiring, the global step (= D11−D12) between the total film thickness D11 in the left region and the total film thickness D12 in the right region is significant. In the photoetching process, for example, there is a problem that the depth of focus at the time of exposure when the second layer of the polishing target film 3-2a in the right region is generated cannot be secured, and a pattern defect occurs.

本発明の半導体装置の製造方法では、基板上に搭載された光電変換素子（例えば、受光素子）及び回路部を被覆する第１絶縁膜を形成する第１工程と、ＣＭＰにより、前記第１絶縁膜の表面を平坦化する第２工程と、表面が平坦化された前記第１絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆うグローバル段差抑制用のダミーパターンと、を形成する第３工程と、前記配線パターン及び前記ダミーパターンを被覆する第２絶縁膜を形成する第４工程と、ＣＭＰにより、前記第２絶縁膜の表面を平坦化する第５工程と、前記ダミーパターンとこの下に位置する前記第１絶縁膜及び前記第２絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第６工程とを有している。 In the method of manufacturing the semiconductor device of the present invention, the photoelectric conversion elements mounted on a substrate (e.g., light receiving element) a first step of forming a first insulating film you covering and the circuit section, by CMP, the first A second step of planarizing the surface of the insulating film; and a light-shielding property that is located on the circuit unit and electrically connected to the circuit unit on the first insulating film having a planarized surface. A third step of forming a wiring pattern and a dummy pattern for suppressing a global step located on the photoelectric conversion element and covering the photoelectric conversion element; and a second insulating film covering the wiring pattern and the dummy pattern Etching the fourth step of forming the fifth step, planarizing the surface of the second insulating film by CMP, etching the dummy pattern and the first insulating film and the second insulating film located therebelow Selectively And a sixth step of exposing the photoelectric conversion element removed by.

本発明における半導体装置の製造方法によれば、光電変換素子を覆う領域にグローバル段差抑制用のダミーパターンを配置するので、上層の工程で光電変換素子領域は過剰に凹まず、一定の範囲にグローバル段差を保つことができる。これにより、上層のホールや配線パターン等を作成する際のホトエッチングの露光工程において焦点ずれによるパターン不良を防止することが可能となる。 According to the method for manufacturing a semiconductor device of the present invention, since the dummy step for suppressing the global level difference is arranged in the region covering the photoelectric conversion element, the photoelectric conversion element region is not excessively recessed in the upper layer process, and the global range is kept within a certain range. A step can be maintained. This makes it possible to prevent pattern defects due to defocusing in the photoetching exposure process when creating an upper layer hole, wiring pattern, or the like.

半導体装置の製造方法では、基板上に搭載された光電変換素子（例えば、受光素子）及び回路部を被覆する第１絶縁膜を形成する第１工程と、ＣＭＰにより、前記第１絶縁膜の表面を平坦化する第２工程と、表面が平坦化された前記第１絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆うグローバル段差抑制用のダミーパターンと、を形成する第３工程と、前記配線パターン及び前記ダミーパターンを被覆する第２絶縁膜を形成する第４工程と、ＣＭＰにより、前記第２絶縁膜の表面を平坦化する第５工程と、前記ダミーパターンとこの下に位置する前記第１絶縁膜及び前記第２絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第６工程とを有している。 In the method of manufacturing a semiconductor device, the photoelectric conversion elements mounted on a substrate (e.g., light receiving element) a first step of forming a first insulating film you covering and the circuit section, by CMP, the first insulating film A second step of planarizing the surface, and a light-shielding wiring pattern located on the circuit unit and electrically connected to the circuit unit on the first insulating film having the planarized surface A third step of forming a global step suppressing dummy pattern located on the photoelectric conversion element and covering the photoelectric conversion element, and forming a second insulating film covering the wiring pattern and the dummy pattern A fourth step, a fifth step of planarizing the surface of the second insulating film by CMP, and selective etching of the dummy pattern and the first insulating film and the second insulating film located therebelow. To remove And a sixth step of exposing the serial photoelectric conversion element.

前記第６工程では、例えば、ホトエッチングにより、レジストパターンをマスクにして、前記ダミーパターンとこの下に位置する前記第１絶縁膜及び前記第２絶縁膜とを除去する。 In the sixth step, for example, the dummy pattern and the first insulating film and the second insulating film located therebelow are removed by photo-etching using the resist pattern as a mask.

（実施例１の製造方法）
図２−１（ａ）〜（ｅ）、図２−２（ｆ）〜（ｉ）、及び図２−３（ｊ）〜（ｌ）は、本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。及び、図１（Ａ）〜（Ｃ）は、図２−３（ｊ）〜（ｌ）と対応する同一の製造工程図である。 (Manufacturing method of Example 1)
FIGS. 2-1 (a) to (e), FIGS. 2-2 (f) to (i), and FIGS. 2-3 (j) to (l) are semiconductors in the multilayer wiring structure of Example 1 of the present invention. It is a manufacturing process figure of the general | schematic longitudinal cross-section which shows the manufacturing method of an apparatus. 1 (A) to 1 (C) are the same manufacturing process diagrams corresponding to FIGS. 2-3 (j) to (l).

本実施例１の多層配線構造における半導体装置の製造方法では、例えば、次の（１）〜（１２）の工程により製造される。 In the manufacturing method of the semiconductor device in the multilayer wiring structure of the first embodiment, for example, it is manufactured by the following steps (1) to (12).

（１）図２−１（ａ）の金属膜形成・レジスト塗布工程
Ｓｉウェハ等の基板１０を用意する。この基板１０の領域は、配線部１１と光電変換部（例えば、受光素子部）１２とに分けられる。基板１０の配線部１１には、図示しない半導体素子等が形成され、更に、基板１０の受光素子部１２には、入射光を電気に変換するための平面の長さＬ１の受光素子（例えば、ホトダイオード、ホトトランジスタ等）１３が形成されている。基板１０の配線部１１上には、図示しない絶縁膜（例えば、ＳｉＯ２等）を介して、配線パターン用の１層目の遮光性の金属膜（メタル膜）１４−１を形成する。この時、受光素子部１２上には、金属膜１４−１を形成しない。受光素子部１２を除き、金属膜１４−１の全面にホトレジスト１５−１を塗布する。レジスト塗布後、必要に応じて、塗布膜中に残存する溶剤を除くために、熱処理（プリベーク）をする。 (1) Metal film formation / resist coating process of FIG. 2-1 (a) A substrate 10 such as a Si wafer is prepared. The area of the substrate 10 is divided into a wiring part 11 and a photoelectric conversion part (for example, a light receiving element part) 12. A semiconductor element or the like (not shown) is formed on the wiring portion 11 of the substrate 10, and the light receiving element portion 12 of the substrate 10 has a light receiving element (for example, a planar length L 1 for converting incident light into electricity) (Photodiode, phototransistor, etc.) 13 is formed. On the wiring part 11 of the substrate 10, a first light-shielding metal film (metal film) 14-1 for a wiring pattern is formed via an insulating film (for example, SiO2) not shown. At this time, the metal film 14-1 is not formed on the light receiving element portion 12. A photoresist 15-1 is applied to the entire surface of the metal film 14-1, except for the light receiving element portion 12. After applying the resist, if necessary, heat treatment (pre-baking) is performed to remove the solvent remaining in the coating film.

（２）図２−１（ｂ）の位置合わせ・露光工程
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスク１６のパターンと基板上のパターンとの相対的な位置合わせを行う（マスク合わせ）。その後、ＵＶ光１７を照射する（露光）。 (2) Alignment / Exposure Process in FIG. 2-1 (b) In the manufacturing process of the semiconductor device, since the photoetching process is performed several times, relative alignment between the pattern of the photomask 16 and the pattern on the substrate is performed. Perform (mask alignment). Thereafter, UV light 17 is irradiated (exposure).

（３）図２−１（ｃ）の現像工程
露光後、有機溶剤等で現像してホトレジスト１５−１のレジストパターン１５−１ａを得る（現像）。現像後、必要に応じて、エッチング前にレジストパターン１５−１ａと１層目の金属膜１４−１との密着性を良くするために、熱処理（ポストベーク）をする。 (3) Development Step in FIG. 2-1 (c) After exposure, development is performed with an organic solvent or the like to obtain a resist pattern 15-1a of the photoresist 15-1 (development). After development, if necessary, heat treatment (post-bake) is performed to improve the adhesion between the resist pattern 15-1a and the first metal film 14-1 before etching.

（４）図２−１（ｄ）のエッチング工程
レジストパターン１５−１ａをマスクにして１層目の金属膜１４−１をエッチングする。 (4) Etching Step in FIG. 2-1 (d) Using the resist pattern 15-1a as a mask, the first metal film 14-1 is etched.

（５）図２−１（ｅ）のレジスト剥離工程
不要になったレジストパターン１５−１ａを剥離除去すると、配線部１１上に１層目の金属製配線パターン１４−１ａが得られる。 (5) Resist Stripping Step in FIG. 2-1 (e) When the resist pattern 15-1a that is no longer needed is stripped and removed, a first-layer metal wiring pattern 14-1a is obtained on the wiring portion 11.

（６）図２−２（ｆ）の絶縁膜形成工程
ＤＰ−ＣＶＤ等を用いて、全面に１層目の第１絶縁膜である被研磨膜（例えば、ＳｉＯ２等の酸化膜や層間絶縁膜）２０−１を所定の厚さに堆積する。被研磨膜２０−１の表面は、配線パターン１４−１ａの凹凸等に依存して局所的な凹凸や段差が生じるので、平坦化処理が必要になる。 (6) Insulating film forming step in FIG. 2-2 (f) A film to be polished which is the first insulating film of the first layer (for example, an oxide film such as SiO 2 or an interlayer insulating film) is formed on the entire surface by using DP-CVD or the like. ) 20-1 is deposited to a predetermined thickness. Since the surface of the film to be polished 20-1 has local unevenness and steps depending on the unevenness of the wiring pattern 14-1a, a planarization process is required.

（７）図２−２（ｇ）の平坦化工程
ＣＭＰを用いて１層目の被研磨膜２０−１の表面を平坦化する。この平坦化処理では、下地の配線パターン密度によって研磨レートに差が生じる。例えば、図２−２（ｇ）の左側の配線部１１における配線パターン密度が高い領域（密な領域）の研磨後の被研磨膜２０−１ａの膜厚ｄ１に比べて、右側の受光素子部１２及び配線部１１における配線パターン密度が低い領域（疎な領域）の研磨後の被研磨膜２０−１ｂの膜厚ｄ２が小さくなり（ｄ１＞ｄ２）、グローバル段差（＝ｄ１−ｄ２）が生じる。 (7) Flattening Step in FIG. 2-2 (g) The surface of the first film to be polished 20-1 is flattened using CMP. In this flattening process, the polishing rate varies depending on the underlying wiring pattern density. For example, the light receiving element portion on the right side as compared with the film thickness d1 of the polished film 20-1a after polishing in the region (dense region) where the wiring pattern density is high in the wiring portion 11 on the left side in FIG. 12 and the thickness d2 of the polished film 20-1b after polishing in the region (sparse region) where the wiring pattern density is low in the wiring part 11 are reduced (d1> d2), and a global step (= d1-d2) is generated. .

（８）図２−２（ｈ）のレジストパターン形成工程
研磨後の被研磨膜２０−１ａ，２０−１ｂの全面にホトレジストを塗布し、前記と同様に、ホトマスクを用いた露光、及び現像を行ってそのホトレジストのレジストパターン１５−２ａを形成する。 (8) Resist pattern forming step in FIG. 2-2 (h) Photoresist is applied to the entire surfaces of the polished films 20-1a and 20-1b after polishing, and exposure and development using a photomask are performed in the same manner as described above. Then, a resist pattern 15-2a of the photoresist is formed.

（９）図２−２（ｉ）の導電体埋設工程
レジストパターン１５−２ａをマスクにして、２層目の被研磨膜２０−１ａ，２０−１ｂをエッチングし、１層目の配線パターン１４−１ａ上に、縦方向に筒状に延びる複数のホール（開口部）を形成し、これらの筒状のホールをタングステン等の導電体２２−１で埋める。その後、レジストパターン１５−２ａを除去すれば、１層目の配線パターン１４−１ａに対して縦方向に電気的に接続された柱状をなす複数の導電体２２−１からなるホールパターンが形成される (9) Conductor Embedding Step in FIG. 2-2 (i) Using the resist pattern 15-2a as a mask, the second-layer polished films 20-1a and 20-1b are etched to form the first-layer wiring pattern 14 A plurality of holes (openings) extending in a cylindrical shape in the vertical direction are formed on -1a, and these cylindrical holes are filled with a conductor 22-1, such as tungsten. Thereafter, if the resist pattern 15-2a is removed, a hole pattern made of a plurality of columnar conductors 22-1 electrically connected in the vertical direction to the first wiring pattern 14-1a is formed. Ru

（１０）図２−３（ｊ）、図１（Ａ）の配線パターン・被研磨膜形成工程
前記（ａ）とほぼ同様に、１層目の被研磨膜２０−１ａ，２０−１ｂの全面に２層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。前記（ｂ）とほぼ同様に、マスク合わせを行い、露光した後、前記（ｃ）とほぼ同様に、現像してレジストパターンを得る。前記（ｄ）とほぼ同様に、レジストパターンをマスクにして２層目の金属膜をエッチングした後、前記（ｅ）と同様に、不要になったレジストパターンを剥離除去し、複数の導電体２２−１からなるホールパターン上に、２層目の金属製配線パターン１４−２ａを形成すると共に、受光素子部１２上の１層目の被研磨膜２０−１ｂ箇所に、グローバル段差抑制用のダミーパターン（例えば、遮光性のメタルパターン）２３を形成する。メタルパターン２３は、この周辺の配線パターン１４−２ａの高さとほぼ同一の高さの膜厚を有すると共に、受光素子１２の平面の長さＬ１よりも大きな平面の長さＬ２を有し、受光素子１３の全面を覆うように形成される。 (10) Wiring pattern / polished film forming step of FIGS. 2-3 (j) and 1 (A) Almost the same as the above (a), the entire surface of the first film to be polished 20-1a, 20-1b Then, a second light-shielding metal film is formed, and a photoresist is applied to the entire surface of the metal film. In substantially the same manner as in (b), mask alignment is performed, and after exposure, development is performed in substantially the same manner as in (c) to obtain a resist pattern. In substantially the same manner as in (d) above, after etching the second metal film using the resist pattern as a mask, the unnecessary resist pattern is peeled off and removed in the same manner as in (e) above. A second metal wiring pattern 14-2a is formed on the hole pattern made of -1 and a dummy for suppressing a global level difference is formed at the location of the first layer to be polished 20-1b on the light receiving element portion 12. A pattern (for example, a light shielding metal pattern) 23 is formed. The metal pattern 23 has a film thickness that is almost the same as the height of the peripheral wiring pattern 14-2a, and has a planar length L2 that is larger than the planar length L1 of the light receiving element 12. It is formed so as to cover the entire surface of the element 13.

前記（ｆ）とほぼ同様に、ＤＰ−ＣＶＤ等を用いて、全面に２層目の第２絶縁膜である被研磨膜（例えば、ＳｉＯ２等の酸化膜や層間絶縁膜）２０−２を所定の厚さに堆積する。被研磨膜２０−２の表面は、配線パターン１４−２ａ及びメタルパターン２３の凹凸等に依存して局所的な凹凸や段差が生じるので、平坦化処理が必要になる。 In substantially the same manner as in (f) , a film to be polished (for example, an oxide film such as SiO 2 or an interlayer insulating film) 20-2, which is a second insulating film of the second layer, is formed on the entire surface using DP-CVD or the like. To a thickness of. Since the surface of the film to be polished 20-2 has local unevenness and steps depending on the unevenness of the wiring pattern 14-2a and the metal pattern 23, a flattening process is necessary.

（１１）図２−３（ｋ）、図１（Ｂ）の平坦化・導電体埋設工程
前記（ｇ）とほぼ同様に、ＣＭＰを用いて２層目の被研磨膜２０−２の表面を平坦化する。この平坦化処理では、下地の配線パターン密度及びメタルパターン２３の有無によって研磨レートに差が生じる。例えば、図２−３（ｋ）、図１（Ｂ）の左側の配線部１１においては、配線パターン密度が高い領域（密な領域）であるので、研磨後の被研磨膜２０−２ａの膜厚がｄ１１となる。これに対し、右側の配線部１１においては、配線パターン密度が低いが、受光素子部１２を覆うメタルパターン２３が形成されているので、右側全体のパターン密度が左側のパターン密度とほぼ同一になる。そのため、右側の配線部１１及び受光素子部１２の研磨後の被研磨膜２０−２ｂの膜厚がｄ１２となる。従って、研磨後の左側の被研磨膜２０−１ａ，２０−２ａ全体の膜厚ｄ１１と、右側の被研磨膜２０−１ｂ，２０−２ｂ全体の膜厚ｄ１２との大小の関係は、従来のようにｄ１１＞＞ｄ１２ではなく、ｄ１１＞ｄ１２、ｄ１１＜ｄ１２、あるいは、ｄ１１＝ｄ１２となり、仮に、グローバル段差（＝ｄ１１−ｄ１２）が生じたとしても、従来に比べて著しく小さい。 (11) Planarization and conductor embedding step in FIGS. 2-3 (k) and 1 (B) In substantially the same manner as in (g), the surface of the second layer 20-2 to be polished is subjected to CMP. Flatten. In this flattening process, the polishing rate varies depending on the underlying wiring pattern density and the presence or absence of the metal pattern 23. For example, in the wiring portion 11 on the left side of FIGS. 2-3 (k) and 1 (B), since the wiring pattern density is a high region (dense region), the polished film 20-2a after polishing is a film. The thickness is d11. On the other hand, the wiring pattern density on the right wiring part 11 is low, but the metal pattern 23 covering the light receiving element part 12 is formed, so that the pattern density on the entire right side is almost the same as the pattern density on the left side. . Therefore, the film thickness of the polishing target film 20-2b after polishing the right wiring part 11 and the light receiving element part 12 is d12. Therefore, the magnitude relationship between the film thickness d11 of the entire polished film 20-1a and 20-2a on the left side after polishing and the film thickness d12 of the entire film to be polished 20-1b and 20-2b on the right side is the conventional relationship. Thus, not d11 >> d12 but d11> d12, d11 <d12, or d11 = d12, and even if a global step (= d11−d12) occurs, it is significantly smaller than the conventional case.

平坦化処理後、前記（ｈ）とほぼ同様に、研磨後の２層目の被研磨膜２０−２ａ，２０−２ｂの全面にホトレジストを塗布し、ホトマスクを用いた露光、及び現像を行ってそのホトレジストのレジストパターンを形成する。次に、そのレジストパターンをマスクにして、前記（ｉ）とほぼ同様に、２層目の被研磨膜２０−１ａ，２０−１ｂをエッチングし、２層目の配線パターン１４−２ａ上に、縦方向に筒状に延びる複数のホールを形成し、これらの筒状のホールをタングステン等の導電体２２−２で埋める。その後、不要になったレジストパターンを除去すれば、２層目の配線パターン１４−２ａに対して縦方向に電気的に接続された柱状をなす複数の導電体２２−２からなるホールパターンが形成される。メタルパターン２３上には、導電体２２−２が形成されていない。 After the planarization treatment, a photoresist is applied to the entire surface of the second polished films 20-2a and 20-2b after polishing, and exposure and development using a photomask are performed in substantially the same manner as in (h) above. A resist pattern of the photoresist is formed. Next, using the resist pattern as a mask, the second-layer polished films 20-1a and 20-1b are etched in substantially the same manner as in (i) above, and on the second-layer wiring pattern 14-2a, A plurality of holes extending in a cylindrical shape in the vertical direction are formed, and these cylindrical holes are filled with a conductor 22-2 such as tungsten. Thereafter, if the resist pattern that is no longer needed is removed, a hole pattern composed of a plurality of columnar conductors 22-2 electrically connected in the vertical direction to the second-layer wiring pattern 14-2a is formed. Is done. On the metal pattern 23, the conductor 22-2 is not formed.

（１２）図２−３（ｌ）、図１（Ｃ）の配線パターン形成・受光素子開口工程
前記（ｊ）とほぼ同様に、２層目の被研磨膜２０−２ａ，２０−２ｂの全面に３層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。次に、マスク合わせを行い、露光した後、現像してレジストパターンを得る。このレジストパターンをマスクにして３層目の金属膜をエッチングした後、不要になったレジストパターンを剥離除去し、複数の導電体２２−２からなるホールパターン上に、３層目の金属製配線パターン１４−３ａを形成する。これと同時に、あるいは、その後、受光素子１３上に積層されている２層目の被研磨膜２０−２ｂ、メタルパターン２３、及び１層目の被研磨膜２０−１ｂを上から順に、マスク等を用いてエッチングにより除去し、受光素子１３の平面の長さＬ１とほぼ同様の平面の長さＬ３を有する開口部２４を形成し、受光素子１３を露出させる。この際、開口部２４の長さＬ３は、メタルパターン２３の長さＬ２よりも小さいので、このメタルパターン２３の両端部２３ａが残渣として残るが、受光素子１３に対する外部からの入射光の妨げにはならない。その後、３層目の配線パターン１４−３ａ上に保護膜を被覆する等すれば、受光素子１３を有する３層配線構造の半導体装置の製造が終了する。 (12) Wiring pattern formation / light-receiving element opening process in FIGS. 2-3 (l) and 1 (C) In substantially the same manner as in (j) above, the entire surfaces of the second polishing films 20-2a and 20-2b A third light-shielding metal film is formed, and a photoresist is applied to the entire surface of the metal film. Next, mask alignment is performed, exposure is performed, and development is performed to obtain a resist pattern. After etching the third layer metal film using this resist pattern as a mask, the unnecessary resist pattern is peeled and removed, and the third layer metal wiring is formed on the hole pattern made of a plurality of conductors 22-2. Pattern 14-3a is formed. At the same time, or thereafter, the second polishing film 20-2b, the metal pattern 23, and the first polishing film 20-1b stacked on the light receiving element 13 are sequentially masked from the top. Then, an opening 24 having a plane length L3 substantially the same as the plane length L1 of the light receiving element 13 is formed, and the light receiving element 13 is exposed. At this time, since the length L3 of the opening 24 is smaller than the length L2 of the metal pattern 23, both end portions 23a of the metal pattern 23 remain as residues, but it interferes with incident light from the outside to the light receiving element 13. Must not. Thereafter, if a protective film is coated on the third-layer wiring pattern 14-3a, the manufacture of the semiconductor device having the three-layer wiring structure having the light receiving element 13 is completed.

（実施例１の効果）
本実施例１の製造方法によれば、次の（ａ）〜（ｃ）のような効果がある。 (Effect of Example 1)
According to the manufacturing method of Example 1, the following effects (a) to (c) are obtained.

（ａ）受光素子１３を覆う領域にメタルパターン２３を配置するので、上層の工程で受光素子部１２は過剰に凹まず、一定の範囲にグローバル段差（＝ｄ１１−ｄ１２）を保つことができる。これにより、上層のホールやメタルパターン２３を作成する際のホトエッチング工程の露光処理において焦点ずれによるパターン不良を防止することが可能となる。 (A) Since the metal pattern 23 is disposed in a region covering the light receiving element 13, the light receiving element portion 12 is not excessively recessed in the upper layer process, and a global step (= d11−d12) can be maintained within a certain range. As a result, it is possible to prevent pattern defects due to defocusing in the exposure process of the photoetching process when creating the upper hole or the metal pattern 23.

（ｂ）受光素子１２の全面を覆うメタルパターン２３を配置するようにしたので、後工程において、エッチングでメタルパターン除去を行う時に、エッチング深さを一定に保つことができる。即ち、受光素子１２の一部ではなく全面を覆うメタルパターン２３とすることで、後工程でメタルパターン２３をエッチングで完全に除去する際に、エッチング深さが均一に進み、受光素子１３までエッチングして素子を破壊することの防止が容易となる。 (B) Since the metal pattern 23 covering the entire surface of the light receiving element 12 is disposed, the etching depth can be kept constant when the metal pattern is removed by etching in a subsequent process. That is, by forming the metal pattern 23 that covers the entire surface, not a part of the light receiving element 12, when the metal pattern 23 is completely removed by etching in a later process, the etching depth progresses uniformly, and the light receiving element 13 is etched. Thus, it becomes easy to prevent the element from being destroyed.

（ｃ）図２−３（ｊ）〜（ｌ）及び図１（Ａ）〜（Ｃ）に示す工程では、
工程１：金属製の配線パターン１４−１ａを作成するが、この時、受光素子部１２上には配線パターンを配置しない、
工程２：絶縁膜である被研磨膜２０−１を積層する、
工程３：堆積した被研磨膜２０−１をＣＭＰによって平坦化処理する、
工程４：平坦化された被研磨面２０−１ａ，２０−１ｂにおいて、配線パターン１４−１ａ上に複数のホールを形成し、これらのホールを導電体２２−１で埋める。 (C) In the steps shown in FIGS. 2-3 (j) to (l) and FIGS. 1 (A) to (C),
Step 1: Create a metal wiring pattern 14-1a, but do not place a wiring pattern on the light receiving element 12 at this time.
Step 2: Laminating a polishing target film 20-1 that is an insulating film,
Step 3: The deposited polishing target film 20-1 is planarized by CMP.
Step 4: In the planarized polished surfaces 20-1a and 20-1b, a plurality of holes are formed on the wiring pattern 14-1a, and these holes are filled with the conductor 22-1.

以下、工程１〜４をｎ回繰り返すことで、ｎ層配線を積層するが、途中のｘ回目（１≦ｘ≦ｎ）で、受光素子１３の全面を覆うメタルパターン２３を形成する。図２−３（ｊ）〜（ｌ）及び図１（Ａ）〜（Ｃ）では、ｎ＝２回目の例が示されている。このようにして形成された多層配線構造のうち、受光素子全面を覆うメタルパターン２３をエッチングによって除去する。そのため、任意の階層数の多層配線構造を簡単に形成でき、これにより、前記（ａ）及び（ｂ）のような効果が容易に得られる。 Thereafter, the n-layer wiring is stacked by repeating steps 1 to 4 n times, and the metal pattern 23 covering the entire surface of the light receiving element 13 is formed in the middle x-th (1 ≦ x ≦ n). In FIGS. 2-3 (j) to (l) and FIGS. 1 (A) to (C), an example of n = 2 is shown. In the multilayer wiring structure thus formed, the metal pattern 23 covering the entire surface of the light receiving element is removed by etching. Therefore, a multilayer wiring structure having an arbitrary number of layers can be easily formed, and the effects (a) and (b) can be easily obtained.

（実施例２の製造方法）
本発明の実施例２における半導体装置の製造方法を、図１（Ａ）〜（Ｃ）を参照しつつ、以下、説明する。 (Production method of Example 2)
A method for manufacturing a semiconductor device according to Example 2 of the present invention will be described below with reference to FIGS.

平面の長さＬ１の受光素子１３の全面を覆っていたメタルパターン２３を、受光素子部１２より外側に拡大して作成する。図示しないが、この時のメタルパターン２３の平面の長さをＬ４とする。受光素子全面を覆うメタルパターン２３を除去するためのホトエッチングのマスクとなるレジストパターンを形成する工程において、開口部２４を形成するためのレジストパターンの抜き領域は、受光素子部１２より大きく、受光素子全面を覆うメタルパターン２３の長さＬ４より小さいものとする。このような製造方法にすれば、最終的に受光素子部１２の直上はメタルパターン２３が消失し、受光素子部１２の周囲にメタルパターン２３の両端部２３ａが残ることになる。 A metal pattern 23 covering the entire surface of the light receiving element 13 having a planar length L1 is created by enlarging the light receiving element portion 12 to the outside. Although not shown, the plane length of the metal pattern 23 at this time is L4. In the step of forming a resist pattern that serves as a photo-etching mask for removing the metal pattern 23 covering the entire surface of the light receiving element, the region of the resist pattern that is used to form the opening 24 is larger than that of the light receiving element portion 12, It is assumed that the metal pattern 23 covering the entire surface of the element is smaller than the length L4. According to such a manufacturing method, the metal pattern 23 finally disappears immediately above the light receiving element portion 12, and both end portions 23 a of the metal pattern 23 remain around the light receiving element portion 12.

（実施例２の効果）
本実施例２によれば、レジストパターンの平面の長さがメタルパターン２３の平面の長さＬ４より小さいため、露光機の重ね合わせずれが生じ、結果として、メタルパターン２３が無い箇所を過剰に深くエッチングして、受光素子近傍の回路に損傷を与えることを防ぐことができる。しかも、受光素子１３より大きな領域で遮光性のメタルパターン２３を除去できるため、同様に合わせずれで受光素子直上に遮光物を残すことを防ぐことができる。 (Effect of Example 2)
According to the second embodiment, since the plane length of the resist pattern is shorter than the plane length L4 of the metal pattern 23, the overlay of the exposure machine is generated, and as a result, the portion without the metal pattern 23 is excessive. It is possible to prevent the circuit near the light receiving element from being damaged by deep etching. Moreover, since the light-shielding metal pattern 23 can be removed in a larger area than the light receiving element 13, it is possible to prevent the light shielding material from being left immediately above the light receiving element due to misalignment.

（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。 (Modification)
The present invention is not limited to the first and second embodiments, and various usage forms and modifications are possible. For example, the following forms (a) to (c) are available as usage forms and modifications.

（ａ）金属製の配線パターン１４−１ａ，１４−２ａ，１４−３ａ、メタルパターン２３、及び、金属製の導電体２２−１，２２−２に代えて、これらを金属以外のポリシリコン等の導電性の非透光材を使用しても良い。 (A) Instead of metal wiring patterns 14-1a, 14-2a, 14-3a, metal pattern 23, and metal conductors 22-1, 22-2, these may be polysilicon other than metal, etc. Alternatively, a conductive non-light-transmitting material may be used.

（ｂ）非透光膜を覆うメタルパターン２３は１層のみの例で説明したが、複数層に適用可能である。又、多層配線構造について説明したが、単層配線構造についても、本発明を適用できる。 (B) Although the metal pattern 23 covering the non-light-transmitting film has been described as an example of only one layer, it can be applied to a plurality of layers. Although the multilayer wiring structure has been described, the present invention can also be applied to a single-layer wiring structure.

（ｃ）受光素子１２に代えて、発光ダイオード等の発光素子といった他の光電変換素子にも適用可能である。 (C) Instead of the light receiving element 12, the present invention can also be applied to other photoelectric conversion elements such as light emitting elements such as light emitting diodes.

本発明の実施例１における半導体装置の製造方法を示す図２−３の製造工程に対応する同一の製造工程図である。It is the same manufacturing process figure corresponding to the manufacturing process of FIGS. 2-3 which shows the manufacturing method of the semiconductor device in Example 1 of this invention. 本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。It is a manufacturing process figure of the general | schematic longitudinal cross-section which shows the manufacturing method of the semiconductor device in the multilayer wiring structure of Example 1 of this invention. 本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。It is a manufacturing process figure of the general | schematic longitudinal cross-section which shows the manufacturing method of the semiconductor device in the multilayer wiring structure of Example 1 of this invention. 本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。It is a manufacturing process figure of the general | schematic longitudinal cross-section which shows the manufacturing method of the semiconductor device in the multilayer wiring structure of Example 1 of this invention. 従来の半導体装置の製造方法における一部の製造工程図である。It is a part manufacturing process figure in the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法における一部の製造工程図である。It is a part manufacturing process figure in the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法における課題を説明するための製造工程図である。It is a manufacturing process figure for demonstrating the subject in the manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

１０基板
１１配線部
１２受光素子部
１３受光素子
１４−１金属膜
１４−１ａ，１４−２ａ，１４−３ａ配線パターン
１５ホトレジスト
１５−１ａ，１５−２ａレジストパターン
１６ホトマスク
２０−１，２０−２被研磨膜
２０−１ａ，２０−１ｂ，２０−２ａ，２０−２ｂ研磨後の被研磨膜
２２−１，２２−２導電体
２３メタルパターン
２４開口部 DESCRIPTION OF SYMBOLS 10 Board | substrate 11 Wiring part 12 Light receiving element part 13 Light receiving element 14-1 Metal film 14-1a, 14-2a, 14-3a Wiring pattern 15 Photoresist 15-1a, 15-2a Resist pattern 16 Photomask 20-1, 20-2 Films to be polished 20-1a, 20-1b, 20-2a, 20-2b Films to be polished after polishing 22-1 and 22-2 Conductor 23 Metal pattern 24 Opening

Claims

基板上に搭載された光電変換素子及び回路部を被覆する第１絶縁膜を形成する第１工程と、
化学的機械的研磨により、前記第１絶縁膜の表面を平坦化する第２工程と、
表面が平坦化された前記第１絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆う残膜厚差抑制用のダミーパターンと、を形成する第３工程と、
前記配線パターン及び前記ダミーパターンを被覆する第２絶縁膜を形成する第４工程と、
化学的機械的研磨により、前記第２絶縁膜の表面を平坦化する第５工程と、
前記ダミーパターンとこの下に位置する前記第１絶縁膜及び前記第２絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第６工程と、
を有することを特徴とする半導体装置の製造方法。 A first step of forming a first insulating film you cover the photoelectric conversion element and a circuit portion mounted on the substrate,
A second step of planarizing the surface of the first insulating film by chemical mechanical polishing;
A light-shielding wiring pattern located on the circuit portion and electrically connected to the circuit portion on the first insulating film having a planarized surface, and located on the photoelectric conversion element A third step of forming a residual film thickness difference dummy pattern covering the photoelectric conversion element;
A fourth step of forming a second insulating film covering the wiring pattern and the dummy pattern;
A fifth step of planarizing the surface of the second insulating film by chemical mechanical polishing;
A sixth step of exposing the photoelectric conversion element by selectively removing the dummy pattern and the first insulating film and the second insulating film located thereunder by etching;
A method for manufacturing a semiconductor device, comprising:

前記第３工程において、前記ダミーパターンは、前記光電変換素子の全面を覆うように形成することを特徴とする請求項１記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the third step, the dummy pattern is formed so as to cover the entire surface of the photoelectric conversion element.

前記第６工程において、ホトエッチングにより、レジストパターンをマスクにして、前記ダミーパターンとこの下に位置する前記第１絶縁膜及び前記第２絶縁膜とを除去して開口部を形成することを特徴とする請求項２記載の半導体装置の製造方法。 In the sixth step, an opening is formed by removing the dummy pattern and the first insulating film and the second insulating film located therebelow by photoetching using the resist pattern as a mask. A method for manufacturing a semiconductor device according to claim 2.

前記開口部の平面の長さは、前記ダミーパターンの平面の長さより小さく、前記光電変換素子の平面の長さとほぼ同一であることを特徴とする請求項３記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3, wherein a length of the plane of the opening is smaller than a length of the plane of the dummy pattern and is substantially the same as a length of the plane of the photoelectric conversion element.

前記光電変換素子は、受光素子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the photoelectric conversion element is a light receiving element.

前記半導体装置は、単層配線構造又は多層配線構造であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device has a single-layer wiring structure or a multilayer wiring structure.