JP2009135172A

JP2009135172A - Method of manufacturing semiconductor device, and semiconductor device

Info

Publication number: JP2009135172A
Application number: JP2007308421A
Authority: JP
Inventors: Hideki Adachi; 秀喜足立; Katsuyuki Machida; 克之町田
Original assignee: NTT Advanced Technology Corp; Dainippon Screen Manufacturing Co Ltd
Current assignee: NTT Advanced Technology Corp; Dainippon Screen Manufacturing Co Ltd
Priority date: 2007-11-29
Filing date: 2007-11-29
Publication date: 2009-06-18
Anticipated expiration: 2027-11-29
Also published as: JP5149603B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent communication between a through-hole and an air gap even if the misalignment of the through-hole and the air gap arises. <P>SOLUTION: A wing portion 12b of a stopper layer 12 is extended from the side surface of a cap portion 10a covering the top of wiring of a silicon oxide film (a first insulating film) 10 to an air gap 16 side and is provided on the upper periphery of an air gap 16. Accordingly, even if a through-hole 18 forming position is in some degree shifted from a previously set reference position when a through-hole 18 is formed such that the through-hole penetrates an interlayer dielectric 14, the stopper layer 12, and the silicon oxide film 10 from above to be connected with the wiring 6, the through-hole 18 is prevented from reaching the air gap 16 by the stopper layer 12 and communication between the through-hole and the air gap is prevented. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、エアギャップを有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having an air gap and a method for manufacturing the same.

近年、半導体プロセス技術の目覚ましい進歩によって、配線又は素子の超微細化及び高集積化が可能になっており、配線の集積化が進行している。そして、これに伴い、配線間の容量が信号遅延に多大な影響を及ぼすようになっている。そこで、配線間の絶縁性物質に空気（ｋ＝１．０）によって形成されるエアギャップを意図的に設け、これによって配線間における比誘電率を低下させる技術が提案されている（例えば特許文献１）。 2. Description of the Related Art In recent years, remarkable progress in semiconductor process technology has enabled wiring and elements to be miniaturized and highly integrated, and wiring has been integrated. Along with this, the capacitance between the wirings has a great influence on the signal delay. Therefore, a technique has been proposed in which an air gap formed by air (k = 1.0) is intentionally provided in an insulating substance between wirings, thereby reducing the relative permittivity between the wirings (for example, Patent Documents). 1).

特開２００３−２９７９１８号公報JP 2003-297918 A

ところで、エアギャップを設けた半導体装置では、配線上に上層配線と電気的に接続するためのビア（VIA）を形成する際のアライメントずれが発生することがあった。すなわち、この種の半導体装置では、多層配線構造が採用されており、上記配線上に層間絶縁膜が形成されるとともに、当該層間絶縁膜中に上記配線と繋がる貫通孔がビアとして形成される。そして、当該貫通孔に導電材料が埋設されて上記配線（下層配線）と上層配線とがビア内の導電材料によって相互に接続される。この貫通孔（ビア）を層間絶縁膜に形成する際には、従来からフォトリソグラフィー工程が多用されているが、当該フォトリソグラフィー工程においてアライメントずれが生じることがあった。つまり、下層配線に対する貫通孔の形成位置が予め設定されている基準位置からずれてしまい、その結果、貫通孔とエアギャップとが連通、すなわち、エアギャップに貫通孔が到達してしまうことがあった。この場合、後工程において、処理液や導電材料などがエアギャップに進入して半導体装置に致命的な欠陥を与える可能性がある。 By the way, in a semiconductor device provided with an air gap, misalignment may occur when a via (VIA) for electrically connecting to an upper layer wiring is formed on the wiring. That is, in this type of semiconductor device, a multilayer wiring structure is adopted, and an interlayer insulating film is formed on the wiring, and a through hole connected to the wiring is formed in the interlayer insulating film as a via. Then, a conductive material is embedded in the through hole, and the wiring (lower layer wiring) and the upper layer wiring are connected to each other by the conductive material in the via. When forming this through-hole (via) in the interlayer insulating film, a photolithography process has been frequently used in the past. However, misalignment may occur in the photolithography process. In other words, the formation position of the through hole with respect to the lower layer wiring is shifted from a preset reference position, and as a result, the through hole and the air gap communicate with each other, that is, the through hole may reach the air gap. It was. In this case, in a subsequent process, there is a possibility that a processing liquid, a conductive material, or the like enters the air gap and gives a fatal defect to the semiconductor device.

この発明は上記課題に鑑みなされたものであり、貫通孔とエアギャップとのミスアライメントが生じた場合においても貫通孔とエアギャップの連通を効果的に防止する技術を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a technique for effectively preventing communication between a through hole and an air gap even when misalignment between the through hole and the air gap occurs. .

この発明にかかる半導体装置の製造方法の第１態様は、上記目的を達成するため、半導体基板上に複数の配線を配線間ギャップを設けながら形成する第１工程と、前記配線の上面および側面上と前記半導体基板上とに第１絶縁膜を形成する第２工程と、前記第１絶縁膜上に犠牲層を形成する第３工程と、前記犠牲層の上層部を除去して前記第１絶縁膜のうち前記配線の頂部を覆うキャップ部位を露出させる第４工程と、前記犠牲層の上面と前記キャップ部位の上面および側面上にストッパー層を形成する第５工程と、前記配線間ギャップに埋設された前記犠牲層の上方位置で、前記配線間ギャップよりも狭い開口を前記ストッパー層に形成する第６工程と、前記開口を介して前記配線間ギャップから前記犠牲層を除去してエアギャップを形成す第７工程と、前記エアギャップを塞ぐように前記ストッパー層上に第２絶縁膜を形成する第８工程と、前記第２絶縁膜、前記ストッパー層および前記第１絶縁膜を上方から貫いて前記配線に繋がる、貫通孔を形成する第９工程とを備えたことを特徴としている。 In order to achieve the above object, a first aspect of a method for manufacturing a semiconductor device according to the present invention includes a first step of forming a plurality of wirings on a semiconductor substrate while providing a gap between the wirings, And a second step of forming a first insulating film on the semiconductor substrate; a third step of forming a sacrificial layer on the first insulating film; and removing the upper layer portion of the sacrificial layer to form the first insulating layer. A fourth step of exposing a cap portion covering the top of the wiring in the film; a fifth step of forming a stopper layer on the upper surface of the sacrificial layer and the upper surface and side surfaces of the cap portion; and embedding in the interwiring gap A sixth step of forming an opening narrower than the inter-wiring gap in the stopper layer at a position above the sacrificial layer, and removing the sacrificial layer from the inter-wiring gap through the opening to form an air gap Formation A seventh step, an eighth step of forming a second insulating film on the stopper layer so as to close the air gap, and penetrating the second insulating film, the stopper layer and the first insulating film from above. And a ninth step of forming a through hole connected to the wiring.

また、この発明にかかる半導体装置の第１態様は、上記目的を達成するため、半導体基板と、配線間ギャップを設けながら半導体基板上に形成された複数の配線と、配線の上面および側面上と半導体基板上とに形成された第１絶縁膜と、第１絶縁膜のうち配線の頂部を覆う、キャップ部位の側面および上面に形成されたストッパー層と、配線間ギャップを塞ぐようにストッパー層の上面上に形成されてエアギャップを規定する第２絶縁膜と、第２絶縁膜、ストッパー層および第１絶縁膜を上方から貫いて配線に繋がる貫通孔とを備えたことを特徴としている。 According to a first aspect of the semiconductor device of the present invention, in order to achieve the above object, a semiconductor substrate, a plurality of wirings formed on the semiconductor substrate while providing an inter-wiring gap, and upper and side surfaces of the wiring A first insulating film formed on the semiconductor substrate; a stopper layer formed on a side surface and an upper surface of the cap portion that covers the top of the wiring in the first insulating film; and a stopper layer that closes the gap between the wirings A second insulating film that is formed on the upper surface and defines an air gap; and a through hole that penetrates the second insulating film, the stopper layer, and the first insulating film from above and is connected to the wiring are provided.

このように構成された発明（半導体装置およびその製造方法）では、複数の配線が半導体基板上に配線間ギャップを設けながら形成されるとともに、該配線の上面および側面上と半導体基板上とに第１絶縁膜が形成されている。このように第１絶縁膜は配線をすっぽりと覆うこととなるが、その第１絶縁膜のうち配線頂部を覆うキャップ部位に対してストッパー層が形成されている。また、このストッパー層の上面上に第２絶縁膜が配線間ギャップを塞ぐように設けられてエアギャップが形成される。このように、キャップ部位の上面および側面にストッパー層が形成されており、ストッパー層を上方から見ると、ストッパー層はキャップ部位の側面に形成されている分だけキャップ部位からはみ出て設けられ（後述の図１（ｃ）参照）、エアギャップの上方周縁部上で翼形状を呈している（同図（ｂ）や後述する図２参照）。したがって、第２絶縁膜、ストッパー層および第１絶縁膜を上方から貫いて配線に繋がるように貫通孔を形成する際、貫通孔の形成位置が予め設定された基準位置からエアギャップ側に多少ずれたとしてもストッパー層により貫通孔のエアギャップへの連通が防止される。 In the invention configured as above (semiconductor device and method for manufacturing the same), a plurality of wirings are formed on the semiconductor substrate while providing an inter-wiring gap, and are formed on the upper surface and side surfaces of the wiring and on the semiconductor substrate. One insulating film is formed. Thus, the first insulating film completely covers the wiring, but a stopper layer is formed on the cap portion of the first insulating film that covers the top of the wiring. In addition, an air gap is formed on the upper surface of the stopper layer by providing the second insulating film so as to close the gap between the wirings. Thus, the stopper layer is formed on the upper surface and the side surface of the cap part, and when the stopper layer is viewed from above, the stopper layer is provided so as to protrude from the cap part by the amount formed on the side surface of the cap part (described later). 1 (c) of FIG. 1), a wing shape is exhibited on the upper peripheral edge of the air gap (see FIG. 1 (b) and FIG. 2 described later). Therefore, when the through hole is formed so as to penetrate the second insulating film, the stopper layer, and the first insulating film from above and connect to the wiring, the formation position of the through hole is slightly shifted from the preset reference position to the air gap side. Even so, the stopper layer prevents the through hole from communicating with the air gap.

この発明にかかる半導体装置の製造方法の第２態様は、上記目的を達成するため、半導体基板上に複数の配線を配線間ギャップを設けながら形成する第１工程と、前記配線の上面および側面上と前記半導体基板上とに第１絶縁膜を形成する第２工程と、前記第１絶縁膜上に犠牲層を形成する第３工程と、前記犠牲層の上層部を除去して前記第１絶縁膜のうち前記配線の頂部を覆うキャップ部位を露出させる第４工程と、前記犠牲層の上面と前記キャップ部位の上面および側面上にストッパー層を形成した後、前記ストッパー層の上層部を除去することによって、前記犠牲層および前記キャップ部位の側面上に前記ストッパー層を残しつつ前記キャップ部位の上面を露出させる第５工程と、前記配線間ギャップに埋設された前記犠牲層の上方位置で、前記配線間ギャップよりも狭い開口を前記ストッパー層に形成する第６工程と、前記開口を介して前記配線間ギャップから前記犠牲層を除去してエアギャップを形成する第７工程と、前記エアギャップを塞ぐように前記ストッパー層および前記キャップ部位の上面上に第２絶縁膜を形成する第８工程と、前記第２絶縁膜および前記第１絶縁膜を上方から貫いて前記配線に繋がる、貫通孔を形成する第９工程とを備えたことを特徴としている。 According to a second aspect of the method for manufacturing a semiconductor device according to the present invention, in order to achieve the above object, a first step of forming a plurality of wirings on a semiconductor substrate while providing an inter-wiring gap, and upper and side surfaces of the wirings And a second step of forming a first insulating film on the semiconductor substrate; a third step of forming a sacrificial layer on the first insulating film; and removing the upper layer portion of the sacrificial layer to form the first insulating layer. A fourth step of exposing a cap portion of the film covering the top of the wiring; and a stopper layer is formed on the upper surface of the sacrificial layer and the upper and side surfaces of the cap portion, and then the upper layer portion of the stopper layer is removed. A fifth step of exposing the upper surface of the cap part while leaving the stopper layer on the side surfaces of the sacrificial layer and the cap part, and an upper direction of the sacrificial layer embedded in the interwiring gap A sixth step of forming an opening narrower than the inter-wiring gap in the stopper layer, a seventh step of removing the sacrificial layer from the inter-wiring gap through the opening to form an air gap, An eighth step of forming a second insulating film on the stopper layer and the upper surface of the cap portion so as to close the air gap; and the second insulating film and the first insulating film are penetrated from above to be connected to the wiring. And a ninth step of forming a through hole.

また、この発明にかかる半導体装置の第２態様は、上記目的を達成するため、半導体基板と、配線間ギャップを設けながら半導体基板上に形成された複数の配線と、配線の上面および側面上と半導体基板上とに形成された第１絶縁膜と、第１絶縁膜のうち配線の頂部を覆う、キャップ部位の側面上に形成されたストッパー層と、配線間ギャップを塞ぐようにキャップ部位の上面およびストッパー層の上面上に形成されてエアギャップを規定する第２絶縁膜と、第２絶縁膜および第１絶縁膜を上方から貫いて配線に繋がる貫通孔とを備えたことを特徴としている。 According to a second aspect of the semiconductor device of the present invention, in order to achieve the above object, a semiconductor substrate, a plurality of wirings formed on the semiconductor substrate while providing an inter-wiring gap, and upper and side surfaces of the wiring A first insulating film formed on the semiconductor substrate; a stopper layer formed on a side surface of the cap part covering the top of the wiring in the first insulating film; and an upper surface of the cap part so as to close a gap between the wirings And a second insulating film which is formed on the upper surface of the stopper layer and defines an air gap, and a through hole which penetrates the second insulating film and the first insulating film from above and is connected to the wiring.

このように構成された発明（半導体装置およびその製造方法）では、第１態様にかかる半導体装置およびその製造方法と同様に、第１絶縁膜が配線をすっぽりと覆うように形成されている。そして、その第１絶縁膜のうち配線頂部を覆うキャップ部位の側面上にストッパー層が形成されている。また、このストッパー層の上面とキャップ部位の上面上に第２絶縁膜が配線間ギャップを塞ぐように設けられてエアギャップが形成される。このように、キャップ部位の側面にストッパー層が形成されており、ストッパー層を上方から見ると、ストッパー層はキャップ部位からエアギャップ側にはみ出て設けられ（後述の図５（ｃ）参照）、エアギャップの上方周縁部上で翼形状を呈している（同図（ｂ）参照）。したがって、第２絶縁膜および第１絶縁膜を上方から貫いて配線に繋がるように貫通孔を形成する際、貫通孔の形成位置が予め設定された基準位置からエアギャップ側に多少ずれたとしてもストッパー層により貫通孔のエアギャップへの連通が防止される。 In the invention thus configured (semiconductor device and method for manufacturing the same), the first insulating film is formed so as to completely cover the wiring as in the case of the semiconductor device according to the first aspect and the method for manufacturing the same. A stopper layer is formed on the side surface of the cap portion that covers the top of the wiring in the first insulating film. In addition, an air gap is formed by providing a second insulating film on the upper surface of the stopper layer and the upper surface of the cap portion so as to close the inter-wiring gap. Thus, the stopper layer is formed on the side surface of the cap part, and when the stopper layer is viewed from above, the stopper layer protrudes from the cap part to the air gap side (see FIG. 5C described later), It has a wing shape on the upper peripheral edge of the air gap (see FIG. 5B). Therefore, even when the through hole is formed so as to penetrate the second insulating film and the first insulating film from above and connect to the wiring, even if the formation position of the through hole is slightly deviated from the preset reference position to the air gap side. The stopper layer prevents the through hole from communicating with the air gap.

なお、第１絶縁膜をエッチング除去して貫通孔を形成する場合、当該エッチング除去時にストッパー層がエッチングされるエッチングレートが、エッチング除去時での第１絶縁膜のエッチングレートよりも遅くなるように、第１絶縁膜およびストッパー層を構成する材料を選定するのが望ましい。その理由は以下のとおりである。貫通孔を形成する場合には、第１絶縁膜のキャップ部位に対して貫通孔が形成されることとなるが、アライメントずれが生じると、キャップ部位の側面側に形成されているストッパー層に対してもエッチング除去処理が施されることがある。しかしながら、エッチングレートを上記のように設定することにより、ストッパー層のエッチング除去を抑えてエアギャップに貫通孔が延設されるのを防止しながら第１絶縁膜（キャップ部位）を効率的にエッチング除去して配線に向かう貫通孔を形成することができる。 When the first insulating film is removed by etching to form a through hole, the etching rate at which the stopper layer is etched at the time of etching removal is made slower than the etching rate of the first insulating film at the time of etching removal. It is desirable to select materials that constitute the first insulating film and the stopper layer. The reason is as follows. When the through hole is formed, the through hole is formed with respect to the cap portion of the first insulating film. However, when misalignment occurs, the stopper layer formed on the side surface side of the cap portion is formed. However, an etching removal process may be performed. However, by setting the etching rate as described above, the first insulating film (cap portion) is efficiently etched while suppressing the etching removal of the stopper layer and preventing the through hole from extending into the air gap. A through hole that is removed and directed to the wiring can be formed.

この発明によれば、配線をすっぽりと覆うように形成された第１絶縁膜のうち配線頂部を覆うキャップ部位の側面からエアギャップ側にストッパー層が設けられている。このため、貫通孔とエアギャップとのミスアライメントが生じた場合であっても、ストッパー層によりエアギャップ側への貫通孔の延設が防止され、両者の連通を効果的に防止することができる。 According to the present invention, the stopper layer is provided on the air gap side from the side surface of the cap portion covering the top of the wiring in the first insulating film formed so as to completely cover the wiring. For this reason, even when misalignment between the through hole and the air gap occurs, the stopper layer prevents the through hole from extending to the air gap side, and can effectively prevent communication between the two. .

＜第１実施形態＞
図１はこの発明にかかる半導体装置の第１実施形態を示す図であり、同図（ａ）は半導体装置の平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図であり、同図（ｃ）は同図（ｂ）のＢ−Ｂ線矢視図である。また、図２は図１中の領域Ｒを拡大した図である。この半導体装置２では、半導体基板４上に複数の銅配線６が配線間ギャップ８を設けながら形成されている。この実施形態では、銅を主成分とする配線部材６ａの上面および側面上にバリアメタル層６ｂを形成した配線６が用いられている。このバリアメタル層６ｂは銅の拡散を防止するために設けられており、窒化タンタル（ＴａＮ）、窒化タンタルとタンタル（Ｔａ）を組み合わせた（Ｔａ，ＴａＮ）や窒化タングステン（ＷＮ）などの材料により構成することができる。 <First Embodiment>
FIG. 1 is a view showing a first embodiment of a semiconductor device according to the present invention. FIG. 1 (a) is a plan view of the semiconductor device, and FIG. 1 (b) is an AA line in FIG. 1 (a). It is sectional drawing and the figure (c) is a BB arrow directional view of the figure (b). FIG. 2 is an enlarged view of a region R in FIG. In this semiconductor device 2, a plurality of copper wirings 6 are formed on a semiconductor substrate 4 while providing interwiring gaps 8. In this embodiment, the wiring 6 in which the barrier metal layer 6b is formed on the upper surface and the side surface of the wiring member 6a mainly composed of copper is used. This barrier metal layer 6b is provided to prevent diffusion of copper, and is made of tantalum nitride (TaN), a combination of tantalum nitride and tantalum (Ta) (Ta, TaN), tungsten nitride (WN), or the like. Can be configured.

半導体基板４の上面と各配線６の上面および側面上に酸化シリコン膜１０が形成されている。これにより、酸化シリコン膜１０は配線６を覆っており、本発明の「第１絶縁膜」に相当している。また、このように構成された酸化シリコン膜（第１絶縁膜）１０のうち配線６の頂部６ｃを覆う部位１０ａが本発明の「キャップ部位」に相当している。なお、第１絶縁膜の膜材料はこれに限定されるものではないが、後述するように本発明の作用効果を高めるためにはストッパー層との相互関係を考慮して膜材料を設定するのが望ましい。 A silicon oxide film 10 is formed on the upper surface of the semiconductor substrate 4 and the upper and side surfaces of each wiring 6. Thereby, the silicon oxide film 10 covers the wiring 6 and corresponds to the “first insulating film” of the present invention. Further, the portion 10a covering the top portion 6c of the wiring 6 in the silicon oxide film (first insulating film) 10 thus configured corresponds to the “cap portion” of the present invention. Note that the film material of the first insulating film is not limited to this, but in order to enhance the effect of the present invention as described later, the film material is set in consideration of the mutual relationship with the stopper layer. Is desirable.

また、キャップ部位１０ａの側面および上面には、ストッパー層１２が形成されている。この実施形態では、後述するように酸化シリコン膜１０のキャップ部位１０ａの一部をエッチング除去して配線６のバリアメタル層６ｂに繋がる貫通孔を形成することを考慮して酸化シリコン膜１０よりもエッチングレートの遅い窒化シリコン（ＳｉＮ）を膜材料として用いている。このストッパー層１２は半導体基板４の上面全体を覆うものではなく、配線間ギャップ８よりも小さな開口１２ａを有している。なお、開口１２ａが設けられている理由はエアギャップを形成するためであり、その詳細については後で詳述する。 A stopper layer 12 is formed on the side surface and the upper surface of the cap portion 10a. In this embodiment, as described later, a part of the cap portion 10a of the silicon oxide film 10 is removed by etching to form a through hole connected to the barrier metal layer 6b of the wiring 6 rather than the silicon oxide film 10. Silicon nitride (SiN) having a low etching rate is used as a film material. The stopper layer 12 does not cover the entire top surface of the semiconductor substrate 4, and has an opening 12 a that is smaller than the inter-wiring gap 8. The reason why the opening 12a is provided is to form an air gap, and details thereof will be described later.

ストッパー層１２の上面上には、酸化シリコン膜により構成された層間絶縁膜１４が配線間ギャップ８を塞ぐように形成されており、これによってエアギャップ１６が規定される。つまり、配線間ギャップ８を酸化シリコン膜１０、ストッパー層１２および層間絶縁膜１４で取り囲んでエアギャップ１６が規定されている。また、各エアギャップ１６では、同図（ｂ）に示すように、その上方周縁部に向けてストッパー層１２の先端部１２ｂが翼状に延設されている。なお、以下においては当該先端部１２ｂを「翼部位」と称する。 On the upper surface of the stopper layer 12, an interlayer insulating film 14 made of a silicon oxide film is formed so as to close the inter-wiring gap 8, thereby defining an air gap 16. That is, the air gap 16 is defined by surrounding the inter-wiring gap 8 with the silicon oxide film 10, the stopper layer 12 and the interlayer insulating film 14. In each air gap 16, as shown in FIG. 4B, the tip end portion 12 b of the stopper layer 12 extends in a wing shape toward the upper peripheral edge portion thereof. Hereinafter, the tip 12b is referred to as a “wing part”.

そして、各配線６と上層配線（図示省略）を接続するために、貫通孔１８が層間絶縁膜１４、ストッパー層１２および酸化シリコン膜１０を上方から貫いて各配線６のバリアメタル層６ｂに達するように設けられるとともに、各貫通孔１８に配線材料２０が埋設されている。 Then, in order to connect each wiring 6 and upper layer wiring (not shown), the through hole 18 penetrates the interlayer insulating film 14, the stopper layer 12 and the silicon oxide film 10 from above and reaches the barrier metal layer 6 b of each wiring 6. The wiring material 20 is embedded in each through hole 18.

次に、上記のように構成された半導体装置２を製造する方法について図３および図４を参照しつつ詳述する。まず、半導体基板４上に複数の配線６が配線間ギャップ８を設けながら形成される（第１工程）。配線６の製造方法については任意であるが、例えばフォトリソグラフィー技術、電解メッキ技術、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polish）、ＣＶＤ（化学気相成長法：Chemical Vapor Deposition）などを組み合わせて形成することができる。つまり、半導体基板４上にフォトレジスト膜を形成し、フォトリソグラフィー技術を用いてフォトレジスト膜をパターン化して配線６に対応したフォトレジストパターンを形成する。そして、フォトレジストパターン上に電解メッキ法により銅配線層を堆積させる。さらに、フォトレジストパターンが露出するまで銅配線層の上層部をＣＭＰにより研磨除去した後、フォトレジストパターンを除去する。これにより、銅配線部材６ａが半導体基板４上に形成される（図３（ａ））。それに続いて、ＣＶＤにより銅配線部材６ａの上面および側面上に窒化タンタルとタンタルを組み合わせた（Ｔａ，ＴａＮ）層、つまりバリアメタル層６ｂを形成し、銅の拡散を防止する（同図（ｂ））。 Next, a method for manufacturing the semiconductor device 2 configured as described above will be described in detail with reference to FIGS. First, a plurality of wirings 6 are formed on the semiconductor substrate 4 while providing an inter-wiring gap 8 (first step). A method for manufacturing the wiring 6 is arbitrary. For example, a combination of a photolithography technique, an electrolytic plating technique, CMP (Chemical Mechanical Polishing), CVD (Chemical Vapor Deposition), or the like is combined. Can be formed. That is, a photoresist film is formed on the semiconductor substrate 4, and the photoresist film is patterned using a photolithography technique to form a photoresist pattern corresponding to the wiring 6. Then, a copper wiring layer is deposited on the photoresist pattern by electrolytic plating. Furthermore, after polishing and removing the upper layer portion of the copper wiring layer by CMP until the photoresist pattern is exposed, the photoresist pattern is removed. Thereby, the copper wiring member 6a is formed on the semiconductor substrate 4 (FIG. 3A). Subsequently, a (Ta, TaN) layer in which tantalum nitride and tantalum are combined, that is, a barrier metal layer 6b, is formed on the upper and side surfaces of the copper wiring member 6a by CVD to prevent copper diffusion (see FIG. )).

上記のように構成された配線６の上面および側面と半導体基板４の上面上に酸化シリコン膜１０をＨＤＰ法（高密度プラズマ法：High Density Plasma）、プラズマＴＥＯＳＣＶＤ法やスパッタ法などにより成膜する（同図（ｃ）：第２工程）。これにより、酸化シリコン膜１０が配線６を覆うこととなる。それに続いて、酸化シリコン膜１０上にポリイミドなどの犠牲層２２をスピンコート法などにより成膜し、配線間ギャップ８に犠牲層２２を埋設する（同図（ｄ）：第３工程）。その後、酸素プラズマ法などのドライエッチングにより犠牲層２２の上層部をエッチング除去して酸化シリコン膜１０のキャップ部位１０ａを露出させる（同図（ｅ）：第４工程）。ここで、犠牲層２２のエッチング量は酸化シリコン膜１０のキャップ部位１０ａが露出するようにキャップ部位１０ａの膜厚分よりも大きいことが必要である。即ち、バリアメタル層６ｂの上面高さレベルよりも半導体基板４の側へ犠牲層２２の上面高さレベルを下げることで後述するストッパー層１２による貫通孔１８のエアギャップ１６への連通を防止する部位が大きくなる。 A silicon oxide film 10 is formed on the upper and side surfaces of the wiring 6 configured as described above and the upper surface of the semiconductor substrate 4 by HDP (High Density Plasma), plasma TEOSCVD, sputtering, or the like. (FIG. (C): second step). As a result, the silicon oxide film 10 covers the wiring 6. Subsequently, a sacrificial layer 22 such as polyimide is formed on the silicon oxide film 10 by a spin coat method or the like, and the sacrificial layer 22 is embedded in the inter-wiring gap 8 ((d): third step). Thereafter, the upper layer portion of the sacrificial layer 22 is etched away by dry etching such as an oxygen plasma method to expose the cap portion 10a of the silicon oxide film 10 (FIG. 4E: fourth step). Here, the etching amount of the sacrificial layer 22 needs to be larger than the film thickness of the cap part 10a so that the cap part 10a of the silicon oxide film 10 is exposed. That is, by lowering the upper surface height level of the sacrificial layer 22 to the semiconductor substrate 4 side than the upper surface height level of the barrier metal layer 6b, the stopper layer 12 described later prevents the through hole 18 from communicating with the air gap 16. The site becomes larger.

次に、同図（ｆ）に示すように、キャップ部位１０ａの上面および側面と犠牲層２２の上面上にＣＶＤにより窒化シリコン層（ストッパー層１２）を形成する（第５工程）。そして、窒化シリコン層（ストッパー層１２）上にフォトレジスト膜を形成し、フォトリソグラフィー技術を用いてフォトレジスト膜をパターン化してエアギャップ１６（図１（ｂ））に対応したフォトレジストパターン２４を形成する（図３（ｇ））。このフォトレジストパターンをマスクとしてＤＨＦ（希フッ酸：Dilute Hydrogen Fluoride）によるウェットエッチングや（ＣＦ_４＋Ｏ_２）プラズマによるドライエッチングなどにより窒化シリコン層（ストッパー層１２）を選択的に除去し、配線間ギャップ８に埋設された犠牲層２２の上方位置で、配線間ギャップ８よりも狭い開口１２ａをストッパー層１２に形成する（同図（ｈ）：第６工程）。このようにパターニングされたストッパー層１２は上記したようにキャップ部位１０ａの上面のみならず側面上にも形成され、キャップ部位１０ａの側面から配線間ギャップ８側に翼状に延設される。また、開口１２ａを設けたことで犠牲層２２の上面は露出している。 Next, as shown in FIG. 6F, a silicon nitride layer (stopper layer 12) is formed by CVD on the upper and side surfaces of the cap portion 10a and the upper surface of the sacrificial layer 22 (fifth step). Then, a photoresist film is formed on the silicon nitride layer (stopper layer 12), and the photoresist film is patterned using a photolithography technique to form a photoresist pattern 24 corresponding to the air gap 16 (FIG. 1B). It forms (FIG.3 (g)). Using this photoresist pattern as a mask, the silicon nitride layer (stopper layer 12) is selectively removed by wet etching with DHF (dilute hydrogen fluoride) or dry etching with (CF ₄ + O ₂ ) plasma, etc. An opening 12a narrower than the inter-wiring gap 8 is formed in the stopper layer 12 at a position above the sacrificial layer 22 embedded in the gap 8 (FIG. 9H: sixth step). The stopper layer 12 thus patterned is formed not only on the upper surface of the cap portion 10a but also on the side surface as described above, and extends in a wing shape from the side surface of the cap portion 10a to the inter-wiring gap 8 side. Moreover, the upper surface of the sacrificial layer 22 is exposed by providing the opening 12a.

次に、酸素プラズマ法により犠牲層２２を開口１２ａを介して除去し酸化シリコン膜１０を残してエアギャップ１６を形成する（第７工程）。そして、フォトレジストパターン２４を除去した（図４（ａ））後に、エアギャップ１６を塞ぐようにストッパー層１２の上面上に連続したプレート状に層間絶縁膜１４を形成する（同図（ｂ）：第８工程）。この層間絶縁膜１４は本発明の「第２絶縁膜」に相当するものであり、この実施形態では酸化シリコン膜が用いられている。また、層間絶縁膜１４については、種々の成膜方法により形成することが可能であるが、ストッパー層１２に開口１２ａが設けられていることから、次に説明する成膜方法が好適である。 Next, the sacrificial layer 22 is removed through the opening 12a by the oxygen plasma method, and the air gap 16 is formed leaving the silicon oxide film 10 (seventh step). Then, after removing the photoresist pattern 24 (FIG. 4A), an interlayer insulating film 14 is formed in a continuous plate shape on the upper surface of the stopper layer 12 so as to close the air gap 16 (FIG. 4B). : 8th step). This interlayer insulating film 14 corresponds to the “second insulating film” of the present invention. In this embodiment, a silicon oxide film is used. The interlayer insulating film 14 can be formed by various film forming methods. However, since the stopper layer 12 is provided with the opening 12a, the film forming method described below is preferable.

この実施形態では、加圧転写によってストッパー層１２の上面上に層間絶縁膜１４を形成している。より具体的には、次の薄膜形成装置を用いて層間絶縁膜１４の形成を行っている。この薄膜形成装置では、処理容器の内部に形成された薄膜形成室に、基板用プレート（第１プレート）が設けられており、エアギャップ１６の形成が完了した半導体基板４を装着可能となっている。また、薄膜形成室内には、フィルム用プレート（第２プレート）が基板用プレートと対向しながら配置されており、シートフィルムを装着可能となっている。このシートフィルムの表面には予め層間絶縁膜１４が形成されており、層間絶縁膜１４を基板用プレート上の半導体基板４に対向させながらシートフィルムがフィルム保持機構により保持されている。そして、半導体基板４が装着された基板用プレートと、シートフィルムが装着されたフィルム用プレートとを所定の移動方向に沿って近接するように移動させることによって、半導体基板４とシートフィルムとを互いに押し付けてシートフィルム上の層間絶縁膜１４をストッパー層１２の上面上に転写している。このように加圧転写方式では層間絶縁膜１４は機械的にストッパー層１２の上面上に形成されるため、開口１２ａを介してエアギャップ１６に異物を進入させることなく、層間絶縁膜１４を形成することができる。また、層間絶縁膜１４としては上記した酸化シリコン膜以外に無機ＳＯＧ（Spin On Glass）膜、感光性ポリイミド、低誘電率膜（いわゆるＬｏｗ−ｋ絶縁膜、ポーラスＬｏｗ−ｋ絶縁膜）や有機系絶縁膜などが用いられるが、加圧転写方式を採用した場合には、膜材料を問わず層間絶縁膜１４をストッパー層１２の上面上に良好に形成することができる。 In this embodiment, the interlayer insulating film 14 is formed on the upper surface of the stopper layer 12 by pressure transfer. More specifically, the interlayer insulating film 14 is formed using the following thin film forming apparatus. In this thin film forming apparatus, a substrate plate (first plate) is provided in a thin film forming chamber formed inside the processing container, and the semiconductor substrate 4 in which the formation of the air gap 16 has been completed can be mounted. Yes. In the thin film forming chamber, a film plate (second plate) is disposed so as to face the substrate plate, so that a sheet film can be mounted. An interlayer insulating film 14 is formed in advance on the surface of the sheet film, and the sheet film is held by a film holding mechanism while the interlayer insulating film 14 is opposed to the semiconductor substrate 4 on the substrate plate. Then, by moving the substrate plate on which the semiconductor substrate 4 is mounted and the film plate on which the sheet film is mounted so as to be close to each other along a predetermined moving direction, the semiconductor substrate 4 and the sheet film are mutually connected. The interlayer insulating film 14 on the sheet film is transferred onto the upper surface of the stopper layer 12 by pressing. As described above, in the pressure transfer method, the interlayer insulating film 14 is mechanically formed on the upper surface of the stopper layer 12, so that the interlayer insulating film 14 is formed without allowing foreign matter to enter the air gap 16 through the opening 12a. can do. In addition to the above-described silicon oxide film, the interlayer insulating film 14 may be an inorganic SOG (Spin On Glass) film, photosensitive polyimide, a low dielectric constant film (so-called Low-k insulating film, porous Low-k insulating film), or organic type. An insulating film or the like is used, but when the pressure transfer method is adopted, the interlayer insulating film 14 can be satisfactorily formed on the upper surface of the stopper layer 12 regardless of the film material.

図４に戻って説明を続ける。上記のようにして層間絶縁膜１４の形成が完了すると、層間絶縁膜１４上にフォトレジスト膜を形成し、フォトリソグラフィー技術を用いてフォトレジスト膜をパターン化して配線６と上層配線（図示省略）を導通するための貫通孔１８（図１）に対応したフォトレジストパターン２６を形成する（図４（ｃ））。このフォトレジストパターン２６をマスクとしてＤＨＦによるウェットエッチングや（ＣＦ_４＋Ｏ_２）プラズマによるドライエッチングなどにより層間絶縁膜（酸化シリコン膜）１４を選択的に除去する（同図（ｄ））。また、層間絶縁膜１４への貫通孔１８の形成が完了すると、同フォトレジストパターン２６をマスクとして上記と同様のエッチング方法によりストッパー層（窒化シリコン層）１２、さらには酸化シリコン膜（第１絶縁膜）１０を選択的に除去して貫通孔１８をさらに掘り下げて配線６に到達させる（同図（ｅ）：第９工程）。 Returning to FIG. 4, the description will be continued. When the formation of the interlayer insulating film 14 is completed as described above, a photoresist film is formed on the interlayer insulating film 14, and the photoresist film is patterned by using a photolithography technique to form the wiring 6 and the upper layer wiring (not shown). A photoresist pattern 26 corresponding to the through hole 18 (FIG. 1) is formed (FIG. 4C). Using this photoresist pattern 26 as a mask, the interlayer insulating film (silicon oxide film) 14 is selectively removed by wet etching using DHF, dry etching using (CF ₄ + O ₂ ) plasma, or the like (FIG. 4D). When the formation of the through-hole 18 in the interlayer insulating film 14 is completed, the stopper layer (silicon nitride layer) 12 and further the silicon oxide film (first insulating film) are etched by the same etching method using the photoresist pattern 26 as a mask. The film 10 is selectively removed, and the through-hole 18 is further dug down to reach the wiring 6 (FIG. 9E: ninth step).

最後に、同図（ｆ）に示すようにフォトレジストパターン２６を除去した後、貫通孔１８に配線材料２０を埋設する（図１（ｂ））。これにより、配線材料２０を介して配線６と上層配線（図示省略）とを電気的に接続することができる。 Finally, as shown in FIG. 1F, after removing the photoresist pattern 26, the wiring material 20 is embedded in the through hole 18 (FIG. 1B). Thereby, the wiring 6 and the upper layer wiring (not shown) can be electrically connected via the wiring material 20.

以上のように、第１実施形態では、酸化シリコン膜（第１絶縁膜）１０のうち配線頂部６ｃを覆うキャップ部位１０ａの上面および側面上にストッパー層１２が形成されている。また、このストッパー層１２の上面上に層間絶縁膜（第２絶縁膜）１４が配線間ギャップ８を塞ぐように設けられてエアギャップ１６が形成されている。このため、図１（ｃ）に示すように、ストッパー層１２を上方から見ると、ストッパー層１２はキャップ部位１０ａの側面に形成されている分だけキャップ部位１０ａからエアギャップ１６側に延設されており、エアギャップ１６の上方周縁部上で翼形状を呈している。したがって、層間絶縁膜１４、ストッパー層１２および酸化シリコン膜１０を上方から貫いて配線６に繋がるように貫通孔１８を形成する際、例えば図１（ａ）に示すように、貫通孔１８の形成位置が予め設定された基準位置１８ａから多少ずれたとしてもストッパー層１２により貫通孔１８がエアギャップ１６に連通するのを防止することができる。 As described above, in the first embodiment, the stopper layer 12 is formed on the upper surface and the side surface of the cap portion 10a that covers the wiring top portion 6c in the silicon oxide film (first insulating film) 10. An air gap 16 is formed on the upper surface of the stopper layer 12 by providing an interlayer insulating film (second insulating film) 14 so as to close the inter-wiring gap 8. Therefore, as shown in FIG. 1C, when the stopper layer 12 is viewed from above, the stopper layer 12 extends from the cap portion 10a toward the air gap 16 by the amount formed on the side surface of the cap portion 10a. And has a wing shape on the upper peripheral edge of the air gap 16. Therefore, when the through hole 18 is formed so as to penetrate the interlayer insulating film 14, the stopper layer 12 and the silicon oxide film 10 from above and to be connected to the wiring 6, for example, as shown in FIG. Even if the position slightly deviates from the preset reference position 18a, the stopper layer 12 can prevent the through hole 18 from communicating with the air gap 16.

また、図４（ｅ）に示すように酸化シリコン膜１０に貫通孔１８を設けるためにエッチング処理を行っているが、当該エッチング処理での酸化シリコン膜（第１絶縁膜）１０とストッパー層１２のエッチングレートを比較すると、ストッパー層（ＳｉＮ）１２のエッチングレートが酸化シリコン膜１０のエッチングレートよりも遅いため、次の作用効果が得られる。すなわち、酸化シリコン膜１０に貫通孔１８を形成する際にアライメントずれが生じると、同図（ｅ）に示すように、酸化シリコン膜１０のキャップ部位１０ａの側面側に形成されているストッパー層１２の翼部位１２ｂに対してもエッチング除去処理が施されることとなる。しかしながら、エッチングレートが上記のように設定されていることから、ストッパー層１２のエッチング除去を抑えてエアギャップ１６に貫通孔１８が延設されるのを防止しながら酸化シリコン膜（第１絶縁膜）１０のキャップ部位１０ａを効率的にエッチング除去して配線６に向かう貫通孔１８を形成することができる。 Further, as shown in FIG. 4E, an etching process is performed to provide the through holes 18 in the silicon oxide film 10, and the silicon oxide film (first insulating film) 10 and the stopper layer 12 in the etching process are used. When the etching rates are compared, the etching rate of the stopper layer (SiN) 12 is slower than the etching rate of the silicon oxide film 10, so that the following effects can be obtained. That is, when an alignment shift occurs when the through hole 18 is formed in the silicon oxide film 10, the stopper layer 12 formed on the side surface of the cap portion 10a of the silicon oxide film 10 as shown in FIG. The etching removal process is also performed on the blade portion 12b. However, since the etching rate is set as described above, the silicon oxide film (first insulating film) is suppressed while suppressing the etching removal of the stopper layer 12 and preventing the through hole 18 from extending into the air gap 16. 10) The cap portion 10a of 10 can be efficiently removed by etching to form the through hole 18 toward the wiring 6.

＜第２実施形態＞
図５はこの発明にかかる半導体装置の第２実施形態を示す図であり、同図（ａ）は半導体装置の平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図であり、同図（ｃ）は同図（ｂ）のＢ−Ｂ線矢視図である。この半導体装置２が第１実施形態と大きく相違する点はストッパー層１２の構成であり、その他の構成はほぼ同一である。したがって、以下の構成説明においては、その相違点を中心に説明し、同一構成については同一符号を付して説明を省略する。 Second Embodiment
FIG. 5 is a view showing a second embodiment of the semiconductor device according to the present invention. FIG. 5 (a) is a plan view of the semiconductor device, and FIG. 5 (b) is an AA line in FIG. 5 (a). It is sectional drawing and the figure (c) is a BB arrow directional view of the figure (b). The semiconductor device 2 is greatly different from the first embodiment in the configuration of the stopper layer 12, and other configurations are almost the same. Therefore, in the following description of the configuration, the differences will be mainly described, and the same components are denoted by the same reference numerals and description thereof is omitted.

第２実施形態においても、酸化シリコン膜１０が配線６を覆っており、配線６の頂部６ｃを覆う部位１０ａが本発明の「キャップ部位」に相当している。そして、キャップ部位１０ａの側面上にストッパー層１２が形成されている。より詳しくは、同図（ｂ）に示すように、キャップ部位１０ａの側面からストッパー層１２が配線間ギャップ８側に翼状に延設されており、エアギャップ１６の上方周縁部に位置している。このように酸化シリコン膜（第１絶縁膜）１０の上面にストッパー層１２は設けられていないものの、第１実施形態と同様にキャップ部位１０ａの側面上に翼部位１２ｂが設けられている。 Also in the second embodiment, the silicon oxide film 10 covers the wiring 6, and the portion 10a covering the top 6c of the wiring 6 corresponds to the “cap portion” of the present invention. A stopper layer 12 is formed on the side surface of the cap portion 10a. More specifically, as shown in FIG. 4B, the stopper layer 12 extends in a wing shape from the side surface of the cap portion 10a toward the inter-wiring gap 8 and is located at the upper peripheral edge of the air gap 16. . Although the stopper layer 12 is not provided on the upper surface of the silicon oxide film (first insulating film) 10 as described above, the wing part 12b is provided on the side surface of the cap part 10a as in the first embodiment.

次に、上記のように構成された半導体装置２を製造する方法について図６および図７を参照しつつ詳述する。この第２実施形態にかかる製造方法が第１実施形態と大きく相違する点は、ストッパー層１２の形成工程および貫通孔１８の形成工程であり、その他の工程はほぼ同一である。したがって、以下においては、ストッパー層１２の形成工程および貫通孔１８の形成工程を中心に説明する。 Next, a method for manufacturing the semiconductor device 2 configured as described above will be described in detail with reference to FIGS. The manufacturing method according to the second embodiment is greatly different from the first embodiment in the step of forming the stopper layer 12 and the step of forming the through hole 18, and the other steps are almost the same. Therefore, in the following, the process of forming the stopper layer 12 and the process of forming the through hole 18 will be mainly described.

この第２実施形態においても、第１実施形態と同様に、複数の配線６の形成（図６（ａ）、（ｂ）：第１工程）、酸化シリコン膜（第１絶縁膜）１０の形成（同図（ｃ）：第２工程）、犠牲層２２の形成（同図（ｄ）：第３工程）、キャップ部位１０ａの露出（同図（ｅ）：第４工程）を行う。その後、第１実施形態と異なる工程が実行されて翼部位１２ｂおよびエアギャップ１６の形成が行われる（同図（ｆ）〜同図（ｈ）および図７（ａ）〜（ｂ））。 Also in the second embodiment, as in the first embodiment, a plurality of wirings 6 are formed (FIGS. 6A and 6B: first step), and a silicon oxide film (first insulating film) 10 is formed. (FIG. (C): second step), formation of the sacrificial layer 22 ((d): third step), and exposure of the cap portion 10a ((e): fourth step). Thereafter, the steps different from those of the first embodiment are executed to form the blade portion 12b and the air gap 16 (FIG. 5 (f) to FIG. 7 (h) and FIGS. 7 (a) to 7 (b)).

第２実施形態では、図６（ｆ）に示すように、キャップ部位１０ａの上面および側面と犠牲層２２の上面上にＣＶＤにより窒化シリコン層（ストッパー層１２）を形成する。そして、キャップ部位１０ａの上面が露出するまで窒化シリコン層（ストッパー層１２）の上層部をＣＭＰにより研磨除去する（同図（ｇ）：第５工程）。これに続いて、互いに面一となった窒化シリコン層（ストッパー層１２）の上面およびキャップ部位１０ａの上面上にフォトレジスト膜を形成し、フォトリソグラフィー技術を用いてフォトレジスト膜をパターン化してエアギャップ１６（図５（ｂ））に対応したフォトレジストパターン２４を形成する（図６（ｈ））。このフォトレジストパターンをマスクとしてＤＨＦ（希フッ酸：Dilute Hydrogen Fluoride）によるウェットエッチングや（ＣＦ_４＋Ｏ_２）プラズマによるドライエッチングなどによりストッパー層１２を選択的に除去し、配線間ギャップ８に埋設された犠牲層２２の上方位置で、配線間ギャップ８よりも狭い開口１２ａを窒化シリコン層（ストッパー層１２）に形成する（図７（ａ）：第６工程）。このように形成されたストッパー層１２は上記したようにキャップ部位１０ａの側面上にのみ形成され、キャップ部位１０ａの側面から配線間ギャップ８側に翼状に延設された翼部位１２ｂとなっている。 In the second embodiment, as shown in FIG. 6F, a silicon nitride layer (stopper layer 12) is formed by CVD on the upper and side surfaces of the cap portion 10a and the upper surface of the sacrificial layer 22. Then, the upper layer portion of the silicon nitride layer (stopper layer 12) is polished and removed by CMP until the upper surface of the cap portion 10a is exposed (FIG. 5G: fifth step). Subsequently, a photoresist film is formed on the upper surface of the silicon nitride layer (stopper layer 12) and the upper surface of the cap portion 10a that are flush with each other, and the photoresist film is patterned using a photolithography technique to form air. A photoresist pattern 24 corresponding to the gap 16 (FIG. 5B) is formed (FIG. 6H). Using this photoresist pattern as a mask, the stopper layer 12 is selectively removed by wet etching using DHF (dilute hydrogen fluoride) or dry etching using (CF ₄ + O ₂ ) plasma, and buried in the inter-wiring gap 8. An opening 12a narrower than the inter-wiring gap 8 is formed in the silicon nitride layer (stopper layer 12) above the sacrificial layer 22 (FIG. 7A: sixth step). The stopper layer 12 formed in this way is formed only on the side surface of the cap portion 10a as described above, and becomes a wing portion 12b extending in a wing shape from the side surface of the cap portion 10a to the inter-wiring gap 8 side. .

こうしてストッパー層１２の形成が完了すると、酸素プラズマ法により犠牲層２２を開口１２ａを介して除去してエアギャップ１６を形成する（第７工程）。フォトレジスト膜を除去した（同図（ｂ））後に、エアギャップ１６を塞ぐようにストッパー層１２の上面上に層間絶縁膜１４を形成する（第８工程）。この層間絶縁膜１４は本発明の「第２絶縁膜」に相当するものであり、この実施形態では酸化シリコン膜が用いられている。また、層間絶縁膜１４の形成が完了すると、層間絶縁膜１４上にフォトレジスト膜を形成し、フォトリソグラフィー技術を用いてフォトレジスト膜をパターン化して配線６と上層配線（図示省略）を導通するための貫通孔１８（図５）に対応したフォトレジストパターン２６を形成する（図７（ｄ））。このフォトレジストパターン２６をマスクとしてＤＨＦによるウェットエッチングや（ＣＦ_４＋Ｏ_２）プラズマによるドライエッチングなどにより層間絶縁膜（酸化シリコン膜）１４を選択的に除去し、さらにエッチング処理を続けて酸化シリコン膜１０を選択的に除去して貫通孔１８をさらに掘り下げて配線６に到達させる（同図（ｅ）：第９工程）。 When the formation of the stopper layer 12 is completed in this way, the sacrificial layer 22 is removed through the opening 12a by the oxygen plasma method to form the air gap 16 (seventh step). After removing the photoresist film (FIG. 5B), an interlayer insulating film 14 is formed on the upper surface of the stopper layer 12 so as to close the air gap 16 (eighth step). This interlayer insulating film 14 corresponds to the “second insulating film” of the present invention. In this embodiment, a silicon oxide film is used. Further, when the formation of the interlayer insulating film 14 is completed, a photoresist film is formed on the interlayer insulating film 14, and the photoresist film is patterned by using a photolithography technique to make the wiring 6 and the upper wiring (not shown) conductive. A photoresist pattern 26 corresponding to the through hole 18 (FIG. 5) is formed (FIG. 7D). Using this photoresist pattern 26 as a mask, the interlayer insulating film (silicon oxide film) 14 is selectively removed by wet etching with DHF or dry etching with (CF ₄ + O ₂ ) plasma, and the etching process is continued to continue the silicon oxide film. 10 is selectively removed, and the through hole 18 is further dug down to reach the wiring 6 (FIG. 9E: ninth step).

最後に、同図（ｆ）に示すようにフォトレジストパターン２６を除去した後、貫通孔１８に配線材料２０を埋設する（図５（ｂ））。これにより、配線材料２０を介して配線６と上層配線（図示省略）とを電気的に接続することができる。 Finally, as shown in FIG. 5F, after removing the photoresist pattern 26, the wiring material 20 is embedded in the through hole 18 (FIG. 5B). Thereby, the wiring 6 and the upper layer wiring (not shown) can be electrically connected via the wiring material 20.

以上のように、第２実施形態によれば、酸化シリコン膜（第１絶縁膜）１０のうち配線頂部６ｃを覆うキャップ部位１０ａの側面上からエアギャップ１６側にストッパー層１２（翼部位１２ｂ）を延設している。このため、層間絶縁膜１４および酸化シリコン膜１０を上方から貫いて配線６に繋がるように貫通孔１８を形成する際、例えば図５（ａ）に示すように、貫通孔１８の形成位置が予め設定された基準位置１８ａから多少ずれたとしてもストッパー層１２により貫通孔１８がエアギャップ１６に連通するのを防止することができる。 As described above, according to the second embodiment, the stopper layer 12 (blade part 12b) extends from the side surface of the cap part 10a covering the wiring top 6c of the silicon oxide film (first insulating film) 10 to the air gap 16 side. Is extended. For this reason, when the through hole 18 is formed so as to penetrate the interlayer insulating film 14 and the silicon oxide film 10 from above and connect to the wiring 6, for example, as shown in FIG. Even if the position is slightly deviated from the set reference position 18 a, the stopper layer 12 can prevent the through hole 18 from communicating with the air gap 16.

また、図７（ｅ）に示すように酸化シリコン膜１０に貫通孔１８を設けるためにエッチング処理を行っているが、当該エッチング処理での酸化シリコン膜（第１絶縁膜）１０とストッパー層１２のエッチングレートを比較すると、ストッパー層（ＳｉＮ）１２のエッチングレートが酸化シリコン膜１０のエッチングレートよりも遅いため、第１実施形態と同様の作用効果が得られる。つまり、エッチングレートが上記のように設定されていることから、ストッパー層１２のエッチング除去を抑えてエアギャップ１６に貫通孔１８が延設されるのを防止しながら酸化シリコン膜（第１絶縁膜）１０のキャップ部位１０ａを効率的にエッチング除去して配線６に向かう貫通孔１８を形成することができる。 Further, as shown in FIG. 7E, an etching process is performed to provide the through-hole 18 in the silicon oxide film 10, and the silicon oxide film (first insulating film) 10 and the stopper layer 12 in the etching process are performed. When the etching rates are compared, the etching rate of the stopper layer (SiN) 12 is slower than the etching rate of the silicon oxide film 10, so that the same effect as the first embodiment can be obtained. In other words, since the etching rate is set as described above, the silicon oxide film (first insulating film) is prevented while suppressing the etching removal of the stopper layer 12 and preventing the through hole 18 from extending into the air gap 16. 10) The cap portion 10a of 10 can be efficiently removed by etching to form the through hole 18 toward the wiring 6.

さらに、第２実施形態では図６（ｇ）に示すようにストッパー層１２のうちキャップ部位１０ａの上面に形成された部位をＣＭＰにより研磨除去しているため、貫通孔１８を形成する際にストッパー層１２のエッチング除去が不要となる。これはタクトタイムの短縮にとって有利に作用する。というのも、本実施形態では、ストッパー層１２は酸化シリコン膜（第１絶縁膜）１０よりもエッチングレートの遅い窒化シリコン層で構成しており、第１実施形態のようにストッパー層１２を選択的にエッチング除去して貫通孔１８を設ける場合には当該エッチング処理に要する時間が長くなってしまうが、予めＣＭＰにより研磨除去しておくことで貫通孔１８の形成に要する時間を短縮してタクトタイムの短縮を図ることができる。 Furthermore, in the second embodiment, as shown in FIG. 6G, the portion of the stopper layer 12 formed on the upper surface of the cap portion 10a is polished and removed by CMP, so that the stopper is formed when the through hole 18 is formed. Etching removal of the layer 12 becomes unnecessary. This is advantageous for shortening the tact time. This is because, in the present embodiment, the stopper layer 12 is composed of a silicon nitride layer having a slower etching rate than the silicon oxide film (first insulating film) 10, and the stopper layer 12 is selected as in the first embodiment. In the case where the through hole 18 is provided by removing by etching, the time required for the etching process becomes long. However, the time required for forming the through hole 18 can be reduced by polishing and removing in advance by CMP. Time can be shortened.

＜その他＞
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば上記実施形態では、ストッパー層１２を窒化シリコン（ＳｉＮ）で構成しているが、ＳｉＯＮ、ＳｉＯＣＮ等の窒化膜系によりストッパー層１２を構成してもよく、例えばプラズマＣＶＤ法によって形成することができる。 <Others>
The present invention is not limited to the above-described embodiment, and various modifications other than those described above can be made without departing from the spirit of the present invention. For example, in the above embodiment, the stopper layer 12 is made of silicon nitride (SiN). However, the stopper layer 12 may be made of a nitride film system such as SiON or SiOCN, and may be formed by, for example, a plasma CVD method. it can.

また、上記第１実施形態では、層間絶縁膜（酸化シリコン膜）１４、ストッパー層（窒化シリコン層）１２および酸化シリコン膜（第１絶縁膜）１０を同一のエッチング方法により選択的に除去して貫通孔１８を形成しているが、異なるエッチング方法を組み合わせてもよい。 In the first embodiment, the interlayer insulating film (silicon oxide film) 14, the stopper layer (silicon nitride layer) 12, and the silicon oxide film (first insulating film) 10 are selectively removed by the same etching method. Although the through hole 18 is formed, different etching methods may be combined.

また、上記実施形態では、銅配線部材６ａの上面および側面上にバリアメタル層６ｂを形成した配線６を有する半導体装置２に対して本発明を適用しているが、配線６はこれに
限定されるものではなく、任意の配線構造に対して本発明を適用することができる。 Moreover, in the said embodiment, although this invention is applied with respect to the semiconductor device 2 which has the wiring 6 which formed the barrier metal layer 6b on the upper surface and side surface of the copper wiring member 6a, the wiring 6 is limited to this. However, the present invention can be applied to an arbitrary wiring structure.

この発明は、複数の配線の間にエアギャップを設ける半導体装置およびその製造方法に本発明を適用することができる。 The present invention can be applied to a semiconductor device in which an air gap is provided between a plurality of wirings and a manufacturing method thereof.

この発明にかかる半導体装置の第１実施形態を示す図である。1 is a diagram showing a first embodiment of a semiconductor device according to the present invention. 図１の半導体装置の部分拡大図である。FIG. 2 is a partially enlarged view of the semiconductor device of FIG. 1. 図１の半導体装置を製造する方法を示す図である。It is a figure which shows the method of manufacturing the semiconductor device of FIG. 図１の半導体装置を製造する方法を示す図である。It is a figure which shows the method of manufacturing the semiconductor device of FIG. この発明にかかる半導体装置の第２実施形態を示す図である。It is a figure which shows 2nd Embodiment of the semiconductor device concerning this invention. 図５の半導体装置を製造する方法を示す図である。It is a figure which shows the method of manufacturing the semiconductor device of FIG. 図５の半導体装置を製造する方法を示す図である。It is a figure which shows the method of manufacturing the semiconductor device of FIG.

符号の説明Explanation of symbols

２…半導体装置
４…半導体基板
６…配線
６ａ…銅配線部材
６ｂ…バリアメタル層
６ｃ…配線頂部
８…配線間ギャップ
１０…酸化シリコン膜（第１絶縁膜）
１０ａ…キャップ部位
１２…ストッパー層
１２ｂ…翼部位
１４…層間絶縁膜（第２絶縁膜）
１６…エアギャップ
１８…貫通孔
２２…犠牲層 DESCRIPTION OF SYMBOLS 2 ... Semiconductor device 4 ... Semiconductor substrate 6 ... Wiring 6a ... Copper wiring member 6b ... Barrier metal layer 6c ... Wiring top part 8 ... Inter-wiring gap 10 ... Silicon oxide film (1st insulating film)
10a ... Cap part 12 ... Stopper layer 12b ... Wing part 14 ... Interlayer insulating film (second insulating film)
16 ... Air gap 18 ... Through hole 22 ... Sacrificial layer

Claims

半導体基板上に複数の配線を配線間ギャップを設けながら形成する第１工程と、
前記配線の上面および側面上と前記半導体基板上とに第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に犠牲層を形成する第３工程と、
前記犠牲層の上層部を除去して前記第１絶縁膜のうち前記配線の頂部を覆うキャップ部位を露出させる第４工程と、
前記犠牲層の上面と前記キャップ部位の上面および側面上にストッパー層を形成する第５工程と、
前記配線間ギャップに埋設された前記犠牲層の上方位置で、前記配線間ギャップよりも狭い開口を前記ストッパー層に形成する第６工程と、
前記開口を介して前記配線間ギャップから前記犠牲層を除去してエアギャップを形成す第７工程と、
前記エアギャップを塞ぐように前記ストッパー層上に第２絶縁膜を形成する第８工程と、
前記第２絶縁膜、前記ストッパー層および前記第１絶縁膜を上方から貫いて前記配線に繋がる、貫通孔を形成する第９工程と
を備えたことを特徴とする半導体装置の製造方法。 A first step of forming a plurality of wirings on a semiconductor substrate while providing a gap between the wirings;
A second step of forming a first insulating film on the upper and side surfaces of the wiring and on the semiconductor substrate;
A third step of forming a sacrificial layer on the first insulating film;
A fourth step of removing an upper layer portion of the sacrificial layer to expose a cap portion covering the top of the wiring in the first insulating film;
A fifth step of forming a stopper layer on the upper surface of the sacrificial layer and on the upper surface and side surfaces of the cap portion;
A sixth step of forming an opening in the stopper layer that is narrower than the inter-wiring gap at a position above the sacrificial layer embedded in the inter-wiring gap;
A seventh step of forming an air gap by removing the sacrificial layer from the inter-wiring gap through the opening;
An eighth step of forming a second insulating film on the stopper layer so as to close the air gap;
A semiconductor device manufacturing method comprising: a ninth step of forming a through hole that penetrates the second insulating film, the stopper layer, and the first insulating film from above and is connected to the wiring.

半導体基板上に複数の配線を配線間ギャップを設けながら形成する第１工程と、
前記配線の上面および側面上と前記半導体基板上とに第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に犠牲層を形成する第３工程と、
前記犠牲層の上層部を除去して前記第１絶縁膜のうち前記配線の頂部を覆うキャップ部位を露出させる第４工程と、
前記犠牲層の上面と前記キャップ部位の上面および側面上にストッパー層を形成した後、前記ストッパー層の上層部を除去することによって、前記犠牲層および前記キャップ部位の側面上に前記ストッパー層を残しつつ前記キャップ部位の上面を露出させる第５工程と、
前記配線間ギャップに埋設された前記犠牲層の上方位置で、前記配線間ギャップよりも狭い開口を前記ストッパー層に形成する第６工程と、
前記開口を介して前記配線間ギャップから前記犠牲層を除去してエアギャップを形成する第７工程と、
前記エアギャップを塞ぐように前記ストッパー層および前記キャップ部位の上面上に第２絶縁膜を形成する第８工程と、
前記第２絶縁膜および前記第１絶縁膜を上方から貫いて前記配線に繋がる、貫通孔を形成する第９工程と
を備えたことを特徴とする半導体装置の製造方法。 A first step of forming a plurality of wirings on a semiconductor substrate while providing a gap between the wirings;
A second step of forming a first insulating film on the upper and side surfaces of the wiring and on the semiconductor substrate;
A third step of forming a sacrificial layer on the first insulating film;
A fourth step of removing an upper layer portion of the sacrificial layer to expose a cap portion covering the top of the wiring in the first insulating film;
After forming a stopper layer on the upper surface of the sacrificial layer and on the upper surface and side surfaces of the cap part, the stopper layer is left on the side surfaces of the sacrificial layer and the cap part by removing the upper layer portion of the stopper layer. While exposing the upper surface of the cap part,
A sixth step of forming an opening in the stopper layer that is narrower than the inter-wiring gap at a position above the sacrificial layer embedded in the inter-wiring gap;
A seventh step of forming an air gap by removing the sacrificial layer from the inter-wiring gap through the opening;
An eighth step of forming a second insulating film on the stopper layer and the upper surface of the cap portion so as to close the air gap;
A method for manufacturing a semiconductor device, comprising: a ninth step of forming a through hole that penetrates the second insulating film and the first insulating film from above and is connected to the wiring.

前記第９工程は前記第１絶縁膜をエッチング除去して前記貫通孔を形成する工程であり、
前記エッチング除去時に前記ストッパー層がエッチングされるエッチングレートが、前記エッチング除去時での前記第１絶縁膜のエッチングレートよりも遅い請求項１または２記載の半導体装置の製造方法。 The ninth step is a step of removing the first insulating film by etching to form the through hole,
3. The method of manufacturing a semiconductor device according to claim 1, wherein an etching rate at which the stopper layer is etched at the time of the etching removal is slower than an etching rate of the first insulating film at the time of the etching removal.

前記第１工程は、銅を主成分とする配線部材の上面および側面上に銅の拡散を防止するバリアメタル層を形成した配線を形成する工程である請求項１ないし３のいずれかに記載の半導体装置の製造方法。 The said 1st process is a process of forming the wiring which formed the barrier metal layer which prevents a copper diffusion on the upper surface and side surface of the wiring member which has copper as a main component. A method for manufacturing a semiconductor device.

半導体基板と、
配線間ギャップを設けながら前記半導体基板上に形成された複数の配線と、
前記配線の上面および側面上と前記半導体基板上とに形成された第１絶縁膜と、
前記第１絶縁膜のうち前記配線の頂部を覆う、キャップ部位の側面および上面に形成されたストッパー層と、
前記配線間ギャップを塞ぐように前記ストッパー層の上面上に形成されてエアギャップを規定する第２絶縁膜と、
前記第２絶縁膜、前記ストッパー層および前記第１絶縁膜を上方から貫いて前記配線に繋がる貫通孔と
を備えたことを特徴とする半導体装置。 A semiconductor substrate;
A plurality of wirings formed on the semiconductor substrate while providing gaps between the wirings;
A first insulating film formed on the top and side surfaces of the wiring and on the semiconductor substrate;
A stopper layer formed on the side surface and the upper surface of the cap portion, covering the top of the wiring in the first insulating film;
A second insulating film that is formed on the upper surface of the stopper layer so as to close the gap between the wirings and defines an air gap;
A semiconductor device comprising: the second insulating film, the stopper layer, and a through hole that penetrates the first insulating film from above and is connected to the wiring.

半導体基板と、
配線間ギャップを設けながら前記半導体基板上に形成された複数の配線と、
前記配線の上面および側面上と前記半導体基板上とに形成された第１絶縁膜と、
前記第１絶縁膜のうち前記配線の頂部を覆う、キャップ部位の側面上に形成されたストッパー層と、
前記配線間ギャップを塞ぐように前記キャップ部位の上面および前記ストッパー層の上面上に形成されてエアギャップを規定する第２絶縁膜と、
前記第２絶縁膜および前記第１絶縁膜を上方から貫いて前記配線に繋がる貫通孔と
を備えたことを特徴とする半導体装置。 A semiconductor substrate;
A plurality of wirings formed on the semiconductor substrate while providing gaps between the wirings;
A first insulating film formed on the top and side surfaces of the wiring and on the semiconductor substrate;
A stopper layer formed on the side surface of the cap portion, covering the top of the wiring in the first insulating film;
A second insulating film that is formed on the upper surface of the cap portion and the upper surface of the stopper layer so as to close the gap between the wirings and defines an air gap;
A semiconductor device comprising: the second insulating film and a through hole penetrating the first insulating film from above and connected to the wiring.