JP4956713B2 - 互いに同期しない回路モジュールを備える回路 - Google Patents
互いに同期しない回路モジュールを備える回路 Download PDFInfo
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Description
第1および第2の回路モジュールと同期化モジュールとを備え、第1および第2の回路モジュールが互いに同期せず且つ同期化モジュールによって結合される回路であって、
前記同期化モジュールは、
−前記2つの回路モジュール間で通信されるデータを記憶するための転送レジスタと、
−前記第1および第2の回路モジュールからの各タイミング信号に応じて転送レジスタのための制御信号を生成する制御回路と、
を備え、
制御回路は、
−前記制御信号の値に変化を生じさせるためのリピータと、
−選択された1つのタイミング信号の変化が検出されるまで前記制御信号の値の変化を遅らせるための少なくとも1つのエッジ感知素子と、
を少なくとも含んでいる回路によって達成される。
20 第2の回路モジュール
30 同期化モジュール
31、33 レジスタ
32 制御回路
34 リピータ
35 エッジ感知素子
38 調停素子
110 第1の回路モジュール
120 第2の回路モジュール
131 転送レジスタ
134 リピータ
135 エッジ感知素子
136 コンパレータ
137 待機素子
210 第1の回路モジュール
220 第2の回路モジュール
231 転送レジスタ
235 エッジ感知素子
238 共有調停素子
330 同期化モジュール
331 転送レジスタ
334 リピータ
335 エッジ感知素子
339 シーケンサ
410 第1の回路モジュール
420 第2の回路モジュール
431 レジスタ
434 リピータ
435 エッジ感知素子
437 待機素子
438 調停素子
Claims (10)
- 第1および第2の回路モジュールと同期化モジュールとを備え、前記第1および第2の回路モジュールが互いに同期せず且つ前記同期化モジュールによって結合される回路であって、
前記同期化モジュールは、
−前記2つの回路モジュール間で通信されるデータを記憶するための転送レジスタと、 −前記第1および第2の回路モジュールからの各タイミング信号(St1,St2)に応じて前記レジスタを制御するための制御回路と、
を備え、
前記制御回路は、前記転送レジスタのための制御信号(CR)を生成する制御チェーンを備え、この制御チェーンは、
−反転によって、前記制御信号の値に変化あるいは遷移を生じさせるためのリピータと、
−選択された1つのタイミング信号の変化が検出されるまで、前記制御信号の値の変化を遅らせるための少なくとも1つのエッジ感知素子と、
を少なくとも含んでいる、回路。 - 前記転送レジスタの入力と出力との間の差を検出するときに差分信号(ΔD)を生成するためのコンパレータを更に備え、前記制御チェーンは、差が検出されるまで前記制御信号における能動的変化を遅らせるための待機素子を更に備えている、請求項1に記載の回路。
- 前記制御チェーンが調停素子を更に備え、前記調停素子は、少なくとも第1および第2の信号フローを案内するための各チャンネルを有するとともに、前記第1および第2の信号フローにおける通過能動事象間を調停するようにアレンジされており、第1のチャンネルは、前記エッジ感知素子の出力部と前記リピータの入力部との間にアレンジされている、請求項1または2に記載の回路。
- 選択された前記タイミング信号が前記第1の回路モジュールからのクロック信号(Wclk)であり、前記第2の回路モジュールからのタイミング信号がアクセス要求信号(Rreq)であり、前記調停素子の第2のチャンネルは、前記アクセス要求信号(Rreq)を受けるための第1の入力部と、アクセス肯定応答信号(Rack)を前記第2の回路モジュールに対して供給するための第1の出力部とを有している、請求項3に記載の回路。
- データを前記第1の回路モジュールから前記レジスタへ転送するための補助レジスタを更に備え、選択された前記タイミング信号が前記第2の回路モジュールからのクロック信号(Rclk)であり、前記第1の回路モジュールからのタイミング信号が書き込み要求信号(Wreq)であり、前記調停素子の第2のチャンネルは、前記書き込み要求信号を受けるための第2の入力部(c)と、前記補助レジスタを制御するための制御信号を供給する第2の出力部(d)とを有している、請求項3に記載の回路。
- 選択された前記タイミング信号が前記第1の回路モジュールからのクロック信号(Wclk)であり、回路は、データを前記転送レジスタから前記第2の回路モジュールへ転送するための補助レジスタを有するとともに、前記第2の回路モジュールからのタイミング信号(Rclk)において変化が検出されるまで前記補助レジスタのための制御信号の変化を遅らせる更なるエッジ感知素子を有している、請求項1または2に記載の回路。
- 前記更なるエッジ感知素子が前記制御チェーンの一部である、請求項6に記載の回路。
- 前記更なるエッジ感知素子は、前記制御チェーンに結合された更なる制御チェーンの一部である、請求項6に記載の回路。
- 前記同期化モジュールは、データを前記第1の回路モジュールから前記第2の回路モジュールへ転送するための第1の転送レジスタと、データを前記第2の回路モジュールから前記第1の回路モジュールへ転送するための第2の転送レジスタとを有し、これらの転送レジスタが同じ制御信号(CR)によって制御される、請求項1または2に記載の回路。
- 同期化モジュールを使用して第1の回路モジュールと第2の回路モジュールとの間でデータを転送するための方法であって、前記第1および第2の回路モジュールが互いに同期せず且つ前記同期化モジュールによって結合される方法において、
−前記第1の回路モジュールから前記第2の回路モジュールへ転送されるデータをレジスタ内に一時的に記憶するステップと、
−制御信号を生成するための制御チェーンを備える制御回路により、前記第1および第2の回路モジュールからのそれぞれのタイミング信号に応じて前記レジスタを制御するステップと、
を備え、
−反転によって、前記制御信号の値に変化あるいは遷移がもたらされ、
−前記制御信号の値の変化は、選択された1つのタイミング信号の変化が検出されるまで遅らされる、
方法。
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