JP4956713B2 - 互いに同期しない回路モジュールを備える回路 - Google Patents

Description

システム・オン・シリコンは、新規な特徴を導入し且つ既存の機能を向上させる必要性がかつてないほど高まっていることから、複雑度が増し続けている。これは、部品を集積回路上に組み込むことができる密度を増大させることにより可能となる。同時に、回路を動作させるクロック速度も増大する傾向にある。部品密度の増大と相まってクロック速度が高まると、同じクロックドメイン内で同期して動作できる領域が減少する。これにより、モジュール手法の必要性が生じてきた。そのような手法において、処理システムは、互いに同期しないで動作する複数の相対的に独立の回路モジュールを備えている。内部で、これらのモジュールは、ローカルクロックにより同期して駆動されても良く、あるいは、同期しないで動作しても良い。

特定のケースにおいて、非同期モジュールは、例えばブリッジによりバスを介してメインモジュールに結合される周辺機器である。

互いに同期しない２つの回路モジュール間の通信は、（データストリームのための）クロックブリッジバッファまたはクロックブリッジ変数によって行なうことができる。

クロックブリッジ変数の例は、プロセッサバスと周辺ユニットとの間のインタフェースにある、いわゆるコマンド状態レジスタである。

本発明の目的は、互いに同期しない回路モジュール同士の間の一貫した効率的なデータ転送を支援する回路を提供することである。

本発明によれば、この目的は、
第１および第２の回路モジュールと同期化モジュールとを備え、第１および第２の回路モジュールが互いに同期せず且つ同期化モジュールによって結合される回路であって、
前記同期化モジュールは、
−前記２つの回路モジュール間で通信されるデータを記憶するための転送レジスタと、
−前記第１および第２の回路モジュールからの各タイミング信号に応じて転送レジスタのための制御信号を生成する制御回路と、
を備え、
制御回路は、
−前記制御信号の値に変化を生じさせるためのリピータと、
−選択された１つのタイミング信号の変化が検出されるまで前記制御信号の値の変化を遅らせるための少なくとも１つのエッジ感知素子と、
を少なくとも含んでいる回路によって達成される。

本発明の回路において、通信されるべきデータは転送レジスタに記憶される。制御回路は、転送レジスタが更新されるときに両方の回路モジュールが書き込みデータ（ＷＤＡＴ）の変更または読み取りデータ（ＲＤＡＴ）の使用に関与しないようにする。

したがって、転送されるデータは、常に一貫しており、僅かな遅延をもって且つ殆ど障害なく、データを読み取るモジュールが常に利用できる。制御チェーンは、第１および第２の回路モジュールの一部と共に拡張されても良い。

図面を参照しながら、これらの態様および他の態様について詳細に説明する。

これらの図面において、１００だけ異なる或いは１００の倍数だけ異なる参照符号が付された要素は、同じ機能または類似の機能を有している。

図１は本発明に係る回路を概略的に示している。この回路は、互いに同期しない第１の回路モジュール１０および第２の回路モジュール２０と、同期化モジュール３０とを備えている。

同期化モジュール３０は、第１の回路モジュール１０から第２の回路モジュール２０へ転送されるデータを一時的に記憶するための転送レジスタ３１と、反対方向で通信されるデータを記憶するための転送レジスタ３３とを備えている。転送レジスタ３１，３３は、第１および第２の回路モジュール１０，２０からのそれぞれのタイミング信号Ｓｔ１，Ｓｔ２に応じて動作する制御回路３２によって制御される。タイミング信号Ｓｔ１は、クロック信号のように規則正しい性質を有していても良く、あるいは、短い遅延後にその書き込みデータ（ＷＤＡＴ０）が長期にわたって安定し且つその入力される読み取りデータ信号（ＲＤＡＴ１）が長期にわたって使用されないことを信号が示しているという点で不規則な同期変化（同期遷移）であっても良い。この場合、第１の回路モジュール１０は、クロック信号Ｓｔ１を伴うクロックモジュールであり、また、第２の回路モジュール２０は、ハンドシェイク信号Ｓｔ２，Ｓｔ３を伴う非同期モジュールである。Ｓｔ２は、転送レジスタへのアクセスを要求するために回路モジュール２０によって使用され、また、Ｓｔ３は、レジスタへアクセスするための権利を同期化モジュール３０が知らせるための肯定応答信号である。制御回路３２は、レジスタ３１，３３を制御する制御信号ＣＲを生成するための制御チェーンを備えている。制御回路３２は、制御信号ＣＲの値に変化を生じさせるためのリピータ３４と、選択された１つのタイミング信号（ここでは、信号Ｓｔ１）の同期変化が検出されるまで制御信号値の能動的変化を遅らせるための少なくとも１つのエッジ感知素子３５とを有している。また、制御チェーンは調停素子（ａｒｂｉｔｒａｔｉｏｎ ｅｌｅｍｅｎｔ）３８を備えている。第１および第２の回路モジュールは、１つのチップ上に組み込まれていても良く、あるいは、様々なチップの一部であっても良い。回路は、１つ以上の更なる回路モジュールを有していても良い。

図１に示される回路は以下のように動作する。制御チェーンは、３つの段階で転送レジスタを制御するために使用される信号ＣＲを生成する。リピータ３４は、例えば反転（ｉｎｖｅｒｓｉｏｎ）によって制御信号ＣＲ１の値を修正して第２の段階ＣＲ２を得る。信号ＣＲ２の能動的変化は、エッジ感知素子３５によりタイミング信号Ｓｔ１の同期変化が検出されるまで遅らされる。同期化された制御信号ＣＲ３はアービタ（３８）の入力のうちの１つであり、アービタは他の入力として要求信号Ｓｔ２を有している。アービタは、回路モジュール２０が転送レジスタへのアクセス権を有している場合には、ＣＲ３の能動的変化を妨げる。回路モジュール２０が転送レジスタを使用していない場合には、信号ＣＲ３の能動的変化が信号ＣＲ４に伝えられる。

この事象により、転送レジスタはその入力値を記憶することができる。すなわち、ＷＤＡＴ０をレジスタ３１に記憶させることができ、ＷＤＡＴ１をレジスタ３３に記憶させることができる。第２の回路モジュール２０は、タイミング信号Ｓｔ２により、通信したいこと、すなわち、ＲＤＡＴ０を読み取りたいこと、あるいは、ＷＤＡＴ１を変更したいこと（あるいは、これらの両方）を知らせる。タイミング信号Ｓｔ３は、モジュール２０がＲＤＡＴ０を読み取り且つＷＤＡＴ１を変更するための権利を有していることをモジュール２０に対して知らせる。その後、アービトレータ３８が信号ＣＲの能動的変化を妨げ、これにより、回路モジュール２０がその通信を完了したことを信号Ｓｔ２によって知らせるまで、転送レジスタはその値を変えない。

制御信号においては、２段階または４段階の信号伝達を使用することができる。２段階信号伝達方式においては、全ての変化が能動的である。４段階信号伝達方式においては、立ち上がりエッジまたは立ち下りエッジのいずれかが能動的である。本発明の好ましい実施形態は、能動的変化として立ち上がりエッジを伴う４段階ハンドシェイク信号伝達である。その場合、エッジ感知素子３５は、それがタイミング信号Ｓｔ１によってトリガされるまで両方の変化を遅らせなければならない。待機素子（ｗａｉｔ ｅｌｅｍｅｎｔ）、エッジ感知素子、アービタ、シーケンサ、リピータ等の本発明で使用される素子における実用的な実施は、非同期信号処理の当業者に良く知られており、したがって、これについては本明細書で詳細に説明しない。

図２は、同期化モジュール３０の一実施形態を更に詳細に示している。図１の部品に対応する部品には、１００を加えた参照符号が付されている。図示のモジュールは、転送レジスタ１３１の入力と出力との間の差を検出した際に差分信号ΔＤを生成するコンパレータ１３６を更に備えている。制御チェーンは、転送レジスタの入力と出力との間で差が検出されるまで制御信号ＣＲの能動的変化を遅らせるための待機素子１３７を更に備えている。図２に示される回路は、選択されたタイミング信号としてクロック信号Ｗｃｌｋを供給する第１の回路モジュール１１０を備えている。第２の回路モジュール１２０からのタイミング信号は読み取り要求信号Ｒｒｅｑである。アービタ１３８は、その第１のチャンネルがエッジ感知素子１３５の出力部とリピータ１３４の入力部との間に配置されている。アービタの第２のチャンネルは、読み取り要求信号Ｒｒｅｑを受けるための第１の入力部と、読み取り肯定応答信号Ｒａｃｋを第２の回路モジュールに対して供給するための第２の出力部とを有している。

図２に示される回路の動作は、以下の点で図１に示される回路と異なっている。新たなデータが転送レジスタ１３１に対して与えられない場合、すなわち、転送レジスタ１３１の入力部で与えられたデータが転送レジスタ１３１に記憶されたデータと等しい場合には、制御信号ΔＤが偽となり、その結果、待機素子１３７は制御信号の能動的変化を妨げる。待機素子１３７は素子１３４，１３５，１３８と共に閉じられたチェーンを形成するため、チェーンにおける全ての作業は、新たなデータが転送レジスタ１３１に対して与えられるまで中断される。このような措置により、回路の電力消費量を低減することができる。

あるいは、同期化モジュール１３０は、レジスタ１３１の代わりに、第２の回路モジュール１２０からのデータＷＤＡＴ１を一時的に記憶してこのデータをデータＲＤＡＴ１として第１の回路モジュール１１０に対して供給するためのレジスタ１３３を有していても良い。また、同期化モジュール１３０は、待機素子１３７を制御するためにデータＷＤＡＴ１とＲＤＡＴ１とを比較するコンパレータ１３６’を有していても良い。あるいは、同期化回路は、図２Ａに示されるように、ＷＤＡＴ０を一時的に記憶するためのレジスタ１３１と、ＷＤＡＴ１を記憶するためのレジスタ１３３とを両方とも備えていても良い。同様に、同期化モジュールは、ＷＤＡＴ０とＲＤＡＴ０とを比較するためのコンパレータ１３６に加えて、ＷＤＡＴ１とＲＤＡＴ１とを比較するためのコンパレータ１３６’を有していても良い。論理ゲート１３６”は、信号ΔＤ０を、信号ＷＤＡＴ１と信号ＲＤＡＴ１との間に差が存在するかどうかを示す対応する信号ΔＤ１と結合しても良い。それに応じて、論理ゲート１３６”は、信号ΔＤ０またはΔＤ１の少なくとも一方が差を示しているかどうかを表わす信号ΔＤを供給し、これにより、待機素子１３７は、リピータ３４によって供給される制御信号の能動的変化を伝えることができる。

更なる実施形態が図３に示されている。図１の部品に対応する部品には、２００を加えた参照符号が付されている。図３の実施形態では、第１の回路モジュール２１０および第２の回路モジュール２２０の両方が同期して動作するが、これらのモジュールは独立のクロック（それぞれＷｃｌｋおよびＲｃｌｋ）を有している。エッジ感知素子２３５を制御する選択された１つのタイミング信号は、第１の回路モジュール２１０からのクロック信号Ｗｃｌｋである。回路は、転送レジスタ２３１から第２の回路モジュール２２０へデータを転送するための更なるレジスタ２３１Ａを有している。制御回路は、補助転送レジスタ２３１Ａのための制御信号ＣＲＡを生成する匹敵する制御チェーンを備えている。特に、回路は、第２の回路モジュール２２０からのタイミング信号Ｒｃｌｋにおいて同期変化が検出されるまで補助レジスタ２３１Ａのための制御信号ＣＲＡの能動的変化を遅らせる更なるエッジ感知素子２３５Ａを有している。転送レジスタ２３１および補助転送レジスタ２３１Ａのための制御チェーンは、共有調停素子２３８によって互いに結合されている。調停素子２３８は、転送レジスタ２３１および補助転送レジスタ２３１Ａが同時に更新されることを防止する。

図４は、図３の実施形態と同じ機能を有する簡略化された実施形態を示している。図３の要素に匹敵する要素には、１００を加えた参照符号が付されている。

図３の実施形態の場合と同様に、同期化モジュール３３０は補助転送レジスタ３３１Ａを備えている。ここで、転送レジスタ３３１および補助転送レジスタ３３１Ａの両方のための制御チェーンは、１つのチェーンを形成するようにシーケンサ３３９によって互いに結合されている。この実施形態において、更なるエッジ感知素子３３５Ａは制御チェーンの一部である。

本実施形態において、転送レジスタ３３１，３３１Ａのための制御信号ＣＲは、以下の段階を繰り返し受ける。第１の段階の制御信号のＣＲ１は、リピータ３３４による能動事象の生成である。リピータは１つの事象をシーケンサ３３９へ送り、その後、シーケンサはこの事象を信号ＣＲ２により待機素子３３７へ送る。次の段階ＣＲ２において、能動事象は、待機素子３３７に伝えられ、転送レジスタ３３１の入力と出力との間で差が検出されると直ぐにエッジ感知素子３３５に対して段階３信号ＣＲ３として転送される。エッジ感知素子３３５は、クロック信号Ｗｃｌｋにおいて同期エッジが検出される場合には、段階３信号の能動的変化を段階４信号ＣＲ４へ転送する。この段階４信号により、転送レジスタ３３１は、第１のモジュール３１０によって与えられる新たなデータを受け入れる。転送レジスタ３３１は、段階５信号ＣＲ５によってこれに応答する。段階５信号ＣＲ５は、通常、段階４信号ＣＲ４の無条件に遅延されたバージョンである。シーケンサ３３９は、この信号を段階６信号ＣＲ６として補助エッジ感知素子３３５Ａに送り、補助エッジ感知素子３３５Ａは、クロック信号Ｒｃｌｋにおいて同期変化を検出すると、この信号を段階７信号ＣＲ７として送信する。信号ＣＲ７により、補助転送レジスタ３３１Ａは、新たなデータを転送レジスタ３３１から受け入れる。補助転送レジスタは、終了を示す信号ＣＲ８をシーケンサ３３９に対して供給し、これにより、この信号がリピータ３３４に送られる。リピータ３３４は、その後、次のラウンドで、段階１の制御信号ＣＲ１を生成する。この実施形態において、シーケンサ３３９は、転送レジスタ２３１および補助転送レジスタ２３１Ａが同時に更新されることを防止する。

図５は更に他の実施形態を示している。この実施形態は、データを第１のモジュール４１０からレジスタ４３１へ転送するための補助レジスタ４３１Ｂを備えている。選択されたタイミング信号は、第２の回路モジュール４２０からのクロック信号Ｒｃｌｋである。第１の回路モジュール４１０からのタイミング信号は書き込み要求信号Ｗｒｅｇである。

信号チェーンは、エッジ感知素子４３５に結合された第１の入力部ａとレジスタ４３１に結合された第１の出力部ｂとの間に調停素子４３８の第１のチャンネルを備えている。レジスタ４３１は、リピータ４３４に結合された制御出力部を有している。レジスタ４３１の制御入力部と制御出力部とは、一般的には直接に接続されており、あるいは、遅延機能を介して結合されていても良い。リピータ４３４は、待機素子４３７を介して、エッジ感知素子４３５の第１の入力部ａに対して結合されている。調停素子４３８の第２のチャンネルは、書き込み要求信号Ｗｒｅｑを受けるための第２の入力部ｃと、補助レジスタ４３１Ｂを制御するための制御信号を供給する第２の出力部ｄとを有している。補助レジスタ４３１Ｂは、随意的に、制御信号Ｗｒｅｑに応じて書き込み肯定応答信号Ｗａｃｋを第１の回路モジュール４１０に対して供給するための遅延素子を有している。また、書き込み肯定応答信号Ｗａｃｋは、遅延を伴うことなく第１の回路モジュール４１０に対して供給されても良い。

また、図３，４，５の実施形態は、消費電力量の増大を犠牲にして、待機素子を伴うことなく実施することもできる。

幾つかの回路は、Ｋｅｅｓ ｖａｎ Ｂｅｒｋｅｌ， ｓｅｒｉｅｓ＝「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｅｒｉｅｓ ｏｎ Ｐａｒａｌｌｅｌ Ｃｏｍｐｕｔａｔｉｏｎ」による「ハンドシェイク回路：｛ＶＬＳＩ｝プログラミングのための非同期アーキテクチャ」（ｖｏｌｕｍｅ ５， 「Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ」， １９９３年 １６２−１６３頁）において見出すことができる。Ｊｏｅｐ Ｋｅｓｓｅｌｓ， Ａｄ Ｐｅｅｔｅｒｓ， Ｓｕｋ−Ｊｉｎ Ｋｉｍ（編集：Ｊｏｒｇｅ Ｊｕａｎ Ｃｈｉｃｏ， Ｅｎｒｉｃｏ Ｍａｃｉｉ，）による論文「Ｂｒｉｄｇｉｎｇ Ｃｌｏｃｋ Ｄｏｍａｉｎｓ ｂｙ Ｓｙｎｃｈｒｏｎｉｚｉｎｇ ｔｈｅ Ｍｉｃｅ ｉｎ ｔｈｅ Ｍｏｕｓｅｔｒａｐ」（Ｐａｔｍｏｓ Ｉｎｃｓ， ｖｏｌｕｍｅ ２７９９， “１４１−１５０頁”， ２００３年９月）は、回路を同期させる幾つかの例について記載している。また、２段階ハンドシェイク信号伝達と４段階ハンドシェイク信号伝達との間での変換のためのモジュールも非同期回路設計の当業者に良く知られている。能動クロックエッジ、受動クロックエッジ、または、これらの両方は、データ有効要件に応じて、信号Ｓｔ１における非同期事象として機能することができる。

なお、本発明の保護範囲は、ここに記載された実施形態に限定されない。請求項の参照符号によっても本発明の保護範囲は限定されない。用語「備える（含む）」は、請求項において言及されている部分以外の部分を排除しない。要素の前にくる用語「１つの」は、そのような要素が複数あることを排除しない。本発明の一部を形作る手段は、専用のハードウェアの形態で或いはプログラマブル汎用プロセッサの形態で実現されても良い。本発明は、それぞれの新しい特徴または特徴の組み合わせの中に内在する。

本発明に係る回路を概略的に示している。 同期化モジュールの一実施形態を詳細に示している。 この実施形態の特定の実施形態を詳細に示している。 同期化モジュールの更なる実施形態を示している。 同期化モジュールの更なる実施形態を示している。 同期化モジュールの更に他の実施形態を示している。

符号の説明

１０ 第１の回路モジュール
２０ 第２の回路モジュール
３０ 同期化モジュール
３１、３３ レジスタ
３２ 制御回路
３４ リピータ
３５ エッジ感知素子
３８ 調停素子
１１０ 第１の回路モジュール
１２０ 第２の回路モジュール
１３１ 転送レジスタ
１３４ リピータ
１３５ エッジ感知素子
１３６ コンパレータ
１３７ 待機素子
２１０ 第１の回路モジュール
２２０ 第２の回路モジュール
２３１ 転送レジスタ
２３５ エッジ感知素子
２３８ 共有調停素子
３３０ 同期化モジュール
３３１ 転送レジスタ
３３４ リピータ
３３５ エッジ感知素子
３３９ シーケンサ
４１０ 第１の回路モジュール
４２０ 第２の回路モジュール
４３１ レジスタ
４３４ リピータ
４３５ エッジ感知素子
４３７ 待機素子
４３８ 調停素子

Claims (10)

1. 第１および第２の回路モジュールと同期化モジュールとを備え、前記第１および第２の回路モジュールが互いに同期せず且つ前記同期化モジュールによって結合される回路であって、
   前記同期化モジュールは、
   −前記２つの回路モジュール間で通信されるデータを記憶するための転送レジスタと、 −前記第１および第２の回路モジュールからの各タイミング信号（Ｓｔ１，Ｓｔ２）に応じて前記レジスタを制御するための制御回路と、
   を備え、
   前記制御回路は、前記転送レジスタのための制御信号（ＣＲ）を生成する制御チェーンを備え、この制御チェーンは、
   −反転によって、前記制御信号の値に変化あるいは遷移を生じさせるためのリピータと、
   −選択された１つのタイミング信号の変化が検出されるまで、前記制御信号の値の変化を遅らせるための少なくとも１つのエッジ感知素子と、
   を少なくとも含んでいる、回路。
2. 前記転送レジスタの入力と出力との間の差を検出するときに差分信号（ΔＤ）を生成するためのコンパレータを更に備え、前記制御チェーンは、差が検出されるまで前記制御信号における能動的変化を遅らせるための待機素子を更に備えている、請求項１に記載の回路。
3. 前記制御チェーンが調停素子を更に備え、前記調停素子は、少なくとも第１および第２の信号フローを案内するための各チャンネルを有するとともに、前記第１および第２の信号フローにおける通過能動事象間を調停するようにアレンジされており、第１のチャンネルは、前記エッジ感知素子の出力部と前記リピータの入力部との間にアレンジされている、請求項１または２に記載の回路。
4. 選択された前記タイミング信号が前記第１の回路モジュールからのクロック信号（Ｗｃｌｋ）であり、前記第２の回路モジュールからのタイミング信号がアクセス要求信号（Ｒｒｅｑ）であり、前記調停素子の第２のチャンネルは、前記アクセス要求信号（Ｒｒｅｑ）を受けるための第１の入力部と、アクセス肯定応答信号（Ｒａｃｋ）を前記第２の回路モジュールに対して供給するための第１の出力部とを有している、請求項３に記載の回路。
5. データを前記第１の回路モジュールから前記レジスタへ転送するための補助レジスタを更に備え、選択された前記タイミング信号が前記第２の回路モジュールからのクロック信号（Ｒｃｌｋ）であり、前記第１の回路モジュールからのタイミング信号が書き込み要求信号（Ｗｒｅｑ）であり、前記調停素子の第２のチャンネルは、前記書き込み要求信号を受けるための第２の入力部（ｃ）と、前記補助レジスタを制御するための制御信号を供給する第２の出力部（ｄ）とを有している、請求項３に記載の回路。
6. 選択された前記タイミング信号が前記第１の回路モジュールからのクロック信号（Ｗｃｌｋ）であり、回路は、データを前記転送レジスタから前記第２の回路モジュールへ転送するための補助レジスタを有するとともに、前記第２の回路モジュールからのタイミング信号（Ｒｃｌｋ）において変化が検出されるまで前記補助レジスタのための制御信号の変化を遅らせる更なるエッジ感知素子を有している、請求項１または２に記載の回路。
7. 前記更なるエッジ感知素子が前記制御チェーンの一部である、請求項６に記載の回路。
8. 前記更なるエッジ感知素子は、前記制御チェーンに結合された更なる制御チェーンの一部である、請求項６に記載の回路。
9. 前記同期化モジュールは、データを前記第１の回路モジュールから前記第２の回路モジュールへ転送するための第１の転送レジスタと、データを前記第２の回路モジュールから前記第１の回路モジュールへ転送するための第２の転送レジスタとを有し、これらの転送レジスタが同じ制御信号（ＣＲ）によって制御される、請求項１または２に記載の回路。
10. 同期化モジュールを使用して第１の回路モジュールと第２の回路モジュールとの間でデータを転送するための方法であって、前記第１および第２の回路モジュールが互いに同期せず且つ前記同期化モジュールによって結合される方法において、
    −前記第１の回路モジュールから前記第２の回路モジュールへ転送されるデータをレジスタ内に一時的に記憶するステップと、
    −制御信号を生成するための制御チェーンを備える制御回路により、前記第１および第２の回路モジュールからのそれぞれのタイミング信号に応じて前記レジスタを制御するステップと、
    を備え、
    −反転によって、前記制御信号の値に変化あるいは遷移がもたらされ、
    −前記制御信号の値の変化は、選択された１つのタイミング信号の変化が検出されるまで遅らされる、
    方法。

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