JP5459807B2 - マルチプロセッサデータ処理システムにおけるデバッグシグナリング - Google Patents
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Description
項目1は、第1のプロセッサと、第2のプロセッサと、第1のプロセッサに接続された第1のクロックと、第2のプロセッサに接続された第2のクロックと、第1のプロセッサおよび第2のプロセッサに接続された第3のクロックと、を備えるシステムである。第1のプロセッサは、第3のクロックを受信するように接続されたデバッグ回路と、第1のクロックを受信するように接続された同期化回路であって、デバッグモードに入るための第1の要求を受信し、第1の同期化デバッグ開始要求信号を供給する、同期化回路と、第2のプロセッサから第2の同期化デバッグ開始要求信号を受信するための入力とを備える。第1の同期化デバッグ開始要求信号は第1のクロックに対して同期化されており、第1のプロセッサは、第1の同期化デバッグ開始要求信号および第2の同期化デバッグ開始要求信号の両方がアサートされるまで、デバッグモードに入ることを待機する。項目2は、項目1のシステムを含み、第3のクロックは第1のクロックに対して同期されていない。項目3は、項目2のシステムを含み、第2のクロックは第2のクロックに対して同期されていない。項目4は、項目1のシステムを含み、デバッグ回路はデバッグ要求レジスタビットを備え、デバッグ要求レジスタビットのアサートに応答して、デバッグモードに入るための第1の要求は、同期化回路に対し供給される。項目5は、項目1のシステムを含み、第1のプロセッサは第1のプログラムカウンタを備え、第2のプロセッサは第2のプログラムカウンタを備え、第1のプロセッサ及び第2のプロセッサがデバッグモードにあるとき、同時に第1のプロセッサは第1のプログラムカウンタをインクリメントし、第2のプロセッサは第2のプログラムカウンタをインクリメントする。項目6は、項目1のシステムを含み、第1のプロセッサおよび第2のプロセッサはデバッグモードに入り、該デバッグモード中、ロックステップ方式により同じ命令を実行する。項目7は、項目1のシステムを含み、第1のプロセッサおよび第2のプロセッサはデバッグモードに入り、該デバッグモード中、同じ命令を実行し、第1のプロセッサによる前記同じ命令の実行は、第2のプロセッサによる前記同じ命令の実行と比較して、第1のクロックにおける10サイクル以下だけスキューされる。項目8は、項目1のシステムを含み、同期化回路はデバッグモードから出るための要求をデバッグ回路から受信し、第1の同期化されたデバッグ終了コマンド信号を供給し、第1の同期化されたデバッグ終了コマンド信号は第1のクロックに対して同期化されており、第1のプロセッサはさらに、第1の同期化デバッグ開始要求信号を第1のプロセッサから第2のプロセッサに転送するための第1の出力と、第1の同期化デバッグ終了命令信号を第1のプロセッサから第2のプロセッサに転送するための第2の出力と、第2の同期化デバッグ終了命令信号を第2のプロセッサから受信するための入力とを備え、第1のプロセッサは、第1の同期化されたデバッグ終了コマンド信号および第2の同期化されたデバッグ終了コマンド信号の両方がアサートされるまで、デバッグモードを出ることを待機する。項目9は、項目1のシステムを含み、第2のプロセッサは、第3のクロックを受信するように接続されたデバッグ回路と、第2のクロックを受信するように接続された同期化回路であって、デバッグモードに入るための第2の要求を受信し、第2の同期化デバッグ開始要求信号を第1のプロセッサに供給する、同期化回路と、第1のプロセッサから第1の同期化デバッグ開始要求信号を受信するための入力とを備える。項目10は、項目9のシステムを含み、第2のプロセッサは、第1の同期化デバッグ開始要求信号および第2の同期化デバッグ開始要求信号の両方がアサートされるまで、デバッグモードに入ることを待機する。
Claims (5)
- 第1のプロセッサと、
第2のプロセッサと、
第1のプロセッサに接続された第1のクロックと、
第2のプロセッサに接続された第2のクロックと、
第1のプロセッサおよび第2のプロセッサに接続されるとともに第1のクロックに対して同期されていない第3のクロックと、を備えるシステムにおいて、
第1のプロセッサは、
第3のクロックを受信するように接続されたデバッグ回路と、
第1のクロックを受信するように接続された同期化回路であって、第3のクロックに対して同期されているデバッグモードに入るための第1の要求を受信し、第1の同期化デバッグ開始要求信号を供給する、同期化回路と、
第2のプロセッサから第2の同期化デバッグ開始要求信号を受信するための入力と、を備え、
第1の同期化デバッグ開始要求信号は第1のクロックに対して同期化されており、
第1のプロセッサは、第1の同期化デバッグ開始要求信号および第2の同期化デバッグ開始要求信号の両方がアサートされるまで、デバッグモードに入ることを待機する、システム。 - デバッグ回路はデバッグ要求レジスタビットを備え、デバッグ要求レジスタビットのアサートに応答して、デバッグモードに入るための第1の要求は、同期化回路に対し供給される、請求項1に記載のシステム。
- 第1のプロセッサおよび第2のプロセッサはデバッグモードに入り、該デバッグモード中、ロックステップ方式により同じ命令を実行する、請求項1に記載のシステム。
- 同期化回路はデバッグモードから出るための要求をデバッグ回路から受信し、第1の同期化されたデバッグ終了コマンド信号を供給し、第1の同期化されたデバッグ終了コマンド信号は第1のクロックに対して同期化されており、第1のプロセッサはさらに、
第1の同期化デバッグ開始要求信号を第1のプロセッサから第2のプロセッサに転送するための第1の出力と、
第1の同期化デバッグ終了命令信号を第1のプロセッサから第2のプロセッサに転送するための第2の出力と、
第2の同期化デバッグ終了命令信号を第2のプロセッサから受信するための入力とを備え、
第1のプロセッサは、第1の同期化されたデバッグ終了コマンド信号および第2の同期化されたデバッグ終了コマンド信号の両方がアサートされるまで、デバッグモードを出ることを待機する、請求項1に記載のシステム。 - 第1のクロックを用いてデバッグ回路の第1の部分にクロックを供給する工程と、
第2のクロックを用いてデバッグ回路の第2の部分にクロックを供給する工程であって、第1のクロックは第2のクロックに対して同期されていない工程と、
デバッグモードに入るための第1の要求をデバッグ回路の第1の部分から同期化回路に転送する工程であって、デバッグモードに入るための第1の要求は第2のクロックに対して同期されていない工程と、
第1のプロセッサが、第1の同期化デバッグ開始要求を生成するために、デバッグモードに入るための第1の要求を第2のクロックと同期させる工程と、
第1のプロセッサが、第2のプロセッサから受信されている第2の同期化デバッグ開始要求を監視する工程と、
第1のプロセッサが、第1の同期化デバッグ開始要求および第2の同期化デバッグ開始要求の両方がアサートされるまで、デバッグモードに入ることを待機する工程と、を含む方法。
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