JP4939794B2 - 薄膜トランジスタ表示板及びその製造方法 - Google Patents

薄膜トランジスタ表示板及びその製造方法 Download PDF

Info

Publication number
JP4939794B2
JP4939794B2 JP2005311701A JP2005311701A JP4939794B2 JP 4939794 B2 JP4939794 B2 JP 4939794B2 JP 2005311701 A JP2005311701 A JP 2005311701A JP 2005311701 A JP2005311701 A JP 2005311701A JP 4939794 B2 JP4939794 B2 JP 4939794B2
Authority
JP
Japan
Prior art keywords
conductive film
electrode
film
ito
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005311701A
Other languages
English (en)
Other versions
JP2006133769A (ja
Inventor
制 勳 李
成 鎭 金
希 駿 金
敞 午 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006133769A publication Critical patent/JP2006133769A/ja
Application granted granted Critical
Publication of JP4939794B2 publication Critical patent/JP4939794B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は薄膜トランジスタ表示板及びその製造方法に関する。
液晶表示装置は、現在最も広く用いられている平板表示装置の一つであって、電界生成電極が形成されている二枚の表示板とその間に挿入されている液晶層とからなり、電極に電圧を印加して液晶層の液晶分子を再配列することによって液晶層を通過する光の透過率を調節する表示装置である。
液晶表示装置の中でも現在の主流は、電界生成電極が二つの表示板にそれぞれ備えられているものである。この中でも一つの表示板には複数の画素電極が行列状に配列され、もう一つの表示板には一つの共通電極が表示板全面を覆っている構造の液晶表示装置が主流である。この液晶表示装置における画像表示は、各画素電極に別途の電圧を印加することによって行われる。このために、画素電極に印加される電圧をスイッチングするための三端子素子である薄膜トランジスタを各画素電極に接続し、この薄膜トランジスタを制御するための信号を伝達するゲート線と画素電極に印加される電圧を伝達するデータ線とを表示板に設ける。
このような液晶表示装置用表示板は、複数個の導電層と絶縁層が積層された層状構造を有する。ゲート線、データ線及び画素電極は、互いに異なる導電層（以下、各々ゲート導電体、データ導電体及び画素導電体という。）で作られて、絶縁層により分離されており、下から順次に配置されるのが一般的である。
ところが、このような層状構造で画素電極を形成した後、半導体の露出したチャンネル部を保護し、不純物を除去するためにＨ２洗浄を行う場合、Ｈ２洗浄時に画素電極をなすIZO（indium zinc oxide）またはITO（indium tin oxide）物質内の金属成分が反応して不透明金属が析出される。このように析出された金属は、画素電極の表面に付着し、その結果、画素の透過率を低下させる原因となる。
これを防ぐため、Ｈ２洗浄を行わない場合には、漏洩電流などの発生によって薄膜トランジスタの電気的特性が低下する問題点が発生する。
また、IZOまたはITOからなる透明電極上に窒化膜（SiNx）を蒸着する場合にも、窒化膜蒸着時に投入されるＨ２またはＳｉＨ４ガスによって、IZOまたはITO物質内の金属成分が反応して不透明金属が析出される。
本発明の目的は、Ｈ２洗浄を行っても画素の透過率を確保できる薄膜トランジスタ表示板及びその製造方法を提供することである。
また、本発明の他の目的は、透明電極上に窒化膜を蒸着した場合にも画素の透過率を確保できる薄膜トランジスタ表示板及びその製造方法を提供することである。
前記の目的を達成するための本発明による薄膜トランジスタ表示板は、基板と、基板上に形成され、絶縁されて交差するゲート線及びデータ線と、ゲート線とデータ線と接続されている薄膜トランジスタと、薄膜トランジスタと接続されている画素電極とを備えており、画素電極は、窒素を含む透明な第２導電膜と、当該第２導電膜の下部にITOまたはIZOからなる第１導電膜とを有し、前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜の金属の析出を防ぐ。
前記薄膜トランジスタは、ゲート線と接続されているゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上に形成されてゲート電極と重畳する半導体と、半導体上に形成されてデータ線と接続されているソース電極と、半導体上に形成されてソース電極とゲート電極を中心に対向するドレイン電極とを備える。
また、ソース電極、データ線及びドレイン電極上に形成され、ソース電極及びドレイン電極の間の半導体を露出する開口部とドレイン電極を露出する第１コンタクトホール（接触孔）を有する層間絶縁膜をさらに備えており、画素電極は、層間絶縁膜上に形成され、第１コンタクトホールを介してドレイン電極と接触している。
また、画素電極は、線状からなる複数個の第１部分と第１部分及びドレイン電極と接続されている第２部分とを有することができる。
また、薄膜トランジスタ表示板は、画素電極の第１部分と平行でかつ交互に形成されている維持電極をさらに備える。
また、データ線、ソース電極及びドレイン電極は、下部導電膜と上部導電膜を有し、第１コンタクトホールは、ドレイン電極の下部導電膜の一部及び隣接したゲート絶縁膜を露出する。
また、ドレイン電極の上部膜の少なくとも一部の境界が、第１コンタクトホールの一部の境界と一致している。
また、開口部を覆う保護膜をさらに有することができる。
また、保護膜上に形成されている間隔材をさらに有することができる。
また、保護膜が窒化ケイ素からなることが好ましい。
また、下部導電膜がクロムからなり、上部導電膜がアルミニウムまたはアルミニウム合金からなることが好ましい。
前記の他の目的を達成するための本発明による薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成する段階、ゲート線を覆うゲート絶縁膜を形成する段階、ゲート絶縁膜上に半導体を形成する段階、ゲート絶縁膜または半導体上部にデータ線及びドレイン電極を形成する段階、ドレイン電極と接続される画素電極を形成する段階を含み、画素電極の形成は、ITOまたはIZOからなる導電膜を形成し、当該導電膜上に窒素を含む透明な導電物質を蒸着した後、パターニングする段階を含み、前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ。
ここで画素電極を形成した後、露出した半導体をＨ２を使用して洗浄する段階をさらに有することができる。
また、本発明の薄膜トランジスタの製造方法は、基板上にゲート線を形成する段階と、ゲート線上にゲート絶縁膜及び非晶質シリコン膜を連続して積層する段階と、半導体上に下部導電膜と上部導電膜を蒸着する段階と、上部導電膜、下部導電膜及び非晶質シリコン膜をパターニングして導電体パターン及び半導体を形成する段階と、導電体パターン及び半導体上に層間絶縁膜を形成する段階と、層間絶縁膜の所定領域をエッチングして導電体パターンの上部導電膜を露出する第１部分と第２部分を露出させる段階と、第１及び第２部分の上部導電膜を除去して下部導電膜を露出させる段階と、第２部分の下部導電膜を除去して半導体の一部を露出させ、ソース電極及びドレイン電極を完成する段階と、層間絶縁膜上にITOまたはIZOからなる導電膜を形成し、当該導電膜上に窒素を含む透明な導電物質を蒸着した後にパターニングして第１部分の下部導電膜と接続する画素電極を形成する段階と、露出した半導体をＨ２洗浄する段階と、露出した半導体を覆う第１絶縁膜を形成する段階とを含み、前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ。
この製造方法において、絶縁基板上に維持電極線を形成する段階をさらに含むことができる。
また、第１絶縁膜上に第１絶縁物質と他の絶縁物質を蒸着して第２絶縁膜を形成する段階、エッチング工程で第２及び第１絶縁膜をエッチングして間隔材及び保護膜を形成する段階を含むことができる。
また、層間絶縁膜エッチング段階において、上部導電膜の第１部分とこれに隣接したゲート絶縁膜を共に露出する。
また、画素電極を形成する段階において、下部導電膜の第１部分と露出したゲート絶縁膜を共に覆って画素電極を形成する。
また、上部導電膜はクロムで形成し、下部導電膜はAlまたはAl合金で形成することが好ましい。
また、非晶質シリコン膜は真性非晶質シリコン膜と不純物がドーピングされた非晶質シリコン膜を有し、下部導電膜除去後に不純物非晶質シリコン膜の露出した部分を除去する段階をさらに含むことができる。
また、透明な導電物質はITONまたはIZONで形成することが好ましい。
また、透明な導電物質はITO／ITONまたはIZO／IZONで形成することが好ましい。ここで、ITONまたはIZONはITOまたはIZOを窒化して形成することが好ましい。また、ITONまたはIZONは５０〜１００Åの厚さに形成することが好ましい。
また、本発明による薄膜トランジスタ表示板は、基板と、基板上に形成されている複数のゲート線と、基板上に形成され窒素を含む透明な第２導電体と、当該第２導電膜の下部にITO、IZOまたはa−ITOからなる第１導電膜とを有する複数の共通電極と、ゲート線及び共通電極上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されている半導体層と、半導体層上に形成され、ソース電極を有するデータ線及びソース電極と対向しているドレイン電極と、前記ドレイン電極と接続され共通電極と重畳している複数の画素電極とを備え、前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜がa-ITOからなるときa-ITONからなり、前記第１導電膜の金属の析出を防ぐことが好ましい。
また、共通電極は、画素電極の間で連続的な面からなることが好ましい。
また、透明な導電体はITON、IZONまたはa−ITONからなり、ITON、IZONまたはa−ITONの厚さが１０乃至３０００Åの範囲であることが好ましい。
また、透明な導電体はITO/ITON、IZO/IZON、またはa−ITO/a−ITONの二重層からなり、前記ITON、IZONまたはa−ITONの厚さが１０乃至１０００Åの範囲であることが好ましい。
また、ITON、IZONまたはa−ITONに含まれた窒素の含量が０.００１at％乃至９０at％であることが好ましい。
また、半導体層は、ソース電極とドレイン電極との間の部分を除く領域に、データ線及びドレイン電極と実質的に同一な平面形状に形成されることが好ましい。
また、一つの画素は少なくとも一つの画素電極と共通電極からなり、共通電極は隣接した画素の共通電極と接続されていることが好ましい。
また、共通電極及び画素電極との間に生じる電場が放物線状電気力線であり、電気力線が共通電極または画素電極の上で垂直及び水平成分を有することが好ましい。
また、画素電極間の共通電極の線幅が画素電極の線幅より大きいことが好ましい。
また、画素電極と共通電極が一部重畳して、ストレージキャパシタを構成することが好ましい。
また、本発明による薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成する段階と、基板上にITO、IZOまたはa−ITOからなる第１導電膜を形成し、当該導電膜上に窒素を含む透明な第２導電膜を形成して共通電極を形成する段階と、ゲート線及び共通電極上にゲート絶縁膜、半導体層及び導電層を順次に積層する段階と、導電層及び半導体層をエッチングしてソース電極を備えるデータ線、ソース電極と所定の間隔を置いて対向するドレイン電極、及びこれら下部の半導体パターンを形成する段階と、ドレイン電極と接続される画素電極を形成する段階とを含み、画素電極は共通電極の一部と重畳し、前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜がa-ITOからなるときa-ITONからなり、前記第１導電膜の金属の析出を防ぐことが好ましい。
また、透明な導電体はITON、IZONまたはa−ITONで形成し、ITON、IZONまたはa−ITONは窒素雰囲気でスパッタリング方法でITO、IZOまたはa−ITOを蒸着して形成することが好ましい。
また、ITON、IZONまたはa−ITONは、１０乃至３０００Åの厚さに形成することが好ましい。
また、透明な導電体はITO/ITON、IZO/IZONまたはa−ITO/a−ITONの二重層で形成することが好ましい。
また、共通電極を形成する段階は、IZO、ITOまたはa−ITOを蒸着して第１導電膜を形成する段階、窒素気体を注入し、反応スパッタリング工程を行って、第１導電膜上にIZON、ITONまたはa−ITONからなる第２導電膜を形成する段階を含むことが好ましい。
また、共通電極を形成する段階は、ITO、IZOまたはa−ITOを蒸着して第１導電膜を形成する段階、NH3プラズマ処理を行って第１導電膜上にIZON、ITONまたはa−ITONからなる第２導電膜を形成する段階を含むことが好ましい。
また、ITON、IZONまたはa−ITONは、１０乃至１０００Åの厚さに形成することが好ましい。
また、本発明の他の実施形態に係る薄膜トランジスタ表示板の製造方法は、透明導電膜を形成する段階と、透明導電膜を窒化処理する段階と、透明導電膜上に絶縁膜を形成する段階とを含むことが好ましい。
本発明では、窒素を含む透明な導電物質で画素電極を形成し、Ｈ２洗浄時に画素電極が還元されて金属が表面に析出される現象を除去し、高品質の薄膜トランジスタ表示板を提供する。
また、共通電極をIZON、ITONまたはa−ITONで形成したり、ITO/ITON、IZO/IZONまたはa−ITO/a−ITONの二重層で形成することによって、共通電極上に窒化膜を蒸着する場合、窒化膜蒸着時に投入されるＨ２またはＳｉＨ４ガスによってIZO、ITOまたはa−ITO物質内の金属成分が還元されてSnまたはZｎが析出されるのを防ぐことができる。
添付した図面を参照して、本発明の実施形態を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な形態で実現することができ、ここで説明する実施形態に限定されない。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一な参照符号を付けている。層、膜、領域、板などの部分が、他の部分の「上に」あるとする時、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。ある部分が他の部分の「すぐ上に」あるとする時、これは中間に他の部分がない場合を意味する。
以下、本発明の実施例形態に係る薄膜トランジスタ表示板及びその製造方法について図面を参照して詳細に説明する。
まず、図１、図２Ａ及び図２Ｂを参照して、本発明の好適な一実施形態に係る薄膜トランジスタ表示板について詳細に説明する。
図１は、本発明の一実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図であり、図２Ａ及び図２Ｂは、図１の薄膜トランジスタ表示板をIIA−IIA線及びIIB−IIB線に沿って切断した断面図である。
絶縁基板１１０上にゲート信号を伝達する複数のゲート線１２１が形成されている。ゲート線１２１は主に横方向に延びており、各ゲート線１２１の一部が上方に突出して複数のゲート電極１２４をなす。
ゲート線１２１は、物理的な性質が異なる二つの膜、つまり下部膜とその上の上部膜とを有する。上部膜は、ゲート信号の遅延や電圧降下を減らすことができるように低い比抵抗（resistivity）の金属、例えばアルミニウム（Al）やアルミニウム合金などのアルミニウム系金属からなる。下部膜は、他の物質、特にITO（indium tin oxide）またはIZO（indium zinc oxide）との物理的、化学的、電気的な接触特性が優れた物質、例えばモリブデン（Mo）、モリブデン合金（例：モリブデン−タングステン（MoW）合金）、クロム（Cr）などからなる。
下部膜と上部膜との組み合わせの好適な例として、Cr/Al、Cr/Al−Nd合金などのように互いに異なるエッチング条件でエッチングされる二つの層が挙げられる。図２Ａ及び図２Ｂにおいて、ゲート電極１２４の下部膜と上部膜とは各々図面符号１２４p、１２４qで示し、他の部分との接触のためのゲート線１２１の端部１２９の下部膜と上部膜とは各々図面符号１２９p、１２９qで示しており、端部１２９の上部膜１２９qの一部が除去され下部膜１２９pを露出している。
ゲート線１２１の側面はテーパ状に形成され、テーパ形態は、これらの上に形成される層が密着し易くする。
ゲート線１２１上には、窒化ケイ素（SiNx）などからなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上部には、水素化非晶質シリコン（非晶質シリコンはa−Siと略称する。）などからなる複数の線状半導体１５１が形成されている。線状半導体１５１は主に縦方向に延びており、ここから複数の突出部（extension）１５４がゲート電極１２４に向けて延びている。
半導体１５１上部には、シリサイド（silicide）またはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質からなる複数の線状及び島状オーミック接触部材（ohmic contact）１６１、１６５が形成されている。線状接触部材１６１は、複数の突出部１６３を有しており、この突出部１６３と島状接触部材１６５は対をなして半導体１５１の突出部１５４上に位置している。
半導体１５１とオーミック接触部材１６１、１６５の側面も傾斜されており、その傾斜角は３０〜８０度である。
オーミック接触部材１６１、１６５上には、各々複数のデータ線１７１と複数のドレイン電極１７５とが形成されている。
データ線１７１は、主に縦方向に延びてゲート線１２１と交差し、データ電圧を伝達する。
各データ線１７１からドレイン電極１７５の両側に延びた複数の枝がソース電極１７３をなす。一対のソース電極１７３とドレイン電極１７５は互いに分離されている。ゲート電極１２４、ソース電極１７３及びドレイン電極１７５は、半導体１５１の突出部１５４と共に薄膜トランジスタ（ＴＦＴ）をなし、薄膜トランジスタのチャンネルはソース電極１７３とドレイン電極１７５の間の突出部１５４に形成される。
また、データ線１７１も下部導電体１７１pとその上に位置した上部導電体１７１qとからなり、ドレイン電極１７５も下部導電体１７５pとその上に位置した上部導電体１７５qとからなる。
ゲート線１２１の場合と同様に、下部導電体１７１p、１７５pと上部導電体１７１q、１７５qの組み合わせの好適な例としては、Cr/Al、Cr/Al−Nd合金などのように、互いに異なるエッチング条件でエッチングされる二つの層が挙げられる。図２Ａ及び図２Ｂにおいて、ソース電極１７３の下部膜と上部膜は、各々図面符号１７３p、１７３qで示し、他の部分との接触のためのデータ線１７１の端部１７９の下部膜と上部膜は、各々図面符号１７９p、１７９qで示しており、端部１７９の上部膜１７９qの一部が除去され下部膜１７９pを露出している。
データ線１７１及びドレイン電極１７５の下部膜１７１p、１７５pと上部膜１７１q、１７５qもゲート線１２１と同様にその側面が約３０〜８０度各々傾斜されている。
オーミック接触部材１６１、１６５は、その下部の半導体１５１とその上部のデータ線１７１及びドレイン電極１７５の間にのみ存在し、これらの間の接触抵抗を低くする役割を果たす。半導体１５１は、薄膜トランジスタが配される突出部１５４を除いて、データ線１７１、ドレイン電極１７５及びその下部のオーミック接触部材１６１、１６５と実質的に同一な平面形状を有している。
データ線１７１及びドレイン電極１７５上部には、平坦化特性が優れてかつ感光性を有する有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるa−Si:C:O、a−Si:O:Fなどの低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる層間絶縁膜８０１が形成されている。
層間絶縁膜８０１には、データ線１７１の端部１７９及びドレイン電極１７５、並びにドレイン電極１７５に隣接したゲート絶縁膜１４０を各々露出させる複数のコンタクトホール１８２、１８５が備えられており、ゲート絶縁膜１４０と共にゲート線１２１の端部１２９を露出させる複数のコンタクトホール１８１が備えられている。さらに、層間絶縁膜８０１は半導体１５１の突出部１５４の一部を露出させる開口部１８９を有する。
コンタクトホール１８１、１８５、１８２は、ゲート線１２１、ドレイン電極１７５及びデータ線１７１の端部１２９、１７９の下部膜１２９p、１７５p、１７９pのみを露出させ、その境界が上部膜１２９p、１７５p、１７９pの境界と一致している。なお、コンタクトホール１８５は、ドレイン電極の下部膜１７５p及び隣接したゲート絶縁膜１４０を露出させる。
層間絶縁膜８０１上には、複数の画素電極１９１及び複数の接触補助部材８１、８２が形成されており、これらはIZOの透明な導電物質からなる。この場合、ドレイン電極１７５と画素電極１９１が接続されるコンタクトホール１８５が、ドレイン電極１７５の境界線と隣接したゲート絶縁膜１４０まで広く形成されているめ、ドレイン電極の上部膜１７５qが過エッチングによってアンダーカットされるのを防ぐことができる。従って、ゲート絶縁膜１４０上にも形成されている画素電極１９１とドレイン電極の下部膜１７５pの間に接触する面積が広いため、接触不良が生じるのを防止することができる。
画素電極１９１はコンタクトホール１８５を介してドレイン電極１７５と物理的・電気的に接続されて、ドレイン電極１７５からデータ電圧の印加を受ける。ここで画素電極１９１は、IZON（indium zinc oxide nitride）またはITON（indium tin oxide nitride）の単層からなるか、IZO（indium zinc oxide）またはITO（indium tin oxide）からなる第１導電膜１９１a上にIZONまたはITON膜を有する第２導電膜１９１bの二重膜からなることが好ましい。
なお、層間絶縁膜８０１を低誘電率の有機物質で形成する場合、画素電極１９１の境界線がデータ線１７１及びゲート線１２１上に位置するように形成することができる。また、データ電圧が印加された画素電極１９１は、共通電圧の印加を受ける他の表示板（図示せず）の共通電極（図示せず）と共に電場を生成することによって、二つの電極間の液晶分子を再配列する。
画素電極１９１と共通電極はキャパシタ（以下、液晶キャパシタと言う。）をなして薄膜トランジスタがターンオフされた後にも印加された電圧を維持し、電圧維持能力を強化するため液晶キャパシタと並列に接続された他のキャパシタを設けており、それをストレージキャパシタと称する。ストレージキャパシタは、画素電極１９１とこれに隣接した他のゲート線１２１（これを前段ゲート線と言う。）や別途形成された維持電極などが重畳するなどして形成される。維持電極はゲート線１２１と同一層で形成され、ゲート線１２１と分離されて共通電圧などの電圧の印加を受ける。ストレージキャパシタの静電容量、つまり保持容量を増やすため、重畳部分の面積を大きくしたり、画素電極１９１と接続され前段ゲート線または維持電極と重畳する導電体を層間絶縁膜８０１の下に設けて、両者間の距離を近くすることができる。
接触補助部材８１、８２は、コンタクトホール１８１、１８２を介してゲート線の端部１２９及びデータ線の端部１７９と各々接続される。接触補助部材８１、８２は、ゲート線１２１及びデータ線１７１の各端部１２９、１７９と外部装置との接着性を補完し、これらを保護する役割を果たすものであって、必須ではなく、これらの適用は選択可能である。
最後に、層間絶縁膜８０１及び半導体の突出部１５４に露出された部分の上には、窒化ケイ素などからなる保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。また、保護膜１８０上には、保護膜１８０と同一な平面パターンからなる間隔材３２０が形成されている。間隔材３２０は、液晶表示装置の二つの表示板間の間隔を一定に維持する。
以下、図１、図２Ａ及び図２Ｂに示された液晶表示装置用薄膜トランジスタ表示板を本発明の一実施形態よって製造する方法について、図３乃至図１２Ｂと、図１、図２Ａ及び図２Ｂを参照して詳細に説明する。
まず、図３、図４Ａ及び図４Ｂに示されるように、透明なガラスなどの絶縁基板１１０上に、複数のゲート電極１２４を有する複数のゲート線１２１をフォトエッチング工程で形成する。ゲート線１２１は、下部膜１２４p、１２９pと上部膜１２４q、１２９qの二重膜からなり、下部膜１２４p、１２９pは約５００Åの厚さのCr、上部膜１２４q、１２９qは約１，０００Å乃至３，０００Å、好ましくは２，５００Å程度の厚さのAlからなる。
この時、基板上部にゲート駆動回路を直接形成する場合には、ゲート線と同一な層のゲート駆動回路の一部も共に形成する。
図５、図６Ａ及び図６Ｂに示されるように、ゲート絶縁膜１４０、真性非晶質シリコン層、不純物非晶質シリコン層を化学気相蒸着法（ＣＶＤ）で、下部金属膜及び上部金属膜をスパッタリング法などで連続して積層した後、上部及び下部金属膜、不純物非晶質シリコン層及び真性非晶質シリコン層の４つの層をフォトエッチングし、複数の上部及び下部導電体１７４q、１７４p、複数の不純物半導体パターン１６４と複数の突出部１５４を各々有する複数の線状真性半導体１５１を形成する。
ゲート絶縁膜１４０の材料として窒化ケイ素が好適であり、積層温度が２５０〜５００℃、厚さが２，０００〜５，０００Å程度であることが好ましい。真性半導体１５１及び不純物半導体１６４の厚さは各々５００Å乃至１，５００Å、３００Å乃至６００Å程度であることが好ましい。下部導電体１７４pは約５００Åの厚さのCr、上部導電体１７４qは約１，０００Å乃至３，０００Å、好ましくは２，５００Å程度の厚さのAlからなる。上部導電体１７４qの標的材料としては、アルミニウムまたは２atomic％のNdを含むAl−Nd合金が適しており、スパッタリング温度は１５０℃程度が好ましい。
次に図７、図８Ａ及び図８Ｂに示されるように、３，０００Å以上の厚さを有する層間絶縁膜８０１を積層し、その上に感光膜４０を形成した後、ゲート絶縁膜１４０と共に乾式エッチングして、複数のコンタクトホール１８１、１８２、１８５及び複数の開口部１８９を形成する。コンタクトホール１８１は、ゲート線１２１の端部１２９の上部膜１２９qを露出し、コンタクトホール１８２、１８５と開口部１８９は上部導電体１７４qの一部、つまり図１、図２Ａ及び図２Ｂによれば、データ線１７１の端部１７９の一部、ドレイン電極１７５の一部及び隣接したゲート絶縁膜１４０、並びにソース電極１７３とドレイン電極１７５の一部、及びこれら１７３、１７５の間の領域を各々露出する。この時、コンタクトホール１８５及び開口部１８９を当該部位の層間絶縁膜８０１をスリット露光を用いたパターニングで形成することによって、コンタクトホール１８５内で露出したゲート絶縁膜１４０が過エッチングされ、下部導電体１７４pの下部までアンダーカットされるのを防止することができる。
即ち、コンタクトホール１８１は、当該部位の層間絶縁膜８０１及びゲート絶縁膜１４０上の感光膜４０を完全露光及び現像し、コンタクトホール１８１が形成される部分の層間絶縁膜８０１及びゲート絶縁膜１４０を第１エッチングして形成する。この時、コンタクトホール１８５及び開口部１８９は、当該部位の層間絶縁膜８０１上の感光膜４０をスリット露光及び現像することによって、感光膜を薄い厚さで残してコンタクトホール１８５及び開口部１８９が形成される部分の層間絶縁膜８０１がエッチングされないようにする。そして、エッチングバック（etch back）工程によって薄い厚さを有する感光膜を除去してコンタクトホール１８５及び開口部１８９が形成される部分の層間絶縁膜８０１が露出し、第２エッチングを行ってコンタクトホール１８５及び開口部１８９が形成される部分の層間絶縁膜８０１のみを除去してコンタクトホール１８５及び開口部１８９を形成する。従って、ゲート線１２１の端部１２９の上部膜１２９qが露出するように第１エッチングによって層間絶縁膜８０１及びゲート絶縁膜１４０がエッチングされる時、コンタクトホール１８５及び開口部１８９が形成される部分の層間絶縁膜８０１がエッチングされないようにすることで、コンタクトホール１８５及び開口部１８９が形成される部分の層間絶縁膜８０１下のゲート絶縁膜１４０が過エッチングされず、その結果、下部導電体１７４pの下部にゲート絶縁膜１４０がアンダーカットされるのを防ぐことができる。
そして、この場合、データ線１７１の端部１７９を露出させるコンタクトホール１８２においても、ドレイン電極１７５を露出させるコンタクトホール１８５のように、下部導電体１７１pの境界線が完全に露出することができる。
次に、図９Ａ及び９Ｂに示されるように、感光膜４０をそのままにするか除去した状態で、ゲート線１２１の上部膜１２１q（ここでは１２９ｑが１２１ｑの一部分）と上部導電体１７４qの露出した部分を除去して下部膜１２１p（ここでは１２９ｐが１２１ｐの一部分）、１２９pと下部導電体１７４pを露出させる一方、データ線１７１とドレイン電極１７５の上部膜１７１q、１７５qを完成する。この時、ゲート線１２１の上部膜１２１q及び上部導電体１７４qのエッチング条件を下部膜１２１p及び下部導電体１７４pがエッチングされないように設定することが好ましい。そして、この場合、エッチングされる上部導電体１７４qは層間絶縁膜８０１の下に過エッチングされ、アンダーカットが生じ得る。
次に、図１０、図１１Ａ及び図１１Ｂに示されるように、透明な導電物質を蒸着した後にパターニングして画素電極１９１及び接触補助部材８１、８２を形成する。
ここで、画素電極１９１は窒素を含む透明な導電物質からなる。好ましくは、ITONまたはIZONで形成したり、ITO/ITONまたはIZO/IZONで形成することができる。前者の場合には、窒素雰囲気でスパッタリング法でITOまたはIZOを蒸着して形成し、後者の場合には、スパッタリング法でIZO及びITOを蒸着して第１導電膜１９１pを形成した後、窒素気体を注入して窒化（nitradation）工程を行い、第１導電膜１９１pの上部にITON、IZONからなる第２導電膜１９１qを形成する。この時、ITON、IZONが５０〜１００Åの範囲であることが好ましい。さらに、ITO及びIZO膜を積層した後に酸化工程を行い、ITO/酸化膜、IZO/酸化膜の構造に形成することができる。
次に、画素電極をマスクとして薄膜トランジスタのチャンネル部から露出した下部導電体１７４pをエッチングして下部導電体１７１p、１７５pに分離し、ソース電極を有するデータ線１７１及びドレイン電極１７５を完成する。
接触補助部材８１、８２と画素電極１９１は、コンタクトホール１８１、１８２、１８５を介して露出しているゲート線１２１の端部１２９の下部膜１２９p及びドレイン電極１７５とデータ線１７１の端部１７９の下部導電体１７４p、ゲート絶縁膜１４０部分を覆う。
次に、図１２Ａ及び図１２Ｂに示されるように、ソース電極１７３とドレイン電極１７５の間から露出した不純物半導体１６４を全面エッチングで除去し、ソース電極１７３とドレイン電極１７５の間の薄膜トランジスタのチャンネルが形成される半導体の突出部１５４部分を露出させる。半導体１５１の露出した部分の表面を安定化するため、Ｈ２洗浄を行うことが好ましい。
この時、画素電極１９１は窒素を含むITONまたはIZON膜を上部に有するため、Ｈ２洗浄時にも画素電極の表面に金属が析出される現象が生じない。従って、画素電極の上部に不透明金属が析出されず、画素の透過率を向上させることができる。
最後に、図１、図２Ａ及び図２Ｂに示されるように、半導体１５１の露出された部分１５４を覆うように窒化ケイ素などからなる絶縁膜を形成し、保護膜１８０上に間隔材３２０を形成する。その後、間隔材３２０または間隔材３２０をパターニングした感光膜をマスクとして保護膜１８０をエッチングする。
本発明の他の実施形態に係る薄膜トランジスタ表示板が図１３及び１４に示されている。本発明の他の実施形態に係る薄膜トランジスタ表示板は、画素電極が窒化ケイ素からなる保護膜下に配される構造である。以下、添付図を参照して詳細に説明する。
図１３は、本発明の第２実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図であり、図１４は、図１３のXIV−XIV’−XIV”線に沿って切断した断面図である。
図１３及び図１４に示されるように、絶縁基板１１０上にゲート信号を伝達する複数のゲート線１２１と共通電圧などの基準電圧を伝達する複数の共通電極線１３１a、１３１bとが形成されている。
ゲート線１２１は主に横方向に延びており、各ゲート線１２１の一部は突出した突出部１２４を有し、突出部１２４は薄膜トランジスタのゲート電極１２４として用いられる。そして、ゲート線１２１の一端部は、ゲート駆動回路（図示せず）から伝達される信号の伝達を受けるため、ゲート線１２１の幅より広い幅を有することができる。
共通電極線１３１a、１３１bは、ゲート線１２１とゲート線１２１の間に配され、ゲート線１２１と隣接して対となって並んで延びている。なお、共通電極線１３１a、１３１bは、主に共通電極線１３１a、１３１bに対して垂直に延びて共通電極線１３１a、１３１bを電気的に接続する複数の共通電極１３３a、１３３b、１３３cを有する。
ゲート線１２１、ゲート電極１２４、共通電極線１３１a、１３１b及び共通電極１３３a、１３３b、１３３cは同一層に形成され、アルミニウム（Al）やアルミニウム合金などのアルミニウム系金属などの導電膜で形成されることができ、このような導電膜に加えて他の物質クロム（Cr）、チタニウム（Ti）、タンタル（Ta）、モリブデン（Mo）及びこれらの合金（例：モリブデン−タングステン（MoW）合金）などからなる他の導電膜を有する多層膜構造であることもできる。このような構造の例として、クロム/アルミニウム−ネオジム（AlNd）合金が挙げられる。二重膜である場合、アルミニウム系の導電膜が他の導電膜下部に配されることが好ましく、三重膜である場合には、中間層に配されることが好ましい。
また、これら１２１、１２４、１３１a、１３１b、１３３a〜１３３cの側面が傾斜して形成されテーパ構造を有し、これは後に形成される上部層のプロファイルを緩慢にして、即ち、上部層の急な起伏を減らして、上部層の密着性を向上させる。
ゲート線１２１、ゲート電極１２４、共通電極線１３１a、１３１b及び共通電極１３３a、１３３b、１３３c上には、窒化ケイ素（SiNx）または酸化ケイ素（SiOx）等からなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、水素化非晶質シリコン（a−Si）などからなる複数の線状半導体１５１が形成されている。線状半導体１５１は主に縦方向に延びており、ここから複数の突出部１５４がゲート電極１２４に向けて延びている。
半導体１５１、１５４上部には、シリサイド（silicide）またはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質で形成された複数の線状及び島状オーミック接触部材１６１、１６５が形成されている。線状オーミック接触部材１６１は、ゲート電極１２４に向けて延びた複数の突出部１６３を有しており、この突出部１６３と島状接触部材１６５が対をなして半導体の突出部１５４上に配される。
また、半導体１５１、１５４とオーミック接触部材１６１、１６３の側面も基板に対して傾斜を持つように形成されている。
オーミック接触部材１６１、１６５及びゲート絶縁膜１４０上には、各々複数のデータ線１７１、複数の画素電極１９１a、１９１bが形成されている。
データ線１７１は、線状オーミック接触部材１６１上に形成されており、主に縦方向に延びてゲート線１２１及び共通電極線１３１a、１３１bと交差してデータ電圧を伝達する。データ線１７１の一端部は、データ駆動回路（図示せず）から伝達される信号の伝達を受けるため、データ線１７１の幅より広く形成されている。
また、データ線１７１は、枝状にゲート電極１２４に向けて突出されており、Ｕ字状に曲がったソース電極１７３を有する。
画素電極１９１a、１９１bは、ゲート線１２１とデータ線１７１によって定義される画素領域内に位置している。また、画素電極は、ゲート線１２１と並んでおり、ゲート線１２１と隣接するように画素領域内に対となって形成されている横部分１９１b、横部分１９１bを電気的に連結する複数の縦部分１９１aを有する。横部分１９１aは突出してゲート線１２１と一部重畳することができ、縦部分は共通電極１３３a、１３３b、１３３cと交互に位置している。
また、横部分１９１ｂの一部分は、半導体の突出部１５４に拡張され薄膜トランジスタのドレイン電極１７５と連結されている。ドレイン電極１７５は、半導体１５４上でゲート電極１２４を中心にソース電極１７３と一定距離離れて対向している。なお、ドレイン電極１７５及び横部分１９１bは、共通電極線１３１a、１３１bと重畳してストレージキャパシタを構成する。
ゲート電極１２４、ソース電極１７３及びドレイン電極１７５は、半導体の突出部１５４と共に薄膜トランジスタをなし、薄膜トランジスタのチャンネルは、ソース電極１７３とドレイン電極１７５の間の突出部１５４に形成される。
ここで、データ線１７１、ソース電極１７３及びドレイン電極１７５は、IZONまたはITONの単層からなるか、IZOまたはITOからなる第１導電膜１７１p、１７３p、１７５p上にIZONまたはITON膜を有する第２導電膜１７１q、１７３q、１７５qを配した二重膜からなることが好ましい。また、画素電極１９１a、１９１bは、IZONまたはITONの単層からなるか、IZOまたはITOからなる第１導電膜１９１ap、１９１bp上にIZONまたはITON膜を有する第２導電膜１９１aq、１９１bqを配した二重膜からなることが好ましい。
データ線１７１、ドレイン電極１７５及び画素電極１９１a、１９１b上には、平坦化特性が優れてかつ感光性を有する有機物質、プラズマ化学気相蒸着で形成されるa−Si:C:O、a−Si:O:Fなどの低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０が単層または複数層で形成されている。
そして、保護膜１８０にはデータ線１７１の一端部を露出させるコンタクトホール１８２が形成されている。ゲート線１２１の端部にも、データ線１７１の端部のように駆動回路と接続するための構造を有する場合には、ゲート線１２１の端部を露出させるコンタクトホールが形成される。しかし、ゲート駆動回路は、基板１１０上に薄膜トランジスタと共に形成されることができる。
図１５Ａ乃至図１７Ｂは、第２実施形態に係る薄膜トランジスタ表示板を製造する方法を説明するため工程順で示した図であり、図１３及び図１４と共に図面を参照して説明する。
図１５Ａ及び図１５Ｂに示されるように、透明な絶縁基板１１０上にクロム、モリブデン、アルミニウム、銀またはこれらの合金などの金属をスパッタリング法などで蒸着して、単層または複数層のゲート導電膜を形成する。次に、ゲート導電膜をマスクを用いたフォトエッチング工程で乾式または湿式エッチングして、基板１１０上にゲート線１２１、１２４、共通電極線１３１a、１３１b、１３３a、１３３b、１３３cを形成する。エッチングの際に、これらの側壁をテーパ状にパターニングする。テーパを付けることにより、その上に形成される上部層を密着し易くする。
次に、図１６Ａ及び図１６Ｂに示されるように、ゲート線及び共通電極線を覆う窒化ケイ素などの絶縁物質を蒸着してゲート絶縁膜１４０を形成する。なお、ゲート絶縁膜１４０上に不純物がドーピングされない非晶質シリコン、不純物がドーピングされた非晶質シリコンを蒸着して、不純物がドーピングされない非晶質シリコン膜、不純物がドーピングされた非晶質シリコン膜を順次に積層する。
不純物がドーピングされない非晶質シリコン膜は、水素化非晶質シリコンなどで形成し、不純物がドーピングされた非晶質シリコン膜は、リン（P）などのN型不純物が高濃度にドーピングされた非晶質シリコンまたはシリサイドで形成する。
その後、非晶質シリコン膜を順次にエッチングして、半導体１５１及びオーミック接触パターン１６４を形成する。
次に、図１７Ａ及び図１７Ｂに示されるように、オーミック接触パターン１６４（図１６Ｂ）上にデータ導電膜を形成した後、フォトエッチング工程で複数のソース電極１７３を各々有する複数のデータ線１７１、画素電極１９１a、１９１b及びドレイン電極１７５を形成する。
ここで、画素電極１９１a、１９１b、データ線１７１及びドレイン電極１７５は、窒素を含む透明な導電物質からなる。好ましくは、ITONまたはIZONで形成したり、ITO/ITONまたはIZO/IZONで形成することができる。
前者の場合には、窒素雰囲気でスパッタリング法でITOまたはIZOを蒸着して形成し、後者の場合には、スパッタリング法でIZO及びITOを蒸着して第１導電膜１９１ap、１９１bp、１７１p、１７５pを形成した後、窒素気体を注入して窒化（nitradation）工程を行い、第１導電膜１９１ap、１９１bp、１７１p、１７５pの上部にITON、IZONからなる第２導電膜１９１aq、１９１bq、１７１q、１７５qを形成する。この時、ITON、IZONが５０〜１００Åの範囲であることが好ましい。さらに、ITO及びIZO膜を積層した後、酸化工程を行ってITO/酸化膜、IZO/酸化膜の構造に形成することができる。
なお、データ線及びドレイン電極をマスクとしてオーミック接触パターンをエッチングして、複数の突出部を各々含む複数の線状オーミック接触部材１６１及び複数の島状オーミック接触部材１６５を完成する。この時、データ線１７１、画素電極１９１a、１９１bもゲート線１２１と同様に縁部をテーパ状に形成し、上部層との密着性を向上させることができる。
図示されていないが、画素電極１９１とデータ線１７１を同一層でなく絶縁膜を介在して他の層に形成するときは、データ線１７１はITON、IZON、ITO、IZOより低抵抗物質で形成することができる。
次に、図１３及び図１４に示されるように、感光膜パターンを除去した後、Ｈ２洗浄を行って、データ線１７１及び画素電極１９１a、１９１bによって覆われない半導体１５４表面を安定化する。その後、平坦化特性が優れてかつ感光性を有する有機物質、プラズマ化学気相蒸着で形成されるa−Si:C:O、a−Si:O:Fなどの低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０を単層または複数層に形成する。
次いで、保護膜１８０をマスクを用いたフォトエッチング工程でエッチングして、データ線１７１の一端部を露出させるコンタクトホール１８２を形成する。この時、保護膜１８０を感光性を有する有機物質で形成するときには、感光膜を形成しないフォト工程でコンタクトホールを形成することができる。
本発明の他の実施形態に係る薄膜トランジスタ表示板が図１８及び図１９Ｂに示されている。本発明の他の実施形態に係る薄膜トランジスタ表示板は、ITOまたはIZOからなる共通電極が窒化ケイ素からなるゲート絶縁膜下に配される構造である。
図１８は、本発明の他の実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図であり、図１９Ａは、図１８の薄膜トランジスタ表示板をXIXA−XIXA線に沿って切断した断面図であり、図１９Ｂは、図１８の薄膜トランジスタ表示板をXIXB−XIXB’−XIXIB”線に沿って切断した断面図である。
透明なガラスまたはプラスチックなどで作られた絶縁基板１１０上に、複数のゲート線１２１及び共通電極２７０が形成されている。
ゲート線１２１はゲート信号を伝達し、主に横方向に延びている。各ゲート線１２１は、上方に突出した複数のゲート電極１２４と他の層または外部駆動回路との接続のため、面積が広い端部１２９を有する。ゲート信号を生成するゲート駆動回路（図示せず）は、集積回路チップの形態で基板１１０上に付着される可撓性印刷回路膜（図示せず）上に装着されたり、基板１１０上に直接装着されることができ、あるいは基板１１０に集積されることができる。ゲート駆動回路が基板１１０上に集積されている場合、ゲート線１２１が延びてそれと直接接続され得る。
共通電極２７０は、共通電圧の印加を受け、ゲート線１２１の間の空間をほぼ充填して、即ち、互いに隣接する二つのゲート線間の空間を詰めて配されている。共通電極２７０は横方向に長く延びており、共通電極２７０の底面の一部２７２は凹状に長く凹んでいる。
ゲート線１２１は、アルミニウム（Al）やアルミニウム合金などアルミニウム系金属、銀（Ag）や銀合金などの銀系金属、銅（Cu）や銅合金などの銅系金属、モリブデン（Mo）やモリブデン合金などのモリブデン系金属、クロム（Cr）、タンタル（Ta）及びチタニウム（Ti）などで作られる。さらに、これらは物理的な性質が異なる二つの導電膜（図示せず）を有する多重膜構造であることもできる。そのうち一つの導電膜は、信号遅延や電圧降下を減らすことができるように比抵抗（resistivity）が低い金属、例えばアルミニウム系金属、銀系金属、銅系金属などで作られる。これに対し、もう一つの導電膜は、他の物質、特にITO及びIZOとの物理的、化学的、電気的な接触特性が優れた物質、例えばモリブデン系金属、クロム、タンタル、チタニウムなどで作られる。このような組み合わせの良い例としては、クロム下部膜とアルミニウム（合金）上部膜、及びアルミニウム（合金）下部膜とモリブデン（合金）上部膜が挙げられる。しかし、ゲート線１２１は、この他にも様々な金属または導電体で作ることができる。
共通電極２７０は、IZON、ITONまたは非晶質ITON（a−ITON）の単層からなるか、IZO、ITOまたは非晶質ITOからなる第１導電膜２７０ｐ上に、IZON、ITONまたはa−ITON膜を有する第２導電膜２７０ｑを配した二重膜からなることが好ましい。
ゲート線１２１及び共通電極２７０の側面は基板１１０面に対して傾斜されており、その傾斜角は約３０〜８０度であることが好ましい。
ゲート線１２１及び共通電極２７０上には、窒化ケイ素（SiNx）または酸化ケイ素（SiOx）などで作られたゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０は、ゲート線１２１及び共通電極２７０を互いに短絡するのを防ぐ。
ゲート絶縁膜１４０上には、水素化非晶質シリコン（非晶質シリコンはa−Siと略称する。）または多結晶シリコン（polysilicon）などで作られた複数の線状半導体１５１が形成されている。線状半導体１５１は主に縦方向に延びており、ゲート電極１２４に向けて延びた複数の突出部１５４を有する。
半導体１５１上には、複数の線状及び島状オーミック接触部材１６１、１６５が形成されている。オーミック接触部材１６１、１６５は、リンなどのn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質で作られたりシリサイドで作ることができる。線状オーミック接触部材１６１は複数の突出部１６３を有しており、この突出部１６３と島状オーミック接触部材１６５は対をなして半導体１５１の突出部１５４上に配されている。
半導体１５１とオーミック接触部材１６１、１６５の側面も基板１１０面に対して傾斜されており、その傾斜角は３０〜８０度程度である。
オーミック接触部材１６１、１６５上には、複数のデータ線１７１と複数のドレイン電極１７５が形成されている。
データ線１７１はデータ信号を伝達し、主に縦方向に延びてゲート線１２１と交差している。各データ線１７１は、ゲート電極１２４に向けて延びた複数のソース電極１７３と他の層または外部駆動回路との接続のために面積が広い端部１７９を有する。データ信号を生成するデータ駆動回路（図示せず）は、基板１１０上に付着される可撓性印刷回路膜（図示せず）上に装着されたり、基板１１０上に直接装着されたり、基板１１０に集積されることができる。データ駆動回路が基板１１０上に集積されている場合、データ線１７１が延びてこれと直接接続される。
ドレイン電極１７５はデータ線１７１と分離されており、ゲート電極１２４を中心にソース電極１７３と対向している。
一つのゲート電極１２４、一つのソース電極１７３及び一つのドレイン電極１７５は、半導体１５１の突出部１５４と共に一つの薄膜トランジスタ（ＴＦＴ）をなし、薄膜トランジスタのチャンネルは、ソース電極１７３とドレイン電極１７５の間の突出部１５４に形成される。
データ線１７１及びドレイン電極１７５は、モリブデン、クロム、タンタル及びチタニウムなどの耐火性金属（refractory metal）、またはこれらの合金で作られるのが良く、耐火性金属膜（図示せず）と低抵抗導電膜（図示せず）を有する多重膜構造を有することができる。多重膜構造の例としては、クロムまたはモリブデン（合金）下部膜とアルミニウム（合金）上部膜の二重膜、モリブデン（合金）下部膜とアルミニウム（合金）中間膜とモリブデン（合金）上部膜の三重膜が挙げられる。データ線１７１及びドレイン電極１７５は、この他にも様々な金属または導電体で作られることができる。
オーミック接触部材１６１、１６５は、その下の半導体１５１とその上のデータ線１７１及びドレイン電極１７５の間にのみ存在し、これらの間の接触抵抗を低くする。半導体１５１は、データ線１７１、ドレイン電極１７５及びその下のオーミック接触部材１６１、１６５と実質的に同一な平面形状を有する。しかし、半導体１５１には、ソース電極１７３とドレイン電極１７５の間を始めとして、データ線１７１及びドレイン電極１７５によって覆われず露出した部分がある。
データ線１７１、ドレイン電極１７５及び露出した半導体１５１部分の上には、保護膜１８０が形成されている。保護膜１８０は無機絶縁物で作られ、無機絶縁物の例としては、窒化ケイ素と酸化ケイ素が挙げられる。しかし、保護膜１８０は、有機膜の優れた絶縁特性を保ちながら露出した半導体１５１部分に害を及ぼさないため、下部無機膜と上部有機膜の二重膜構造を有することができる。
保護膜１８０には、データ線１７１の端部１７９とドレイン電極１７５を各々露出させる複数のコンタクトホール１８２、１８５が形成されており、保護膜１８０とゲート絶縁膜１４０には、ゲート線１２１の端部１２９を露出させる複数のコンタクトホール１８１が形成されている。
保護膜１８０上には、複数の画素電極１９１及び複数の接触補助部材８１、８２が形成されている。これらは、ITOまたはIZOなどの透明な導電物質で作られることができる。
画素電極１９１は主に縦方向に延びて共通電極２７０と重畳している。ここで、画素電極１９１の下端は互いに接続されている。画素電極１９１は、データ線１７１と平行な方向に複数の枝が線状に延びている。共通電極２７０がデータ線１７１と重畳する部分は寄生容量が生じて画像信号を遅延させるため、共通電極２７０においてデータ線１７１と重畳する部分は除去し、一部２７２のみを残して、隣接する共通電極２７０を互いに接続する。
画素電極１９１はコンタクトホール１８５を介してドレイン電極１７５と物理的・電気的に接続されており、ドレイン電極１７５からデータ電圧の印加を受ける。データ電圧が印加された画素電極１９１は、共通電圧の印加を受ける共通電極２７０と共に電場を生成することによって、二つの電極１９１、２７０上に配される液晶層（図示せず）の液晶分子の方向を決定する。このように決定された液晶分子の方向によって液晶層を通過する光の偏光が変化する。画素電極１９１と共通電極２７０はストレージキャパシタをなし、薄膜トランジスタがターンオフされた後にも印加された電圧を維持する。
接触補助部材８１、８２は、各々コンタクトホール１８１、１８２を介してゲート線１２１の端部１２９及びデータ線１７１の端部１７９と接続される。接触補助部材８１、８２は、ゲート線１２１の端部１２９及びデータ線１７１の端部１７９と外部装置との接着性を補完し、これらを保護する。
以下、本発明の一実施形態に係る薄膜トランジスタ表示板及びこれを備える液晶表示装置によって液晶表示装置が動作する方法について詳細に説明する。
図２０は、本発明の他の実施形態に係る薄膜トランジスタ表示板の電極を示す配置図であり、図２１は、図２０のXXI−XXI線に沿って切断した液晶表示装置の断面図であって、上部基板及び下部基板の間の等電位線及び電気力線を一緒に示した図である。
図２０及び図２１に示されるように、下部基板１１０上には、面状の共通電極２７０が形成されており、共通電極２７０上には、ゲート絶縁膜１４０及び保護膜１８０が覆われており、保護膜１８０上には、幅が狭い複数の画素電極１９１が縦方向に互いに平行に形成されている。画素電極１９１の幅は画素電極間の間隔より小さい。画素電極１９１上には、ポリイミドなどの物質で作られた配向膜１１が塗布されており、これらは水平配向膜であり得る。下部基板１１０の外側面には偏光板１２が付着されている。
上部基板２１０にはカラーフィルタ２３０が形成されており、カラーフィルタ２３０にはポリイミドなどの物質で作られた配向膜２１が塗布されており、これらは水平配向膜であり得る。上部基板２１０の外側面には、偏光板２２が付着されている。
そして、両基板１１０、２１０の配向膜１１、２１の間には、プラスの誘電率異方性を有する液晶層３１０が注入されている。従って、液晶層３１０の液晶分子は、電場がない状態で水平配向膜のラビング方向に沿ってその長軸が画素電極１９１の方向と平行となるように配向され、電圧が印加された場合には、その長軸が画素電極１９１の方向と垂直となるように配向され、そのため、液晶層を通過する光の偏光が変化する。
このような液晶表示装置は、下部基板１１０の下部に配される照明部（図示せず）から発生した光の透過率を調節して表示動作を行うこともできるが、反射型液晶表示装置の場合には、下偏光板１２が必要ではない。反射型液晶表示装置の場合、画素電極１９１と共通電極２７０全てを不透明でかつ反射率の高いアルミニウム（Al）などの物質で作ることが好ましい。
図２１に示されるように、このような液晶表示装置の共通電極２７０及び画素電極１９１に電圧を印加して電位差を与えれば電場が生成される。図２１において、実線で示したものは等電位線であり、点線で示したものは電気力線である。
電場の形態は、画素電極１９１上の狭い領域（NR）の縦方向中央線（C）（実際は面に該当する。）及び画素電極１９１の間の広い領域（WR）の縦方向中央線（B）（実際面に該当する。）に対して対称である。狭い領域（NR）の中央線（C）から広い領域（WR）の中央線（B）までの領域には、狭い領域（NR）と広い領域（WR）の境界線（A）（実際は面に該当する。）に頂点が位置する半楕円状または放物線状（以下、説明上、半楕円状と言う。）の電気力線形態を有する電場が生成される。電気力線の接線は、狭い領域（NR）と広い領域（WR）の境界線（A）上で基板１１０に対してほぼ平行で、狭い領域（NR）及び広い領域（WR）の中央位置では基板１１０に対してほぼ垂直となる。また、楕円の中心及び縦方向の頂点は、狭い領域（NR）と広い領域（WR）の境界線（A）上に位置し、横方向の二つの頂点は、各々広い領域（WR）及び狭い領域（NR）に位置する。この時、狭い領域（NR）に位置する横方向の頂点は、広い領域（WR）に位置する横方向の頂点に比して楕円の中心からの距離が短いため、楕円は境界線（A）に対して対称をなさない。また、電気力線の密度が位置に応じて異なり、電場の強さもこれに比例して変わる。従って、狭い領域（NR）と広い領域（WR）の間の境界線（A−A）上で電場の強さが最も大きく、狭い領域（NR）及び広い領域（WR）の中央線（C−C、B−B）に向かうにつれて、また上部基板２１０に向かうにつれて小さくなる。
以下、このような電場によって液晶分子が再配列された状態を基板に水平な成分と、垂直な成分に分けて説明する。まず、初期状態を説明する。
二つの配向膜１１、２１は、ラビングまたは紫外線照射法で配向処理され、液晶分子が全て一方向に配列されており、基板１１０、２１０に対して少しのプレチルト角を有するが、ほぼ水平であり、基板１１０、２１０に平行な面上から見たとき、画素電極１９１方向及びこれに垂直な方向に対して一定の角をなすように配列されている。偏光板１２、２２の偏光軸は、互いに直交するように配置し、下偏光板１２の偏光軸は、ラビング方向とほぼ一致している。
次に、画素電極１９１及び共通電極２７０に各々電圧を印加するが、画素電極１９１に高電圧を印加する。この時、液晶分子の配列は、電場による力（電場の方向と強さに依存）と配向処理によって発生する弾性復元力が平衡となることによって決められる。
このような液晶分子の再配列状態を基板に平行な成分と垂直な成分に分けて説明する。説明上、基板に垂直な方向をz軸、基板と平行であり、画素電極１９１方向に垂直な方向をx軸、画素電極１９１の方向に平行な方向をy軸と称する。即ち、図２０において、図面の左側から右側へ向かう方向をx軸、画素電極１９１に沿って図面の下から上へ向かう方向をy軸、図２１において、下部基板１１０から上部基板２１０へ向かう方向をz軸と称する。
まず、液晶分子３１０のねじれ角、つまりx軸または初期配列方向に対して液晶分子の長軸が基板に平行な面（xy平面）上でなす角の変化を図２２乃至２４を参照して説明する。
図２２は、本発明の他の実施形態における液晶分子のねじれ角の変化を説明する図であり、図２３は、本発明の他の実施形態において、基板に水平であり、画素電極の長手方向に対して垂直な線に対する液晶分子のねじれ角の変化を示すグラフであり、図２４は、本発明の他の実施形態において、基板に垂直な線に対する液晶分子のねじれ角の変化を示すグラフである。
図２２に示されるように、ラビング方向はベクター
Figure 0004939794
で示し、電場のx−y平面成分はベクター
Figure 0004939794
で示し、下偏光板１２の光軸はベクター
Figure 0004939794
で示し、ラビング方向がx軸となす角はΦRで示し、液晶分子の長軸がx軸となす角をΦLCで示した。ここで、下偏光板１２の光軸がラビング方向と一致するので、下偏光板１２の光軸がx軸となす角はΦP=ΦRである。
電場のx−y平面成分
Figure 0004939794
の方向は、境界線（A）から広い領域（WR）の中央線（B）に至るまではプラスのx方向であり、広い領域（WR）の中央線（B）から次の境界線（D）まではマイナスのx方向である。電場成分の強さは、境界線（A、D）上で最も大きく、中央線（B−B）側に向かうにつれて小さくなって中央線（B−B）上で０になる。
配向処理による弾性的復元力の大きさは、xy平面上では位置に関係なく一定である。液晶分子は、このような２種類の力が平衡となるように配列する必要があるため、図２３に示されるように、境界線（A、D）では、液晶分子の長軸方向が電場成分
Figure 0004939794
に対してほぼ平行であり、ラビング方向に対しては大きい角度を有するが、領域（NR、WR）の中心線（C、B）に向かうにつれて液晶分子の長軸がラビング方向に対してなす角度（｜ΦR−ΦLC｜）が小さくなり、中心線（B、C）では液晶分子の長軸とラビング方向が同一になる。下偏光板２０の光軸はラビング方向と平行であるので、下偏光板２０の光軸と液晶分子の長軸がなす角度もこれと同一な分布を有し、この値は光透過率と密接な関連がある。
狭い領域（NR）と広い領域（WR）の幅の比を変化させて様々な形態の電場を作ることができる。また、画素電極１９１を透明な物質で作る場合には、狭い領域（NR）も表示領域として用いることができるが、不透明電極である場合には、画素電極１９１上の狭い領域（NR）を表示領域として用いることができない。
一方、電場のxy平面成分
Figure 0004939794
は下配向膜１１から上配向膜２１に至るまで、つまりz軸に沿って行くにつれて次第に小さくなり、配向による弾性的復元力は配向膜１１、２１の表面で最も大きく、二つの配向膜１１、２１の間液晶層の中央に向かうにつれて次第に小さくなる。
図２４は、z軸に沿って行く液晶分子の長軸方向がx軸となすねじれ角を示す図であって、二つの配向膜間の間隔、つまりセル間隔がdである場合の角度を示す。ここで、横軸は下配向膜１１からの高さを示し、縦軸はねじれ角を示す。
図２４に示されるように、ねじれ角は、配向膜１１、２１の表面では配向力による力が強いので大きく、液晶層の中央に向かうにつれて小さくなって、電場の方向に近づくことが分かり、配向膜１１、２１のすぐ上では、液晶分子の長軸がラビング方向と同一な方向に配列する。ここで、隣接した液晶分子のねじれ角の差をねじれ（twist）とするとき、図２４で、ねじれは曲線の傾きに該当し、これは配向膜１１、２１の表面では大きく、液晶層の中央に向かうにつれて小さくなる。
液晶分子の傾斜角、つまり、x軸または初期配列方向に対して液晶分子の長軸が基板に垂直な面（zx平面）上でなす角の変化を図２５乃至２７を参照して説明する。
図２５は、本発明の他の実施形態で液晶分子の傾斜角変化を説明する図であり、図２６は、本発明の他の実施形態で基板に垂直な線に対する液晶分子の傾斜角変化を示すグラフであり、図２７は、本発明の他の実施形態で基板に水平であり、画素電極の長手方向に対して垂直な線に対する液晶分子の傾斜角変化を示すグラフである。
図２５は、説明上、基板１１０、２１０のみを示しており、図２２で示したラビング方向を示すベクター
Figure 0004939794
のzx平面に対する成分をベクター
Figure 0004939794
で示し、電場のzx平面成分はベクター
Figure 0004939794
で示し、電場のzx平面成分
Figure 0004939794
がx軸となす角はθEで示し、液晶分子の長軸がx軸となす傾斜角をθLCで示す。とろろが、ここで、ベクター
Figure 0004939794
はxy平面上に存在するので（プレチルト角は無視する）、
Figure 0004939794
はx方向となる。
電場のzx平面成分
Figure 0004939794
の大きさは、下基板１１０から上基板２１０に向かうにつれて小さくなり、角度θEも下基板１１０から上基板２１０に向かうにつれて小さくなる。
上述したように、配向処理による弾性的復元力の大きさは、両基板１１０、２１０の表面で最も大きく、液晶層の中央に向かうにつれて小さくなる。
液晶分子は、このような２種類の力が平衡になるように配列する必要がある。図２６に示されるように、下部基板１１０の表面では配向力が強いため、液晶分子がx軸と平行に配列するが、上部に向かうほど電場による力が相対的に大きくなり、傾斜角（θLC）の大きさがある程度の地点までは継続して増加するが途中で減少し、上基板２１０の表面では再びx軸と平行に配列する。この時、曲線の頂点は下基板１１０に近い位置で示される。
一方、電場のzx平面成分
Figure 0004939794
がx軸に対してなす角度θEは、境界線（A、D）上では０に近く、中央線（B−B）側に向かうにつれて大きくなり、電場のzx平面成分
Figure 0004939794
の大きさは、境界線（A、D）上で最も大きく、中央線（B−B）側に向かうにつれて小さくなる。
配向処理による弾性的復元力の大きさは、x軸上では位置に関係なく一定である。従って、図２７に示されるように、境界線（A、D）では液晶分子の傾斜角がほぼ０に近いが、中心線（C、B）に向かうにつれて大きくなって、電場のzx平面成分
Figure 0004939794
がx軸となす角度（θE）と類似する分布を有する。しかし、θEに比しては緩慢に変化する。
このように、共通電極及び画素電極１３１、１９１に電圧が印加されれば、液晶分子はねじれ角及び傾斜角を有して再配列するが、そのねじれ角及び傾斜角の変化によって光透過率が変化する。境界線（A、D）上では、z軸に沿っての傾斜角の変化は殆どないが、ねじれ角の変化は大きい。反面、中央線（B、C）上では、z軸に沿ってのねじれ角の変化は殆どないが、傾斜角は多少変化する。これにより、境界線（A、D）と中央線（B、C）との間の領域ではねじれ角と傾斜角が全て変化する領域となる。その結果、位置による透過率曲線が電気力線形態と類似する形態となる。
次に、図１８、図１９Ａ及び図１９Ｂに示す液晶表示装置用薄膜トランジスタ表示板を本発明の一実施形態によって製造する方法について、図２８乃至図３７Ｂを参照して詳細に説明する。
図２８は、図１８乃至図１９Ｂの薄膜トランジスタ表示板を製造する第１工程の薄膜トランジスタ表示板の配置図であり、図２９Ａ及び２９Ｂは、各々図２８の薄膜トランジスタ表示板をXXIXA−XXIXA線及びXXIXB−XXIXB’−XXIXB”線に沿って切断した断面図である。図３０は、図２８に続く工程における薄膜トランジスタ表示板の配置図であり、図３１Ａ及び３１Ｂは、各々図３０の薄膜トランジスタ表示板をXXXIA−XXXIA線及びXXXIB−XXXIB’−XXXIB”線に沿って切断した断面図である。図３２及び図３３は、図３０の薄膜トランジスタ表示板をXXXIA−XXXIA線に沿って切断した断面図であって、図３１Ａに続く工程を示す図である。図３４は、図３３に続く工程の薄膜トランジスタ表示板の配置図であり、図３５Ａ及び３５Ｂは、各々図３４の薄膜トランジスタ表示板をXXXVA−XXXVA線及びXXXVB−XXXVB’−XXXVB”線に沿って切断した断面図である。図３６は、図３４に続く工程の薄膜トランジスタ表示板の配置図であり、図３７Ａ及び３７Ｂは、各々図３６の薄膜トランジスタ表示板をXXXVIIA−XXXVIIA線及びXXXVIIB−XXXVIIB’−XXXVII”´線に沿って切断した断面図である。
まず、図２８乃至図２９Ｂに示されるように、透明なガラスまたはプラスチックなどで作られた絶縁基板１１０上に、共通電極２７０をフォトエッチング工程で形成する。ここで、共通電極２７０は窒素を含む透明な導電物質からなる。好ましくは、ITON、IZONまたはa−ITONで形成したり、ITO/ITON、IZO/IZONまたはa−ITO/a−ITONで形成することができる。
前者の場合には、窒素雰囲気でスパッタリング法でITO、IZOまたはa−ITOを蒸着して形成する。この時、ITON、IZONまたはa−ITONの厚さが１０乃至３０００Åの範囲であることが好ましく、ITON、IZONまたはa−ITONに含まれた窒素の含量が０．００１at％乃至９０at％であることが好ましい。
そして、後者の場合には、IZO、ITOまたはa−ITOを蒸着して第１導電膜１３１pを形成した後、窒素気体（N2）を注入して反応スパッタリング工程（reactive sputtering）を行って第１導電膜１３１pの上部にIZON、ITONまたはa−ITONからなる第２導電膜１３１qを形成する。また、スパッタリング法でITO、IZOまたはa−ITOを蒸着して第１導電膜１３１pを形成した後、ゲート絶縁膜１４０である窒化膜を蒸着する前にNH3プラズマ処理を施して、第１導電膜１３１pの上部にIZON、ITONまたはa−ITONからなる第２導電膜１３１qを形成することもできる。
この時、IZON、ITONまたはa−ITONの厚さが１０乃至１０００Åの範囲であることが好ましく、IZON、ITONまたはa−ITONに含まれた窒素の含量が０．００１at％乃至９０at％（アトミックパーセント（原子百分率））であることが好ましい。
このように、共通電極２７０をIZON、ITONまたはa−ITONで形成したり、ITO/ITON、IZO/IZONまたはa−ITO/a−ITONの二重層で形成することによって、共通電極２７０上に窒化膜（SiNx）を蒸着する場合、窒化膜蒸着時に投入されるＨ２またはＳｉＨ４ガスによって、IZO、ITOまたはa−ITO物質内の金属成分が還元されてSnまたはZｎが析出されるのを防ぐことができる。
次に、図３０乃至図３１Ｂに示されるように、絶縁基板１１０上の共通電極２７０が形成されない部分に、複数のゲート電極１２４を有する複数のゲート線１２１をフォトエッチング工程で形成する（ゲート線を共通電極線の間に形成する）。そして、共通電極及びゲート線上に、ゲート絶縁膜１４０を化学気相蒸着法（ＣＶＤ）で形成する。このようなゲート絶縁膜１４０は、窒化ケイ素または酸化ケイ素などで形成する。
次に、図３２に示されるように、ゲート絶縁膜１４０上に、真性非晶質シリコン層１５０、不純物非晶質シリコン層１６０を化学気相蒸着法で、導電層１７０をスパッタリング法などで連続して積層する。そして、導電層１７０上に感光膜を形成した後、スリットマスク１０００を用いて露光及び現像し、互いに異なる厚さを有する感光膜パターン５２、５４を形成する。
説明上、配線が形成される部分の導電層１７０、不純物非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分を配線部分Ｘとし、チャンネルが形成される部分に位置した不純物非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分をチャンネル部分Ｙとし、チャンネル及び配線部分を除く領域に配される不純物非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分をその他の部分Ｚとする。
感光膜パターン５２、５４のうち薄膜トランジスタのチャンネル部Ｙに位置した第１部分５４は、データ線１７１が形成される部分Ｘに位置した部分より薄い厚さにし、残りの部分Ｚの感光膜は全て除去する。この時、チャンネル部分Ｙに残っている感光膜５４の厚さと、配線部分Ｘに残っている感光膜５２の厚さとの比は、後述するエッチング工程での工程条件に応じて異なる必要があり、第１部分５４の厚さを第２部分５２の厚さの１/２以下とするのが良い。
このように、位置に応じて感光膜の厚さを異ならせる方法は様々であり、露光マスクに透明領域と遮光領域のみならず半透明領域（semi−transparentarea）を設けるのがその例である。半透明領域には、スリットパターン、格子パターン、または透過率が中間であるか、厚さが中間である薄膜が備えられる。スリットパターンを使用する場合には、スリットの幅やスリットの間の間隔がフォト工程に用いる露光器の分解能（resolution）より小さいのが良い。他の例として、リフローが可能な感光膜を用いる方法がある。即ち、透明領域と遮光領域のみを有する通常のマスクにリフロー可能な感光膜パターンを形成した後リフローさせ、感光膜が残留しない領域に流すようにして、薄い部分を形成することができる。
次に、図３３に示されるように、その他の部分Ｚの露出している導電層１７０をエッチングし、その下部の不純物非晶質シリコン層１６０を露出させる。次に、その他の部分Ｚに位置した不純物非晶質シリコン層１６０及びその下部の真性非晶質シリコン層１５０を除去すると共に、チャンネル部分Ｙの感光膜５４を除去して下部の導電層１７４を露出させる。
チャンネル部分Ｙの感光膜の除去は、その他の部分Ｚの不純物非晶質シリコン層１６１及び真性非晶質シリコン層１５１の除去と同時に行うか、または別途に行うことができる。チャンネル部分Ｙに残っている感光膜５４残留物をアッシング処理によって除去する。
次に、図３４乃至図３５Ｂに示されるように、チャンネル部分Ｙに位置した導電層１７４及び不純物非晶質シリコン層１６４をエッチングして除去する。この場合、チャンネル部分Ｙに位置した真性非晶質シリコン層１５４の上部が一部除去されて厚さが薄くなることもある。なお、配線部分Ｘの感光膜５２も除去する。
これにより、チャンネル部分Ｙの金属層１７４が各々ソース電極１７３を有するデータ線１７１と複数のドレイン電極１７５に分離され、不純物非晶質シリコン層１６４も線状オーミック接触層１６１と島状オーミック接触層１６５に分けられる。
次に、図３６乃至図３７Ｂに示されるように、データ線１７１、１７３及びドレイン電極１７５によって覆われない半導体層１５４を覆うように保護膜１８０を形成する。この時、保護膜１８０は、無機物質である窒化ケイ素（SiNx）などで形成する。そして、保護膜１８０にフォトエッチング工程で複数のコンタクトホール１８１、１８２、１８５を形成する。
次に、図１８乃至図１９Ｂに示されるように、保護膜１８０上にITOまたはIZOなどの透明な導電物質を蒸着し、マスクを用いたフォトエッチング工程でエッチングして画素電極１９１及び接触補助部材８１、８２を形成する。
本発明の他の実施形態に係る薄膜トランジスタ表示板が図３８及び３９に示されている。本発明の他の実施形態に係る薄膜トランジスタ表示板は、図１８乃至図１９Ｂに示される他の実施形態に係る薄膜トランジスタ表示板と層状構造はほぼ同じである。
図３８乃至図３９に示されるように、ゲート電極１２４を有する複数のゲート線１２１及び共通電極２７０が基板１１０上に形成され、その上にゲート絶縁膜１４０、島状半導体１５４及びオーミック接触部材１６３、１６５が順次に形成される。ソース電極１７３を有する複数のデータ線１７１及び複数のドレイン電極１７５がゲート絶縁膜１４０及びオーミック接触部材１６３、１６５上に形成され、保護膜１８０がその上に形成され、保護膜１８０及びゲート絶縁膜１４０には複数のコンタクトホール１８１、１８２、１８５が形成される。保護膜１８０上には複数の画素電極１９１及び複数の接触補助部材８１、８２が形成される。
この実施形態では、図１８乃至図１９Ｂに示す薄膜トランジスタ表示板の線状半導体１５１とは異なって、図３８及び３９に示す薄膜トランジスタ表示板の半導体１５４は島状であって、ソース電極１７３とドレイン電極１７５との間の部分に形成されてチャンネルの役割を果たす。さらに、島状半導体の一部１５１が共通電極２７０とデータ線１７１が重畳する部分に、データ線１７１より広い幅に形成されることによって、表面のプロファイルを滑らかにしてデータ線１７１が断線するのを防ぐ。
本実施形態の特徴は、図１８乃至図１９Ｂに示す薄膜トランジスタ表示板にも同様に適用することができる。
以上、本発明の好適な実施形態について詳細に説明したが、当該技術分野の通常の知識を有する者であればこれによる様々な変形及び均等な他の実施例が可能であることが理解できるであろう。よって、本発明の権利範囲は、これに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した種々の変形及び改良形態もまた、本発明の権利範囲に属するものである。
本発明の一実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図である。 図１の薄膜トランジスタ表示板をIIA−IIA線に沿って切断した断面図である。 図１の薄膜トランジスタ表示板をIIB−IIB線に沿って切断した断面図である。 図１に示した薄膜トランジスタ表示板を製造する中間工程における配置図である。 図３の薄膜トランジスタ表示板をIVA−IVA線に沿って切断した断面図である。 図３の薄膜トランジスタ表示板をIVB−IVB線に沿って切断した断面図である。 図３に続く工程における配置図である。 図５の薄膜トランジスタ表示板をVIA−VIA’線に沿って切断した断面図である。 図５の薄膜トランジスタ表示板をVIB−VIB’線に沿って切断した断面図である。 図５に続く工程における配置図である。 図７の薄膜トランジスタ表示板をVIIIA−VIIIA’線に沿って切断した断面図である。 図７の薄膜トランジスタ表示板をVIIIB−VIIIB’線に沿って切断した断面図である。 図８Ａに続く工程における断面図である。 図８Ｂに続く工程における断面図である。 図９Ａ及び図９Ｂに続く工程における配置図である。 図１０の薄膜トランジスタ表示板をXIA−XIA’線に沿って切断した断面図である。 図１０の薄膜トランジスタ表示板をXIB−XIB’線に沿って切断した断面図である。 図１１Ａに続く工程における断面図である。 図１１Ｂに続く工程における断面図である。 本発明の他の実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図である。 図１３の薄膜トランジスタ表示板をXIV−XIV’−XIV”線に沿って切断した断面図である。 図１３の薄膜トランジスタ表示板を製造する中間工程における配置図である。 図１５Ａの薄膜トランジスタ表示板をXVB−XVB’−XVB”線に沿って切断した断面図である。 図１５Ａに続く工程における配置図である。 図１６Ａの薄膜トランジスタ表示板をXVIB−XVIB’−XVIB”線に沿って切断した断面図である。 図１６Ａに続く工程における配置図である。 図１７Ａの薄膜トランジスタ表示板をXVIIB−XVIIB’−XVIIB”線に沿って切断した断面図である。 本発明の他の実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図である。 図１８の薄膜トランジスタ表示板をXIXA−XIXA線に沿って切断した断面図である。 図１８の薄膜トランジスタ表示板をXIXB−XIXB’−XIXIB”線に沿って切断した断面図である。 本発明の他の実施形態に係る薄膜トランジスタ表示板の電極を示す配置図である。 図２０のXXI−XXI線に沿って切断した液晶表示装置の断面図であって、上部基板及び下部基板の間の等電位線及び電気力線を共に示す図である。 本発明の他の実施形態において液晶分子のねじれ角の変化を説明する図である。 本発明の他の実施形態において基板に水平であり、画素電極の長手方向に対してに垂直な線についての液晶分子のねじれ角の変化を示すグラフである。 本発明の他の実施形態において基板に垂直な線に対する液晶分子のねじれ角の変化を示すグラフである。 本発明の他の実施形態において液晶分子の傾斜角の変化を説明する図である。 本発明の他の実施形態において基板に垂直な線に対する液晶分子の傾斜角の変化を示すグラフである。 本発明の他の実施形態において基板に水平で、画素電極に垂直な線に対する液晶分子の傾斜角の変化を示すグラフである。 図１８乃至図１９Ｂの薄膜トランジスタ表示板を製造する第１工程の薄膜トランジスタ表示板の配置図である。 図２８の薄膜トランジスタ表示板をXXIXA−XXIXA線に沿って切断した断面図である。 図２８の薄膜トランジスタ表示板をXXIXB−XXIXB’−XXIXB”線に沿って切断した断面図である。 図２８に続く工程における薄膜トランジスタ表示板の配置図である。 図３０の薄膜トランジスタ表示板をXXXIA−XXXIA線線に沿って切断した断面図である。 図３０の薄膜トランジスタ表示板をXXXIB−XXXIB’−XXXIB”線に沿って切断した断面図である。 図３０の薄膜トランジスタ表示板をXXXIA−XXXIA線に沿って切断した断面図であって、図３１Ａに続く工程における断面図である。 図３０の薄膜トランジスタ表示板をXXXIA−XXXIA線に沿って切断した断面図であって、図３２に続く工程における断面図である。 図３３に続く工程における薄膜トランジスタ表示板の配置図である。 図３４の薄膜トランジスタ表示板をXXXVA−XXXVA線線に沿って切断した断面図である。 図３４の薄膜トランジスタ表示板をXXXVB−XXXVB’−XXXVB”線に沿って切断した断面図である。 図３４に続く工程における薄膜トランジスタ表示板の配置図である。 図３６の薄膜トランジスタ表示板をXXXVIIA−XXXVIIA線線に沿って切断した断面図である。 図３６の薄膜トランジスタ表示板をXXXVIIB−XXXVIIB’−XXXVII”線に沿って切断した断面図である。 本発明の他の実施形態に係る液晶表示装置用薄膜トランジスタ表示板の配置図である。 図３８の薄膜トランジスタ表示板をXXXIX−XXXIX線に沿って切断した断面図である。
符号の説明
８１、８２ 接触補助部材
１１０ 基板
１２１、１２９ ゲート線
１２４ ゲート電極
１３１ 共通電極
１４０ ゲート絶縁膜
１５１、１５４ 半導体
１６１、１６３、１６５ オーミック接触部材
１７１、１７９ データ線
１７３ ソース電極
１７５ ドレイン電極
１８０ 保護膜
１８１、１８２、１８５ コンタクトホール
１８９ 開口部
１９１ 画素電極
８０１ 層間絶縁膜

Claims (36)

  1. 基板と、
    前記基板上に形成され絶縁されて交差するゲート線及びデータ線と、
    前記ゲート線とデータ線と接続されている薄膜トランジスタと、
    前記薄膜トランジスタと接続されている画素電極と
    を備え、
    前記画素電極は、窒素を含む透明な第２導電膜と、当該第２導電膜の下部にITOまたはIZOからなる第１導電膜とを有し、
    前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜の金属の析出を防ぐ、薄膜トランジスタ表示板。
  2. 前記薄膜トランジスタは、
    前記ゲート線と接続されているゲート電極と、
    前記ゲート電極を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され前記ゲート電極と重畳する半導体と、
    前記半導体上に形成され前記データ線と接続されているソース電極と、
    前記半導体上に形成され前記ソース電極と前記ゲート電極を中心に対向するドレイン電極と
    を備える、請求項１に記載の薄膜トランジスタ表示板。
  3. 前記ソース電極、データ線及びドレイン電極上に形成され、前記ソース電極及びドレイン電極の間の前記半導体を露出させる開口部と前記ドレイン電極を露出する第１コンタクトホールを有する層間絶縁膜をさらに有し、
    前記画素電極は前記層間絶縁膜上に形成され、前記第１コンタクトホールを介して前記ドレイン電極と接触する、
    請求項２に記載の薄膜トランジスタ表示板。
  4. 前記画素電極は、線状からなる複数の第１部分と前記第１部分及び前記ドレイン電極と接続されている第２部分とを有する、請求項２に記載の薄膜トランジスタ表示板。
  5. 前記画素電極の第１部分と平行でかつ交互に形成されているか重畳する共通電極をさらに備える請求項２に記載の薄膜トランジスタ表示板。
  6. 前記データ線、ソース電極及びドレイン電極は、下部導電膜と上部導電膜を有し、
    前記第１コンタクトホールは、前記ドレイン電極の下部導電膜の一部及び隣接したゲート絶縁膜を露出させる、
    請求項２〜５のいずれか１項に記載の薄膜トランジスタ表示板。
  7. 前記ドレイン電極の上部膜の少なくとも一部の境界が、前記第１コンタクトホールの一部の境界と一致している、請求項６に記載の薄膜トランジスタ表示板。
  8. 前記開口部を覆う保護膜をさらに有する請求項３〜７のいずれか１項に記載の薄膜トランジスタ表示板。
  9. 前記保護膜上に形成されている間隔材をさらに有する請求項８に記載の薄膜トランジスタ表示板。
  10. 前記保護膜は窒化ケイ素からなる、請求項８または９に記載の薄膜トランジスタ表示板。
  11. 前記下部導電膜はクロム（Cr）からなり、前記上部導電膜はアルミニウム（Al）またはアルミニウム合金からなる、請求項６〜１０のいずれか１項に記載の薄膜トランジスタ表示板。
  12. 基板上にゲート線を形成する段階と、
    前記ゲート線を覆うゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に半導体を形成する段階と、
    前記ゲート絶縁膜または前記半導体上部にデータ線及びドレイン電極を形成する段階と、
    前記ドレイン電極と接続される画素電極を形成する段階と
    を含み、
    前記画素電極は、ITOまたはIZOからなる導電膜が形成され、当該導電膜上に窒素を含む透明な導電物質を蒸着した後、パターニングして形成され、
    前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ、
    薄膜トランジスタ表示板の製造方法。
  13. 前記画素電極を形成した後、露出した半導体をＨ２を使用して洗浄する段階をさらに含む請求項１２に記載の薄膜トランジスタ表示板の製造方法。
  14. 基板上にゲート線を形成する段階と、
    前記ゲート線上にゲート絶縁膜及び非晶質シリコン膜を連続して積層する段階と、
    前記半導体上に下部導電膜と上部導電膜を蒸着する段階と、
    前記上部導電膜、前記下部導電膜及び前記非晶質シリコン膜をパターニングして導電体パターン及び半導体を形成する段階と、
    前記導電体パターン及び半導体上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜の所定の領域をエッチングして前記導電体パターンの上部導電膜を露出させる第１部分と第２部分を露出させる段階と、
    前記第１及び前記第２部分の上部導電膜を除去して前記下部導電膜を露出させる段階と、
    前記第２部分の下部導電膜を除去して前記半導体の一部を露出し、ソース電極及びドレイン電極を形成する段階と、
    前記層間絶縁膜上にITOまたはIZOからなる導電膜を形成し、当該導電膜上に窒素を含む透明な導電物質を蒸着した後、パターニングして前記第１部分の下部導電膜と接続される画素電極を形成する段階と、
    前記露出した前記半導体をＨ２洗浄する段階と、
    前記露出した前記半導体を覆う第１絶縁膜を形成する段階と
    を含み、
    前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ、薄膜トランジスタの製造方法。
  15. 前記絶縁基板上に維持電極線を形成する段階をさらに含む請求項１２〜１４のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  16. 前記第１絶縁膜上に第１絶縁物質と他の絶縁物質を蒸着して第２絶縁膜を形成する段階と、
    フォトエッチング工程で前記第２絶縁膜及び前記第１絶縁膜をエッチングして間隔材及び保護膜を形成する段階と
    を含む請求項１４または１５に記載の薄膜トランジスタ表示板の製造方法。
  17. 前記層間絶縁膜エッチング段階において、
    前記上部導電膜の第１部分とこれに隣接したゲート絶縁膜を共に露出させる、
    請求項１４〜１６のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  18. 前記画素電極を形成する段階において、前記下部導電膜の第１部分と露出した前記ゲート絶縁膜を共に覆って画素電極を形成する、請求項１４〜１７のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  19. 前記下部導電膜はクロム（Cr）で形成し、前記上部導電膜はアルミニウム（Al）またはアルミニウム合金で形成する、請求項１４〜１８のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  20. 前記非晶質シリコン膜は、真性非晶質シリコン膜と不純物がドーピングされた非晶質シリコン膜を有し、
    前記下部導電膜除去後、前記不純物非晶質シリコン膜の露出した部分を除去する段階をさらに含む請求項１４〜１９のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  21. 前記ITONまたはIZONは、前記ITOまたはIZOを窒化して形成される、請求項２０に記載の薄膜トランジスタ表示板の製造方法。
  22. 前記ITONまたはIZONは、５０〜１００Åの厚さに形成される、請求項２０または２１に記載の薄膜トランジスタ表示板の製造方法。
  23. 基板と、
    前記基板上に形成されている複数のゲート線と、
    前記基板上に形成され窒素を含む透明な第２導電膜と、当該第２導電膜の下部にITO、IZOまたはa−ITOからなる第１導電膜とを有する複数の共通電極と、
    前記ゲート線及び共通電極上に形成されるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成される半導体層と、
    前記半導体層上に形成され、ソース電極を有するデータ線及び前記ソース電極と対向しているドレイン電極と、
    前記ドレイン電極と接続され、前記共通電極と重畳している複数の画素電極と
    を備え、
    前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜がa-ITOからなるときa-ITONからなり、前記第１導電膜の金属の析出を防ぐ、薄膜トランジスタ表示板。
  24. 前記共通電極は、前記画素電極の間で連続的な面からなる、請求項２３に記載の薄膜トランジスタ表示板。
  25. 前記ITON、IZONまたはa−ITONの厚さが１０乃至１０００Åの範囲である、請求項２３に記載の薄膜トランジスタ表示板。
  26. 前記ITON、IZONまたはa−ITONに含まれた窒素の含量が０．００１at％乃至９０at％である、請求項２３〜２５のいずれか１項に記載の薄膜トランジスタ表示板。
  27. 前記半導体層は、前記ソース電極と前記ドレイン電極との間の部分を除く領域に、前記データ線及びドレイン電極と実質的に同一な平面形状に形成されている、請求項２３〜２６のいずれか１項に記載の薄膜トランジスタ表示板。
  28. 一つの画素は、少なくとも一つの前記画素電極と共通電極からなり、前記共通電極は、隣接した画素の共通電極と接続されている、請求項２３〜２７のいずれか１項に記載の薄膜トランジスタ表示板。
  29. 前記共通電極及び前記画素電極の間で発生する電場は放物線状の電気力線であり、前記電気力線は、前記共通電極または前記画素電極上で垂直及び水平成分を有する、請求項２３〜２８のいずれか１項に記載の薄膜トランジスタ表示板。
  30. 前記画素電極間の前記共通電極の線幅が前記画素電極の線幅より大きい、請求項２３〜２９のいずれか１項に記載の薄膜トランジスタ表示板。
  31. 前記画素電極と前記共通電極が一部重畳してストレージキャパシタを構成する、請求項２３〜３０のいずれか１項に記載の薄膜トランジスタ表示板。
  32. 基板上にゲート線を形成する段階と、
    前記基板上にITO、IZOまたはa−ITOからなる第１導電膜を形成し、当該第１導電膜上に窒素を含む透明な第２導電膜を形成して共通電極を形成する段階と、
    前記ゲート線及び前記共通電極上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上部に半導体層を形成する段階と、
    前記ゲート絶縁膜または、前記半導体層上部にデータ線及びソース電極を形成する段階
    と、
    前記ドレイン電極と接続される画素電極を形成する段階とを含み、
    前記画素電極が前記共通電極の一部と重畳し、
    前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜がa-ITOからなるときa-ITONからなり、前記第１導電膜の金属の析出を防ぐ、
    薄膜トランジスタ表示板の製造方法。
  33. 前記ITON、IZONまたはa−ITONは、窒素雰囲気でスパッタリング法でITO、IZOまたはa−ITOを蒸着して形成される、請求項３２に記載の薄膜トランジスタ表示板の製造方法。
  34. 前記共通電極を形成する段階は、
    ITO、IZOまたはa−ITOを蒸着して第１導電膜を形成する段階と、
    NH3プラズマ処理を行って前記第１導電膜上にIZON、ITONまたはa−ITONからなる第２導電膜を形成する段階と
    を含む、
    請求項３２に記載の薄膜トランジスタ表示板の製造方法。
  35. 前記ITON、IZONまたはa−ITONは１０乃至１０００Åの厚さに形成する、請求項３２〜３４のいずれか１項に記載の薄膜トランジスタ表示板の製造方法。
  36. ITO、IZOまたはa−ITOからなる第１導電膜上に第２導電膜を有する透明導電膜を形成する段階と、
    前記透明導電膜の第２導電膜を窒化処理する段階と、
    前記透明導電膜上に絶縁膜を形成する段階と
    を含み、
    前記第２導電膜は、前記第１導電膜がITOからなるときITONからなり、前記第１導電膜がIZOからなるときIZONからなり、前記第１導電膜がa-ITOからなるときa-ITONからなり、前記第１導電膜の金属の析出を防ぐ、
    薄膜トランジスタ表示板の製造方法。
JP2005311701A 2004-10-26 2005-10-26 薄膜トランジスタ表示板及びその製造方法 Active JP4939794B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20040085686 2004-10-26
KR10-2004-0085686 2004-10-26
KR1020050061832A KR101219038B1 (ko) 2004-10-26 2005-07-08 박막 트랜지스터 표시판 및 그 제조 방법
KR10-2005-0061832 2005-07-08

Publications (2)

Publication Number Publication Date
JP2006133769A JP2006133769A (ja) 2006-05-25
JP4939794B2 true JP4939794B2 (ja) 2012-05-30

Family

ID=36460138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005311701A Active JP4939794B2 (ja) 2004-10-26 2005-10-26 薄膜トランジスタ表示板及びその製造方法

Country Status (3)

Country Link
US (4) US7527992B2 (ja)
JP (1) JP4939794B2 (ja)
KR (1) KR101219038B1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219038B1 (ko) 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7452782B2 (en) * 2005-11-21 2008-11-18 Hannstar Display Corp. Image TFT array of a direct X-ray image sensor and method of fabricating the same
US7847904B2 (en) 2006-06-02 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
KR101244898B1 (ko) * 2006-06-28 2013-03-19 삼성디스플레이 주식회사 유기 박막 트랜지스터 기판 및 그 제조 방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
CN100429765C (zh) * 2006-12-04 2008-10-29 友达光电股份有限公司 薄膜晶体管阵列基板及其制造方法
JP4705062B2 (ja) * 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
KR100846711B1 (ko) * 2007-03-13 2008-07-16 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5080124B2 (ja) * 2007-04-27 2012-11-21 パナソニック液晶ディスプレイ株式会社 表示装置
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
TW200941592A (en) * 2008-03-26 2009-10-01 Au Optronics Corp Thin-film-transistor structure, pixel structure and manufacturing method thereof
KR101458897B1 (ko) * 2008-05-02 2014-11-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101435501B1 (ko) * 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5207184B2 (ja) * 2008-12-15 2013-06-12 Ｎｌｔテクノロジー株式会社 液晶表示装置
TWI418903B (zh) * 2009-09-30 2013-12-11 Au Optronics Corp 陣列基板及其製造方法
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102295450B1 (ko) * 2009-10-09 2021-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102183102B1 (ko) 2009-11-27 2020-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101117726B1 (ko) 2009-12-15 2012-03-07 삼성모바일디스플레이주식회사 플렉서블 디스플레이용 기판, 이를 제조하는 방법, 및 이 기판제조방법을 이용한 유기 발광 디스플레이 장치의 제조 방법
JP2011145530A (ja) 2010-01-15 2011-07-28 Hitachi Displays Ltd 表示装置、及び、表示装置の製造方法
KR101399611B1 (ko) * 2010-02-05 2014-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
TWI472039B (zh) * 2010-06-01 2015-02-01 Chunghwa Picture Tubes Ltd 薄膜電晶體及其製作方法
EP2579315B1 (en) * 2010-06-02 2018-08-15 Sharp Kabushiki Kaisha Method of manufacturing a thin film transistor
TWI423391B (zh) 2010-07-08 2014-01-11 Au Optronics Corp 共通線結構與顯示面板及其製作方法
KR20120032904A (ko) * 2010-09-29 2012-04-06 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2013046606A1 (ja) * 2011-09-27 2013-04-04 凸版印刷株式会社 薄膜トランジスタ、および画像表示装置
JP2012044231A (ja) * 2011-11-30 2012-03-01 Toshiba Corp 半導体発光素子
CN102769040B (zh) * 2012-07-25 2015-03-04 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
KR102029986B1 (ko) * 2012-12-13 2019-10-10 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
TWI486696B (zh) * 2013-03-15 2015-06-01 E Ink Holdings Inc 畫素結構
CN103268891B (zh) * 2013-03-28 2016-08-10 北京京东方光电科技有限公司 一种薄膜晶体管、非晶硅平板探测基板及制备方法
KR20140128080A (ko) * 2013-04-26 2014-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102075529B1 (ko) * 2013-05-29 2020-02-11 삼성디스플레이 주식회사 평판 표시 장치 및 이의 제조 방법
KR102316791B1 (ko) * 2014-08-19 2021-10-26 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
JP6478819B2 (ja) * 2015-06-04 2019-03-06 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
CN105161523B (zh) 2015-08-13 2018-09-25 京东方科技集团股份有限公司 一种电极、薄膜晶体管、阵列基板及显示设备
KR102148491B1 (ko) 2015-12-14 2020-08-26 엘지디스플레이 주식회사 박막트랜지스터 기판
CN105514120B (zh) * 2016-01-21 2018-07-20 京东方科技集团股份有限公司 一种双栅tft阵列基板及其制造方法和显示装置
CN106057822A (zh) * 2016-07-29 2016-10-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN110098259A (zh) * 2019-04-10 2019-08-06 深圳市华星光电技术有限公司 非晶硅薄膜晶体管及其制作方法
JP7484632B2 (ja) 2020-09-30 2024-05-16 セイコーエプソン株式会社 電気光学装置、および電子機器
CN113867028A (zh) * 2021-10-09 2021-12-31 福建华佳彩有限公司 一种低触控负载的像素结构

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3094421B2 (ja) * 1990-03-09 2000-10-03 富士通株式会社 透明導電膜の形成方法
JP2873632B2 (ja) * 1991-03-15 1999-03-24 株式会社半導体エネルギー研究所 半導体装置
JP3172841B2 (ja) * 1992-02-19 2001-06-04 株式会社日立製作所 薄膜トランジスタとその製造方法及び液晶表示装置
JP3265622B2 (ja) * 1992-07-06 2002-03-11 富士通株式会社 液晶表示装置の製造方法
JPH06139844A (ja) * 1992-10-23 1994-05-20 Sharp Corp Ｉｔｏ導電膜およびその製造方法
JP3426660B2 (ja) * 1993-09-08 2003-07-14 日本板硝子株式会社 インライン型スパッタ装置
US6979882B1 (en) * 1996-07-16 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Electronic device and method for manufacturing the same
KR100477130B1 (ko) 1997-09-25 2005-08-29 삼성전자주식회사 평면구동방식액정표시장치의박막트랜지스터기판및제조방법
KR100271043B1 (ko) 1997-11-28 2000-11-01 구본준, 론 위라하디락사 액정표시장치의 기판 및 그 제조방법(liquid crystal display and method of manufacturing the same)
JPH11158609A (ja) * 1997-12-01 1999-06-15 Sharp Corp 配線構造及びその製造方法
JP4458563B2 (ja) * 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
US5973383A (en) * 1998-04-09 1999-10-26 Honeywell Inc. High temperature ZrN and HfN IR scene projector pixels
JPH11335815A (ja) * 1998-05-20 1999-12-07 Nippon Sheet Glass Co Ltd 透明導電膜付き基板および成膜装置
KR100333179B1 (ko) 1998-06-30 2002-08-24 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터액정표시소자및그의제조방법
KR100303446B1 (ko) * 1998-10-29 2002-10-04 삼성전자 주식회사 액정표시장치용박막트랜지스터기판의제조방법
KR100356833B1 (ko) 1999-05-06 2002-10-18 주식회사 현대 디스플레이 테크놀로지 에프에프에스 모드 액정표시장치의 보호막 형성방법
KR100507271B1 (ko) * 1999-06-30 2005-08-10 비오이 하이디스 테크놀로지 주식회사 고개구율 및 고투과율 액정표시장치 및 그 제조방법
KR100358699B1 (ko) 1999-12-17 2002-10-30 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP3430097B2 (ja) 1999-12-22 2003-07-28 日本電気株式会社 薄膜トランジスタアレイ基板の製造方法
KR100660809B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
JP4224661B2 (ja) * 2000-02-10 2009-02-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP2001281698A (ja) * 2000-03-30 2001-10-10 Advanced Display Inc 電気光学素子の製法
KR20010113266A (ko) * 2000-06-19 2001-12-28 구본준, 론 위라하디락사 액정표시장치 어레이기판 및 그의 제조방법
KR100720095B1 (ko) * 2000-11-07 2007-05-18 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP3628997B2 (ja) * 2000-11-27 2005-03-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置の製造方法
KR100730495B1 (ko) 2000-12-15 2007-06-20 엘지.필립스 엘시디 주식회사 횡전계 방식의 액정표시장치 및 그 제조방법
KR20030027302A (ko) 2001-09-28 2003-04-07 삼성전자주식회사 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
JP2002329701A (ja) * 2001-02-28 2002-11-15 Matsushita Electric Ind Co Ltd 半導体基板およびそれを用いた表示装置およびその製造方法および製造装置
JP4757393B2 (ja) * 2001-03-23 2011-08-24 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置及びその製造方法
KR100398590B1 (ko) 2001-05-17 2003-09-19 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치의 제조방법
KR100466392B1 (ko) * 2001-05-30 2005-01-13 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 액정표시장치의 제조방법
KR20020091693A (ko) 2001-05-31 2002-12-06 주식회사 현대 디스플레이 테크놀로지 박막 트랜지스터 액정표시장치 제조방법
KR100437825B1 (ko) 2001-07-06 2004-06-26 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판
KR20030021378A (ko) * 2001-09-05 2003-03-15 주식회사 현대 디스플레이 테크놀로지 액정표시소자의 패널 제조방법
US6909162B2 (en) * 2001-11-02 2005-06-21 Omnivision Technologies, Inc. Surface passivation to reduce dark current in a CMOS image sensor
US6885032B2 (en) * 2001-11-21 2005-04-26 Visible Tech-Knowledgy, Inc. Display assembly having flexible transistors on a flexible substrate
KR100841614B1 (ko) * 2001-12-28 2008-06-27 엘지디스플레이 주식회사 횡전계방식 액정표시소자 및 그 제조방법
JP2003295207A (ja) * 2002-03-29 2003-10-15 Nec Lcd Technologies Ltd 横電界方式のアクティブマトリクス型液晶表示装置
JP4262582B2 (ja) 2002-11-27 2009-05-13 シャープ株式会社 導電素子の形成方法および液晶表示装置の反射電極部形成方法
US6841431B2 (en) * 2003-01-29 2005-01-11 Chunghwa Picture Tubes, Ltd. Method for reducing the contact resistance
JP4540311B2 (ja) 2003-06-26 2010-09-08 ジオマテック株式会社 透明導電膜及びその製造方法
JP2005062802A (ja) * 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法
JP4406237B2 (ja) 2003-07-30 2010-01-27 株式会社ニデック 導電性を有する多層膜付透明基板の製造方法。
JP4078264B2 (ja) 2003-07-30 2008-04-23 キヤノン株式会社 画像処理装置およびその方法
JP2004104096A (ja) * 2003-08-01 2004-04-02 Hitachi Displays Ltd 液晶表示装置
US7244627B2 (en) 2003-08-25 2007-07-17 Lg.Philips Lcd Co., Ltd. Method for fabricating liquid crystal display device
JP4689159B2 (ja) * 2003-10-28 2011-05-25 株式会社半導体エネルギー研究所 液滴吐出システム
US8053171B2 (en) * 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
US7371625B2 (en) * 2004-02-13 2008-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system
US7223641B2 (en) * 2004-03-26 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, liquid crystal television and EL television
JP2005303003A (ja) * 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
US7416977B2 (en) * 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
US7221413B2 (en) 2004-08-05 2007-05-22 Au Optronics Corporation Thin film transistor array substrate and repairing method thereof
US7622338B2 (en) * 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2006040877A1 (ja) * 2004-10-14 2006-04-20 Sharp Kabushiki Kaisha 積層基板
KR101219038B1 (ko) * 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
KR101282397B1 (ko) * 2004-12-07 2013-07-04 삼성디스플레이 주식회사 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법
JP2006251120A (ja) * 2005-03-09 2006-09-21 Seiko Epson Corp 画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器
KR100632954B1 (ko) * 2005-05-06 2006-10-12 삼성전자주식회사 씨모스 이미지센서 및 그 제조방법
JP4802896B2 (ja) * 2005-09-09 2011-10-26 セイコーエプソン株式会社 電気光学装置の製造方法
JP4692415B2 (ja) * 2005-09-15 2011-06-01 カシオ計算機株式会社 エレクトロルミネッセンス素子の製造方法
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2008098611A (ja) * 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
KR101270705B1 (ko) * 2006-09-26 2013-06-03 삼성디스플레이 주식회사 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한액정표시패널
TWI374544B (en) 2006-11-13 2012-10-11 Au Optronics Corp Thin film transistor array substrates and fbricating method thereof
JP2008124408A (ja) * 2006-11-16 2008-05-29 Sony Corp 薄膜半導体装置の製造方法
KR101340514B1 (ko) * 2007-01-24 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法

Also Published As

Publication number Publication date
US8288771B2 (en) 2012-10-16
US20120315731A1 (en) 2012-12-13
KR101219038B1 (ko) 2013-01-07
US8207534B2 (en) 2012-06-26
US8455277B2 (en) 2013-06-04
KR20060050008A (ko) 2006-05-19
US20090224254A1 (en) 2009-09-10
US20060108587A1 (en) 2006-05-25
US7527992B2 (en) 2009-05-05
JP2006133769A (ja) 2006-05-25
US20110284857A1 (en) 2011-11-24

Similar Documents

Publication Publication Date Title
JP4939794B2 (ja) 薄膜トランジスタ表示板及びその製造方法
JP5106762B2 (ja) 薄膜トランジスタ表示板及びその製造方法
US7205570B2 (en) Thin film transistor array panel
US7479416B2 (en) Thin film transistor array panel and manufacturing method thereof
US7172913B2 (en) Thin film transistor array panel and manufacturing method thereof
US7675065B2 (en) Thin film transistor panel and manufacturing method thereof
US20090224257A1 (en) Thin film transistor panel and manufacturing method of the same
EP1646076B1 (en) Manufacturing method of a thin film transistor array panel
US7888148B2 (en) Signal line for a display device, etchant, thin film transistor panel, and method for manufacturing the same
US7811868B2 (en) Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel
US20090002587A1 (en) Thin film transistor array panel and a manufacturing method thereof
US7422916B2 (en) Method of manufacturing thin film transistor panel
US20070040954A1 (en) Wire structure, a method for fabricating a wire, a thin film transistor substrate, and a method for fabricating the thin film transistor substrate
US8405082B2 (en) Thin film transistor array substrate and manufacturing method thereof
JP4898229B2 (ja) 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法
KR101219041B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US20070103614A1 (en) Thin film transistor array panel for liquid crystal display
US7541225B2 (en) Method of manufacturing a thin film transistor array panel that includes using chemical mechanical polishing of a conductive film to form a pixel electrode connected to a drain electrode
KR101160823B1 (ko) 박막 트랜지스터 표시판과 그 제조 방법
US10128274B2 (en) Thin film transistor array panel and a method for manufacturing the same
KR100601176B1 (ko) 박막 트랜지스터 기판
KR20060060334A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050093881A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060058404A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060091491A (ko) 박막 트랜지스터 표시판과 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4939794

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250