JP4939794B2 - 薄膜トランジスタ表示板及びその製造方法 - Google Patents
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Description
また、IZOまたはITOからなる透明電極上に窒化膜(SiNx)を蒸着する場合にも、窒化膜蒸着時に投入されるH2またはSiH4ガスによって、IZOまたはITO物質内の金属成分が反応して不透明金属が析出される。
また、本発明の他の目的は、透明電極上に窒化膜を蒸着した場合にも画素の透過率を確保できる薄膜トランジスタ表示板及びその製造方法を提供することである。
また、薄膜トランジスタ表示板は、画素電極の第1部分と平行でかつ交互に形成されている維持電極をさらに備える。
また、開口部を覆う保護膜をさらに有することができる。
また、保護膜が窒化ケイ素からなることが好ましい。
また、下部導電膜がクロムからなり、上部導電膜がアルミニウムまたはアルミニウム合金からなることが好ましい。
また、本発明の薄膜トランジスタの製造方法は、基板上にゲート線を形成する段階と、ゲート線上にゲート絶縁膜及び非晶質シリコン膜を連続して積層する段階と、半導体上に下部導電膜と上部導電膜を蒸着する段階と、上部導電膜、下部導電膜及び非晶質シリコン膜をパターニングして導電体パターン及び半導体を形成する段階と、導電体パターン及び半導体上に層間絶縁膜を形成する段階と、層間絶縁膜の所定領域をエッチングして導電体パターンの上部導電膜を露出する第1部分と第2部分を露出させる段階と、第1及び第2部分の上部導電膜を除去して下部導電膜を露出させる段階と、第2部分の下部導電膜を除去して半導体の一部を露出させ、ソース電極及びドレイン電極を完成する段階と、層間絶縁膜上にITOまたはIZOからなる導電膜を形成し、当該導電膜上に窒素を含む透明な導電物質を蒸着した後にパターニングして第1部分の下部導電膜と接続する画素電極を形成する段階と、露出した半導体をH2洗浄する段階と、露出した半導体を覆う第1絶縁膜を形成する段階とを含み、前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ。
また、第1絶縁膜上に第1絶縁物質と他の絶縁物質を蒸着して第2絶縁膜を形成する段階、エッチング工程で第2及び第1絶縁膜をエッチングして間隔材及び保護膜を形成する段階を含むことができる。
また、画素電極を形成する段階において、下部導電膜の第1部分と露出したゲート絶縁膜を共に覆って画素電極を形成する。
また、非晶質シリコン膜は真性非晶質シリコン膜と不純物がドーピングされた非晶質シリコン膜を有し、下部導電膜除去後に不純物非晶質シリコン膜の露出した部分を除去する段階をさらに含むことができる。
また、透明な導電物質はITO/ITONまたはIZO/IZONで形成することが好ましい。ここで、ITONまたはIZONはITOまたはIZOを窒化して形成することが好ましい。また、ITONまたはIZONは50〜100Åの厚さに形成することが好ましい。
また、透明な導電体はITON、IZONまたはa−ITONからなり、ITON、IZONまたはa−ITONの厚さが10乃至3000Åの範囲であることが好ましい。
また、半導体層は、ソース電極とドレイン電極との間の部分を除く領域に、データ線及びドレイン電極と実質的に同一な平面形状に形成されることが好ましい。
また、共通電極及び画素電極との間に生じる電場が放物線状電気力線であり、電気力線が共通電極または画素電極の上で垂直及び水平成分を有することが好ましい。
また、画素電極と共通電極が一部重畳して、ストレージキャパシタを構成することが好ましい。
また、透明な導電体はITO/ITON、IZO/IZONまたはa−ITO/a−ITONの二重層で形成することが好ましい。
また、本発明の他の実施形態に係る薄膜トランジスタ表示板の製造方法は、透明導電膜を形成する段階と、透明導電膜を窒化処理する段階と、透明導電膜上に絶縁膜を形成する段階とを含むことが好ましい。
まず、図1、図2A及び図2Bを参照して、本発明の好適な一実施形態に係る薄膜トランジスタ表示板について詳細に説明する。
ゲート線121上には、窒化ケイ素(SiNx)などからなるゲート絶縁膜140が形成されている。
オーミック接触部材161、165上には、各々複数のデータ線171と複数のドレイン電極175とが形成されている。
各データ線171からドレイン電極175の両側に延びた複数の枝がソース電極173をなす。一対のソース電極173とドレイン電極175は互いに分離されている。ゲート電極124、ソース電極173及びドレイン電極175は、半導体151の突出部154と共に薄膜トランジスタ(TFT)をなし、薄膜トランジスタのチャンネルはソース電極173とドレイン電極175の間の突出部154に形成される。
オーミック接触部材161、165は、その下部の半導体151とその上部のデータ線171及びドレイン電極175の間にのみ存在し、これらの間の接触抵抗を低くする役割を果たす。半導体151は、薄膜トランジスタが配される突出部154を除いて、データ線171、ドレイン電極175及びその下部のオーミック接触部材161、165と実質的に同一な平面形状を有している。
図5、図6A及び図6Bに示されるように、ゲート絶縁膜140、真性非晶質シリコン層、不純物非晶質シリコン層を化学気相蒸着法(CVD)で、下部金属膜及び上部金属膜をスパッタリング法などで連続して積層した後、上部及び下部金属膜、不純物非晶質シリコン層及び真性非晶質シリコン層の4つの層をフォトエッチングし、複数の上部及び下部導電体174q、174p、複数の不純物半導体パターン164と複数の突出部154を各々有する複数の線状真性半導体151を形成する。
ここで、画素電極191は窒素を含む透明な導電物質からなる。好ましくは、ITONまたはIZONで形成したり、ITO/ITONまたはIZO/IZONで形成することができる。前者の場合には、窒素雰囲気でスパッタリング法でITOまたはIZOを蒸着して形成し、後者の場合には、スパッタリング法でIZO及びITOを蒸着して第1導電膜191pを形成した後、窒素気体を注入して窒化(nitradation)工程を行い、第1導電膜191pの上部にITON、IZONからなる第2導電膜191qを形成する。この時、ITON、IZONが50〜100Åの範囲であることが好ましい。さらに、ITO及びIZO膜を積層した後に酸化工程を行い、ITO/酸化膜、IZO/酸化膜の構造に形成することができる。
図13及び図14に示されるように、絶縁基板110上にゲート信号を伝達する複数のゲート線121と共通電圧などの基準電圧を伝達する複数の共通電極線131a、131bとが形成されている。
オーミック接触部材161、165及びゲート絶縁膜140上には、各々複数のデータ線171、複数の画素電極191a、191bが形成されている。
画素電極191a、191bは、ゲート線121とデータ線171によって定義される画素領域内に位置している。また、画素電極は、ゲート線121と並んでおり、ゲート線121と隣接するように画素領域内に対となって形成されている横部分191b、横部分191bを電気的に連結する複数の縦部分191aを有する。横部分191aは突出してゲート線121と一部重畳することができ、縦部分は共通電極133a、133b、133cと交互に位置している。
次に、図17A及び図17Bに示されるように、オーミック接触パターン164(図16B)上にデータ導電膜を形成した後、フォトエッチング工程で複数のソース電極173を各々有する複数のデータ線171、画素電極191a、191b及びドレイン電極175を形成する。
ゲート線121はゲート信号を伝達し、主に横方向に延びている。各ゲート線121は、上方に突出した複数のゲート電極124と他の層または外部駆動回路との接続のため、面積が広い端部129を有する。ゲート信号を生成するゲート駆動回路(図示せず)は、集積回路チップの形態で基板110上に付着される可撓性印刷回路膜(図示せず)上に装着されたり、基板110上に直接装着されることができ、あるいは基板110に集積されることができる。ゲート駆動回路が基板110上に集積されている場合、ゲート線121が延びてそれと直接接続され得る。
ゲート線121及び共通電極270上には、窒化ケイ素(SiNx)または酸化ケイ素(SiOx)などで作られたゲート絶縁膜140が形成されている。ゲート絶縁膜140は、ゲート線121及び共通電極270を互いに短絡するのを防ぐ。
オーミック接触部材161、165上には、複数のデータ線171と複数のドレイン電極175が形成されている。
一つのゲート電極124、一つのソース電極173及び一つのドレイン電極175は、半導体151の突出部154と共に一つの薄膜トランジスタ(TFT)をなし、薄膜トランジスタのチャンネルは、ソース電極173とドレイン電極175の間の突出部154に形成される。
画素電極191は主に縦方向に延びて共通電極270と重畳している。ここで、画素電極191の下端は互いに接続されている。画素電極191は、データ線171と平行な方向に複数の枝が線状に延びている。共通電極270がデータ線171と重畳する部分は寄生容量が生じて画像信号を遅延させるため、共通電極270においてデータ線171と重畳する部分は除去し、一部272のみを残して、隣接する共通電極270を互いに接続する。
図20は、本発明の他の実施形態に係る薄膜トランジスタ表示板の電極を示す配置図であり、図21は、図20のXXI−XXI線に沿って切断した液晶表示装置の断面図であって、上部基板及び下部基板の間の等電位線及び電気力線を一緒に示した図である。
二つの配向膜11、21は、ラビングまたは紫外線照射法で配向処理され、液晶分子が全て一方向に配列されており、基板110、210に対して少しのプレチルト角を有するが、ほぼ水平であり、基板110、210に平行な面上から見たとき、画素電極191方向及びこれに垂直な方向に対して一定の角をなすように配列されている。偏光板12、22の偏光軸は、互いに直交するように配置し、下偏光板12の偏光軸は、ラビング方向とほぼ一致している。
図25は、本発明の他の実施形態で液晶分子の傾斜角変化を説明する図であり、図26は、本発明の他の実施形態で基板に垂直な線に対する液晶分子の傾斜角変化を示すグラフであり、図27は、本発明の他の実施形態で基板に水平であり、画素電極の長手方向に対して垂直な線に対する液晶分子の傾斜角変化を示すグラフである。
電場のzx平面成分
上述したように、配向処理による弾性的復元力の大きさは、両基板110、210の表面で最も大きく、液晶層の中央に向かうにつれて小さくなる。
配向処理による弾性的復元力の大きさは、x軸上では位置に関係なく一定である。従って、図27に示されるように、境界線(A、D)では液晶分子の傾斜角がほぼ0に近いが、中心線(C、B)に向かうにつれて大きくなって、電場のzx平面成分
このように、共通電極及び画素電極131、191に電圧が印加されれば、液晶分子はねじれ角及び傾斜角を有して再配列するが、そのねじれ角及び傾斜角の変化によって光透過率が変化する。境界線(A、D)上では、z軸に沿っての傾斜角の変化は殆どないが、ねじれ角の変化は大きい。反面、中央線(B、C)上では、z軸に沿ってのねじれ角の変化は殆どないが、傾斜角は多少変化する。これにより、境界線(A、D)と中央線(B、C)との間の領域ではねじれ角と傾斜角が全て変化する領域となる。その結果、位置による透過率曲線が電気力線形態と類似する形態となる。
以上、本発明の好適な実施形態について詳細に説明したが、当該技術分野の通常の知識を有する者であればこれによる様々な変形及び均等な他の実施例が可能であることが理解できるであろう。よって、本発明の権利範囲は、これに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した種々の変形及び改良形態もまた、本発明の権利範囲に属するものである。
110 基板
121、129 ゲート線
124 ゲート電極
131 共通電極
140 ゲート絶縁膜
151、154 半導体
161、163、165 オーミック接触部材
171、179 データ線
173 ソース電極
175 ドレイン電極
180 保護膜
181、182、185 コンタクトホール
189 開口部
191 画素電極
801 層間絶縁膜
Claims (36)
- 基板と、
前記基板上に形成され絶縁されて交差するゲート線及びデータ線と、
前記ゲート線とデータ線と接続されている薄膜トランジスタと、
前記薄膜トランジスタと接続されている画素電極と
を備え、
前記画素電極は、窒素を含む透明な第2導電膜と、当該第2導電膜の下部にITOまたはIZOからなる第1導電膜とを有し、
前記第2導電膜は、前記第1導電膜がITOからなるときITONからなり、前記第1導電膜がIZOからなるときIZONからなり、前記第1導電膜の金属の析出を防ぐ、薄膜トランジスタ表示板。 - 前記薄膜トランジスタは、
前記ゲート線と接続されているゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成され前記ゲート電極と重畳する半導体と、
前記半導体上に形成され前記データ線と接続されているソース電極と、
前記半導体上に形成され前記ソース電極と前記ゲート電極を中心に対向するドレイン電極と
を備える、請求項1に記載の薄膜トランジスタ表示板。 - 前記ソース電極、データ線及びドレイン電極上に形成され、前記ソース電極及びドレイン電極の間の前記半導体を露出させる開口部と前記ドレイン電極を露出する第1コンタクトホールを有する層間絶縁膜をさらに有し、
前記画素電極は前記層間絶縁膜上に形成され、前記第1コンタクトホールを介して前記ドレイン電極と接触する、
請求項2に記載の薄膜トランジスタ表示板。 - 前記画素電極は、線状からなる複数の第1部分と前記第1部分及び前記ドレイン電極と接続されている第2部分とを有する、請求項2に記載の薄膜トランジスタ表示板。
- 前記画素電極の第1部分と平行でかつ交互に形成されているか重畳する共通電極をさらに備える請求項2に記載の薄膜トランジスタ表示板。
- 前記データ線、ソース電極及びドレイン電極は、下部導電膜と上部導電膜を有し、
前記第1コンタクトホールは、前記ドレイン電極の下部導電膜の一部及び隣接したゲート絶縁膜を露出させる、
請求項2〜5のいずれか1項に記載の薄膜トランジスタ表示板。 - 前記ドレイン電極の上部膜の少なくとも一部の境界が、前記第1コンタクトホールの一部の境界と一致している、請求項6に記載の薄膜トランジスタ表示板。
- 前記開口部を覆う保護膜をさらに有する請求項3〜7のいずれか1項に記載の薄膜トランジスタ表示板。
- 前記保護膜上に形成されている間隔材をさらに有する請求項8に記載の薄膜トランジスタ表示板。
- 前記保護膜は窒化ケイ素からなる、請求項8または9に記載の薄膜トランジスタ表示板。
- 前記下部導電膜はクロム(Cr)からなり、前記上部導電膜はアルミニウム(Al)またはアルミニウム合金からなる、請求項6〜10のいずれか1項に記載の薄膜トランジスタ表示板。
- 基板上にゲート線を形成する段階と、
前記ゲート線を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に半導体を形成する段階と、
前記ゲート絶縁膜または前記半導体上部にデータ線及びドレイン電極を形成する段階と、
前記ドレイン電極と接続される画素電極を形成する段階と
を含み、
前記画素電極は、ITOまたはIZOからなる導電膜が形成され、当該導電膜上に窒素を含む透明な導電物質を蒸着した後、パターニングして形成され、
前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ、
薄膜トランジスタ表示板の製造方法。 - 前記画素電極を形成した後、露出した半導体をH2を使用して洗浄する段階をさらに含む請求項12に記載の薄膜トランジスタ表示板の製造方法。
- 基板上にゲート線を形成する段階と、
前記ゲート線上にゲート絶縁膜及び非晶質シリコン膜を連続して積層する段階と、
前記半導体上に下部導電膜と上部導電膜を蒸着する段階と、
前記上部導電膜、前記下部導電膜及び前記非晶質シリコン膜をパターニングして導電体パターン及び半導体を形成する段階と、
前記導電体パターン及び半導体上に層間絶縁膜を形成する段階と、
前記層間絶縁膜の所定の領域をエッチングして前記導電体パターンの上部導電膜を露出させる第1部分と第2部分を露出させる段階と、
前記第1及び前記第2部分の上部導電膜を除去して前記下部導電膜を露出させる段階と、
前記第2部分の下部導電膜を除去して前記半導体の一部を露出し、ソース電極及びドレイン電極を形成する段階と、
前記層間絶縁膜上にITOまたはIZOからなる導電膜を形成し、当該導電膜上に窒素を含む透明な導電物質を蒸着した後、パターニングして前記第1部分の下部導電膜と接続される画素電極を形成する段階と、
前記露出した前記半導体をH2洗浄する段階と、
前記露出した前記半導体を覆う第1絶縁膜を形成する段階と
を含み、
前記導電物質は、前記導電膜がITOからなるときITONからなり、前記導電膜がIZOからなるときIZONからなり、前記導電膜の金属の析出を防ぐ、薄膜トランジスタの製造方法。 - 前記絶縁基板上に維持電極線を形成する段階をさらに含む請求項12〜14のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。
- 前記第1絶縁膜上に第1絶縁物質と他の絶縁物質を蒸着して第2絶縁膜を形成する段階と、
フォトエッチング工程で前記第2絶縁膜及び前記第1絶縁膜をエッチングして間隔材及び保護膜を形成する段階と
を含む請求項14または15に記載の薄膜トランジスタ表示板の製造方法。 - 前記層間絶縁膜エッチング段階において、
前記上部導電膜の第1部分とこれに隣接したゲート絶縁膜を共に露出させる、
請求項14〜16のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。 - 前記画素電極を形成する段階において、前記下部導電膜の第1部分と露出した前記ゲート絶縁膜を共に覆って画素電極を形成する、請求項14〜17のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。
- 前記下部導電膜はクロム(Cr)で形成し、前記上部導電膜はアルミニウム(Al)またはアルミニウム合金で形成する、請求項14〜18のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。
- 前記非晶質シリコン膜は、真性非晶質シリコン膜と不純物がドーピングされた非晶質シリコン膜を有し、
前記下部導電膜除去後、前記不純物非晶質シリコン膜の露出した部分を除去する段階をさらに含む請求項14〜19のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。 - 前記ITONまたはIZONは、前記ITOまたはIZOを窒化して形成される、請求項20に記載の薄膜トランジスタ表示板の製造方法。
- 前記ITONまたはIZONは、50〜100Åの厚さに形成される、請求項20または21に記載の薄膜トランジスタ表示板の製造方法。
- 基板と、
前記基板上に形成されている複数のゲート線と、
前記基板上に形成され窒素を含む透明な第2導電膜と、当該第2導電膜の下部にITO、IZOまたはa−ITOからなる第1導電膜とを有する複数の共通電極と、
前記ゲート線及び共通電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成される半導体層と、
前記半導体層上に形成され、ソース電極を有するデータ線及び前記ソース電極と対向しているドレイン電極と、
前記ドレイン電極と接続され、前記共通電極と重畳している複数の画素電極と
を備え、
前記第2導電膜は、前記第1導電膜がITOからなるときITONからなり、前記第1導電膜がIZOからなるときIZONからなり、前記第1導電膜がa-ITOからなるときa-ITONからなり、前記第1導電膜の金属の析出を防ぐ、薄膜トランジスタ表示板。 - 前記共通電極は、前記画素電極の間で連続的な面からなる、請求項23に記載の薄膜トランジスタ表示板。
- 前記ITON、IZONまたはa−ITONの厚さが10乃至1000Åの範囲である、請求項23に記載の薄膜トランジスタ表示板。
- 前記ITON、IZONまたはa−ITONに含まれた窒素の含量が0.001at%乃至90at%である、請求項23〜25のいずれか1項に記載の薄膜トランジスタ表示板。
- 前記半導体層は、前記ソース電極と前記ドレイン電極との間の部分を除く領域に、前記データ線及びドレイン電極と実質的に同一な平面形状に形成されている、請求項23〜26のいずれか1項に記載の薄膜トランジスタ表示板。
- 一つの画素は、少なくとも一つの前記画素電極と共通電極からなり、前記共通電極は、隣接した画素の共通電極と接続されている、請求項23〜27のいずれか1項に記載の薄膜トランジスタ表示板。
- 前記共通電極及び前記画素電極の間で発生する電場は放物線状の電気力線であり、前記電気力線は、前記共通電極または前記画素電極上で垂直及び水平成分を有する、請求項23〜28のいずれか1項に記載の薄膜トランジスタ表示板。
- 前記画素電極間の前記共通電極の線幅が前記画素電極の線幅より大きい、請求項23〜29のいずれか1項に記載の薄膜トランジスタ表示板。
- 前記画素電極と前記共通電極が一部重畳してストレージキャパシタを構成する、請求項23〜30のいずれか1項に記載の薄膜トランジスタ表示板。
- 基板上にゲート線を形成する段階と、
前記基板上にITO、IZOまたはa−ITOからなる第1導電膜を形成し、当該第1導電膜上に窒素を含む透明な第2導電膜を形成して共通電極を形成する段階と、
前記ゲート線及び前記共通電極上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上部に半導体層を形成する段階と、
前記ゲート絶縁膜または、前記半導体層上部にデータ線及びソース電極を形成する段階
と、
前記ドレイン電極と接続される画素電極を形成する段階とを含み、
前記画素電極が前記共通電極の一部と重畳し、
前記第2導電膜は、前記第1導電膜がITOからなるときITONからなり、前記第1導電膜がIZOからなるときIZONからなり、前記第1導電膜がa-ITOからなるときa-ITONからなり、前記第1導電膜の金属の析出を防ぐ、
薄膜トランジスタ表示板の製造方法。 - 前記ITON、IZONまたはa−ITONは、窒素雰囲気でスパッタリング法でITO、IZOまたはa−ITOを蒸着して形成される、請求項32に記載の薄膜トランジスタ表示板の製造方法。
- 前記共通電極を形成する段階は、
ITO、IZOまたはa−ITOを蒸着して第1導電膜を形成する段階と、
NH3プラズマ処理を行って前記第1導電膜上にIZON、ITONまたはa−ITONからなる第2導電膜を形成する段階と
を含む、
請求項32に記載の薄膜トランジスタ表示板の製造方法。 - 前記ITON、IZONまたはa−ITONは10乃至1000Åの厚さに形成する、請求項32〜34のいずれか1項に記載の薄膜トランジスタ表示板の製造方法。
- ITO、IZOまたはa−ITOからなる第1導電膜上に第2導電膜を有する透明導電膜を形成する段階と、
前記透明導電膜の第2導電膜を窒化処理する段階と、
前記透明導電膜上に絶縁膜を形成する段階と
を含み、
前記第2導電膜は、前記第1導電膜がITOからなるときITONからなり、前記第1導電膜がIZOからなるときIZONからなり、前記第1導電膜がa-ITOからなるときa-ITONからなり、前記第1導電膜の金属の析出を防ぐ、
薄膜トランジスタ表示板の製造方法。
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